JPH08335204A - 双方向同期マルチドロップ・データ・バスを有するデータ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 パイプライン・パケット・データ転送によ
り、双方向同期マルチドロップ・バスを用いるマスタ制
御装置とメモリ制御装置との間において、高速高帯域の
データ転送を可能にするシステムを提供する。 【解決手段】 データ処理システムが共通バス２０へ接
続された１又は複数のプロセッサ１２〜１８と、共通バ
ス及び１又は複数の記憶サブシステム２６へ接続された
１又は複数の入出力制御装置２２と、データを記憶する
ための１又は複数の記憶サブシステム２６とを有する。
各入出力制御装置に含まれる１又は複数のマスタ制御装
置は、スレーブと称されるメモリ制御装置と通信する。
スレーブはメモリ・サブシステムへ入出するデータ・フ
ローを制御する。マスタ制御装置とスレーブとの間のデ
ータ・バスは２×２バイト並列インタフェース上で同期
的にマルチドロップ動作を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理システム
に関し、特に、高速のパイプライン・データ転送を用い
る方法及び装置により記憶サブシステムにデータを書込
み又はこれからデータを読取るデータ処理システムに関
する。

【０００２】

【従来の技術】マルチドロップ・データ・バスの目的
は、待ち時間の少ない短いパケットでデータ転送が行わ
れるチップやモジュール間の高速データ転送を実現する
ことである。従来、この目的を達成するための様々な技
術が提示されている。データ処理システムにおけるチッ
プやモジュール間の高速データ転送を解決しようとする
試みの一例としては、米国特許第５３１３５９４号「Me
thods and Apparatus forData Transfer Between Sourc
e and Destination Modules Using a Ready Signal」が
ある。

【０００３】上記の米国特許は、モジュール間で高速ブ
ロック転送を実行するべく最適化されたコンピュータ・
システムを、マルチマスタ・グローバル同期バスを通し
て通信するローカル・メモリを含めて教示している。各
書込み要求の前に送信先モジュールがデータ信号の受入
れ準備完了信号を送ることにより書込みオペレーション
の速度が向上する。送信元モジュールがデータ・ワード
をバスへ配信する所与のクロック期間の間、送信先モジ
ュールは、送信元モジュールによる次のクロック期間の
別のワードの配信に対する準備ができていることを送信
元モジュールに対して示す準備完了信号を出す。

【０００４】上記の米国特許は、同期バス上での高速デ
ータ転送の問題を解決しようとしたが、送信先モジュー
ルが準備完了信号を出すことが必要なため、データ転送
の速度及び効率に限界がある。

【０００５】さらに上記特許は同期バスを用いている
が、待ち時間及びバッファ処理を低減するためにデータ
・ストリーム内に応答文字(response characters)を挿
入する技術に対する教示も示唆もない。

【０００６】

【発明が解決しようとする課題】以上により、本発明の
主な目的は、モジュール間のパイプライン・データ転送
を用いる双方向同期マルチドロップ・データ・バスを具
備するデータ処理システムにおいて効率的にデータを転
送することであって、転送の正常な完了を示すための挿
入を容易にかつ少ない待ち時間で行うことが可能なパケ
ットによるデータ転送を実現することである。

【０００７】

【課題を解決するための手段】本発明によるデータ処理
システムは、共通バスへ接続された１又は複数のプロセ
ッサ、共通バス及び１又は複数の記憶サブシステムへ接
続された１又は複数の入出力(Ｉ／Ｏ)制御装置、並びに
データ処理システムで用いるデータを記憶する１又は複
数の記憶サブシステムを有する。各Ｉ／Ｏ制御装置には
１又は複数のマスタ制御装置が含まれ、これらはスレー
ブと称されるメモリ制御装置と通信する。スレーブはメ
モリ・サブシステムとの間のデータ・フローを制御す
る。Ｉ／Ｏマスタ制御装置とメモリ制御装置との間のデ
ータ・バスは、２×２バイト並列インタフェース上で同
期的に動作するマルチドロップ・バスである。

【０００８】本発明の長所は、パイプライン・パケット
・データ転送により双方向同期マルチドロップ・バスを
用いるＩ／Ｏマスタ制御装置とメモリ制御装置との間に
おいて高速広帯域幅のデータ転送が実現されることであ
る。

【０００９】以上は、本発明の詳細な説明の理解を支援
するべく、本発明の態様及び技術的有益性をかなり広く
概略的に述べたものである。本発明の主題は以降の説明
により明らかとされるであろう。本発明及びその有用性
を更に完全に理解するために、添付の図面を参照して以
下に詳細に説明する。

【００１０】

【発明の実施の形態】本発明は、広帯域幅の閉ループ応
答性を備えたデータ転送のためにバス・ラインを最適化
する。データ・バスは、メモリ制御装置のマスタ・チッ
プからスレーブ・チップへのメモリ・オペレーションを
処理することを意図したマルチドロップ・バスである。
このバスのためのプロトコルは、２×２バイト並列イン
タフェースであり、５０ＭＨｚ（各バスにつき１００Ｍ
Ｈｚ）で動作し、そして全体として同期的である。

【００１１】図１は、本発明を実施するデータ処理シス
テムを示す図である。多数の並列プロセッサ１２、１
４、１６及び１８がそれぞれバス２０へ接続され、バス
２０へは１又は複数の記憶制御装置２２、２４も接続さ
れている。記憶制御装置２２及び２４は、プロセッサ１
２、１４、１６及び１８と１又は複数の記憶アレイ２６
との間のデータの読取り及び書込みを制御する。記憶ア
レイ２６は、具体的にはＲＡＩＤ(reduced array of in
dependent drives)として、又は記憶装置の幾つかのア
レイにより実施できる。

【００１２】図２は、多数のＩ／Ｏマスタ２０２と２０
４との間及びこれらからスレーブ制御装置２０６への接
続を示す図である。各記憶制御装置２２は多数のＩ／Ｏ
マスタを含み、これらのＩ／Ｏマスタはバス２０へ接続
されることによりプロセッサ１２、１４、１６及び１８
と通信し、そして内部データ・バスＡ２４２及びＢ２４
４へ接続されることによりマスタ２０２及び２０４とス
レーブ２０６との間でデータ伝送する。スレーブ２０６
は、記憶アレイ２６に対する読取り及び書込みを制御す
るための制御装置である。

【００１３】先ず、データ・バスについて説明する。次
の表１は、データ・バス信号を、その名前、送信元、及
び送信先により示した表である。

【００１４】

【表１】 データ・バス信号 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 信号名 送信元 送信先 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＋制御＿Ａ マスタ又はスレーブ マスタ又はスレーブ ＋データ＿Ａ(0-15) マスタ又はスレーブ マスタ又はスレーブ ＋制御＿Ｂ マスタ又はスレーブ マスタ又はスレーブ ＋データ＿Ｂ(0-15) マスタ又はスレーブ マスタ又はスレーブ −要求＿０ マスタ０ スレーブ ＋許可＿Ａ(０：１) スレーブ マスタ０：２ ＋要求＿１ マスタ１ ＋許可＿Ｂ(０：１) スレーブ マスタ０：２ ＋サンプル(Ａ：Ｂ) スレーブ マスタ０：２ ＋要求＿２ マスタ２ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００１５】表１中、「スレーブ」は、スレーブ装置と
して動作するバッファ・インタフェース制御装置であ
る。また、「マスタ」は、マスタ装置として動作するデ
バイス接続のためのローカル・インタフェース又はシス
テム接続制御装置である。次に各信号の定義を示す。

【００１６】 信号名 信号定義 制御＿Ａ／Ｂ この信号がアクティブであるとき、データ・バスが制 御文字（表２参照）を含むことを示す。 データ(0-15) このバスは、バス・フレームについて定義された制御 文字又はデータ文字を含む。 要求＿０：２ この信号がアクティブであるとき、マスタがいずれか のデータ・バスの使用を要求していることを示す。 許可＿Ａ／Ｂ(０：１) これらの信号は、特定のマスタについていずれのデー タ・バスが有効かを示すためにマスタに対して駆動さ れる。 ・００−許可なし ・０１−モジュール１に対する許可 ・０２−モジュール２に対する許可 ・０３−モジュール３に対する許可 サンプル(Ａ：Ｂ) これらの信号は、いつデータバスをサンプリングする かを示すためにマスタに対して（スレーブにより）駆 動される。サンプルは、データ・バスの１つに対する 内部スレーブ要求によって発生する。この信号は、マ スタの論理を受信するデータ・バスを有効化する。

【００１７】全ての制御文字は複写バイトを有しかつ全
てのデータはＣＲＣ保護されているので、パリティは設
けられない。

【００１８】制御文字は各々２バイトであり、第２のバ
イトは冗長性のために第１のバイトの複写となってい
る。有効な制御文字を次の表２に示す。

【００１９】

【表２】 データ・バス制御文字 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− バイナリ値 制御文字 0100000001000000 ヌル(null)(マスタからのみ) 0001000000010000 フレームのブレイク開始(マスタからのみ) 1011TTTT1011TTTT スレーブのみからの正常応答 1101000011010000 取消し 1110TTTT1110TTTT エラー応答（スレーブからのみ） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００２０】注）TTTTは、対応するマスタ要求コマンド
の部分として送られるタグである。TTTT=XXYZの値は、
次の情報を反映する。 ・ＸＸ(０又は１、モジュールＩＤ)：読取りデータをバ
ス上へ送信する際にスレーブにより用いられる。 ００：未使用 ０１：モジュール１ ０２：モジュール２ １１：モジュール３ ・Ｙ(０又は１、読取り＝０／書込み＝１) ・Ｚ(０又は１、要求ＩＤ)：読取り又は書込み毎の未対
応要求を２に限定

【００２１】図３は、許可オペレーションを示した図で
ある。スレーブ・モジュール２０６は、バスＡについて
の許可信号をライン２４２によりマスタ・モジュール３
３４、３３６及び３３８のＡ入力へ発生する。バスＢに
ついての許可信号は、ライン２４４によりマスタ・モジ
ュール３３４、３３６及び３３８へ伝送される。

【００２２】図４は、要求信号及びサンプル信号を示す
図である。再び、前述のように、スレーブ・モジュール
２０６は、マスタ・モジュール３３４からの要求をライ
ン４０２により受信し、マスタ・モジュール３３６から
の要求をライン４０４により受信し、そしてマスタ・モ
ジュール３３８からの要求をライン４０６により受信す
ることができる。そしてスレーブ・モジュール２０６
は、サンプル信号（サンプルＡ：Ｂ）をライン４０８に
より全てのマスタ・モジュール３３４、３３６及び３３
８へそれぞれ送出する。要求信号、許可信号、及びサン
プル信号については、全て上記表１に詳細に示されてい
る。

【００２３】図５は、読取りオペレーションにおけるデ
ータ要求を詳細に示す図である。図５はタイミング図で
あり、複数回のクロック・サイクルにわたるマスタ・モ
ジュール３３４に関する信号を示す。この図で、１つの
クロック・サイクルにおける要求信号の立ち上がり及び
その後のその要求信号の下がり、そしてその後の数クロ
ック・サイクルにおける再度のその信号の立ち上がり
は、読取り要求を示す。

【００２４】読取り要求の次には、スレーブ・モジュー
ル２０６からの許可信号が続き、その許可信号がアクテ
ィブとなった数クロック・サイクル後に、データ・バス
Ａに適宜データが出される。許可信号の後、ライン４０
８上のサンプル信号がアクティブとされることにより、
読取り要求されたデータがデータ・バスＡから取得可能
であることを要求モジュール３３４に対して示す。

【００２５】図６は、書込みオペレーションにおけるデ
ータ要求を詳細に示す図である。マスタ・モジュール３
３４は、クロック・サイクル０で要求ラインを立ち上
げ、そしてクロック・サイクル７の終わりまで要求ライ
ンが立ち上がったままとなる。これは、書込み要求を示
す。続いて、許可Ａ信号及び許可１信号が立ち上げら
れ、そして数クロック・サイクルの後、要求された書込
みデータがデータ・バスＡ上でアクティブとなる。

【００２６】上記の読取り及び書込みにおけるデータ要
求は、単一のマスタ・モジュール３３４から別々に発生
する単一要求である。

【００２７】図７は、同じデータに対する２つの要求に
ついて説明する図である。マスタ・モジュール３３４
が、書込み要求を示す要求ラインを立ち上げる。同時に
マスタ・モジュール３３５が、書込み要求を示す要求ラ
インを立ち上げる。マスタ・モジュール３３４からの要
求は、クロック・サイクル５において要求ラインが１サ
イクルだけ下がっているので多重要求であることを注記
する。バスＡラインにおける許可０は、クロック・サイ
クル２の始めに立ち上げられ、バスＡラインにおける許
可１は、クロック・サイクル８の始めに立ち上げられ
る。マスタ・モジュール３３４からの要求に応答するデ
ータは、クロック・サイクル４の始めにデータ・バスＡ
２４２においてアクティブとなり、クロック・サイクル
８の終わりまで続く。１サイクルの下がり期間に続き、
マスタ・モジュール３３４からの第２の要求に応答して
データ・バスＡ２４２においてデータがアクティブとな
る。

【００２８】データ・バスＢ２４４については、データ
・バスＢ２４４における許可０及び１が非アクティブで
ありながら、サンプルＢはクロック・サイクル２の始め
にアクティブとなった後、数サイクル期間続く。続い
て、マスタ・モジュール３３６からの要求に応答してデ
ータ・バスＢ２４４上からデータを取得することができ
るようになる。

【００２９】図８は、一方のバス上におけるマスタから
スレーブへのオペレーション及びそれに続くスレーブか
らマスタへのオペレーション、並びにもう一方のバス上
におけるサンプルのタイミングを示す図である。図７に
関して説明したように、マスタ・モジュール３３４は、
スレーブ・モジュール２０６に対して多重要求信号を与
え、そして同時にマスタ・モジュール３３６はスレーブ
・モジュール２０６に対して単一要求信号を与える。ス
レーブ・モジュール２０６は、マスタ・モジュール３３
４に対して要求の許可を示す許可０ラインを立ち上げ、
マスタ・モジュール３３６に対しては許可を与えない。
続いて、データ・バスＡ２４２においてデータがアクテ
ィブとなり、ライン４０８上のバスＡについてのサンプ
ル信号が立ち上げられる。この結果、マスタ・モジュー
ル３３４又は３３６のいずれに対しても、バスＢについ
ての許可は与えられないが、バスＢ上のサンプルはクロ
ック・サイクル２の始めに立ち上げられ、その後のサイ
クルにおいてバスＢからデータを取得可能となる。

【００３０】図９は、書込みオペレーションの結果とし
て正常応答信号を送るスレーブ・モジュール２０６を示
すタイミング図である。スレーブ・モジュール２０６は
クロック・サイクル２の間にバスＡ２４２上のサンプル
信号を立ち上げ、そして黒く・サイクル４の間に再び立
ち上げる。クロック・サイクル４及び６の間、スレーブ
・モジュール２０６は、データ・バスＡ２４２がそのデ
ータではなく表２に示した制御文字を含むことを示す制
御Ａ信号を立ち上げる。従って、サイクル４におけるデ
ータ・バスＡに示された文字「Ｎ」は、データではなく
制御文字を表している。同様に、サイクル６において制
御Ａ信号がアクティブとなり、サイクル６におけるデー
タ・バスＡ２４２上の文字「Ｐ」は制御文字を表す。デ
ータ・バスＢに関しても同様であり、サンプルＢがサイ
クル０及び４で発生し、サイクル２及び６で制御Ｂ信号
が続く。サイクル２及び６において立ち上げられる制御
Ｂ信号は、それぞれサイクル２及び６の間、データ・バ
ス２４４が制御文字を含むことを示す。

【００３１】データ・バス・プロトコル 全てのメモリ・オペレーションは、マスタにより送られ
るマスタ制御フレームとそれに続くスレーブにより送ら
れるスレーブ応答フレーム又は正常応答制御文字からな
る。制御フレーム及び応答フレームは、そのメモリ・オ
ペレーションが読取り若しくは書込み又はＸＯＲのいず
れであるかに依存して２つの形態を有する。

【００３２】ＲＡＩＤアーキテクチャのパリティ機能
は、パリティ・ディスク上のスロットによるｎ個のディ
スクからのｎ個のスロットを包含する。これらのｎ個の
データ・スロット及びパリティ・スロットは共に、パリ
ティ・グループと称される。いずれかのディスクが故障
したとき、残りのｎ個のディスクからのパリティ・グル
ープにより失われたデータ又はパリティを常に回復する
ことができる。高速のパリティ・スロット発生は、ハー
ドウェア排他的論理和（ＸＯＲ）により実現される。Ｘ
ＯＲは、２つの入力データ・ストリームを得る。これら
は、１つの出力データ・ストリームを発生するためにバ
イト同期されている。

【００３３】パリティ・スロットを計算するために、Ｘ
ＯＲ機能がｎ回呼び出されなければならない。ここで、
ｎは、パリティ・グループのデータ・ディスクの数であ
る。ノードの出力ポートは、毎回、パリティ・グループ
のｎ個のデータ・スロットの１つを指定する。同時に、
入力ポートはそのパリティ・グループの同じパリティ・
スロットを指定する。

【００３４】図１３は、１ソース２ノードのハードウェ
アＸＯＲの例を示す図である。ノード１３０２及び１３
２２は、各々スイッチ１３１２及び１３１４を介してバ
ス１３１６へそれぞれ接続される。第１のノード１３０
２は、バッファ１３０４からデータ・ストリーム発生器
１３０６を通してデータを出力する出力ポートを含む。
入力ポートは、ＸＯＲ回路１３１０の入力の１つへ接続
される。ＸＯＲ回路１３１０は、バッファ１３０８の入
力へ接続された出力を有する。

【００３５】通常、ノード１３０２は、前述のスレーブ
・モジュール２０６でもよい。ＸＯＲ１３１０への入力
データ・ストリームＩと、その入力データ・ストリーム
Ｉに含まれるアドレスによるバッファ１３０８からのデ
ータ出力との排他的論理和演算が行われる。ＸＯＲ１３
１０における排他的論理和演算の結果は新たなデータで
あり、指定されたアドレス場所へ記憶される。正常応答
制御文字は１つの２バイト制御文字であって、正常な書
込みオペレーション又はＸＯＲオペレーションに対して
高速に応答するために用いられる（通常の場合）。

【００３６】ノード１３２２は、バッファ１３２４とデ
ータ・ストリーム発生器１３２６を含み、データ・スト
リーム発生器１３２６は、ノード１３２２のデータ・ス
トリーム出力をバッファ１３２４に記憶されたデータか
ら発生する。

【００３７】正常応答制御文字は１つの２バイト制御文
字であって、正常書込みオペレーション及びＸＯＲオペ
レーションに対して高速に応答するために用いられる。

【００３８】全ての制御文字（ヌルを含む）は、フレー
ムの途中で送ることができる。有効な制御文字又はデー
タ文字は、バスを所有している装置の許可又はサンプル
のサイクル毎に送られなければならない。

【００３９】書込み又は読取り中にエラーが検出された
ならば、スレーブはエラー応答制御文字を返す。

【００４０】各マスタは、時間内のいつの時点でも未完
了の（マスタ・フレームを送信したが応答フレームを受
信していない）２つの書込みオペレーション及び２つの
読取りオペレーションを有することができる。これによ
り、以前のコマンド・フレームがメモリに関してキュー
状態にある一方で、更なるコマンド又は応答フレームを
転送するためにバスを用いることができる。

【００４１】マスタ・フレーム定義 図１０は、マスタ制御フレーム１０００を示す図であ
る。２種類のマスタ制御フレーム１０００がある。第１
のタイプは読取りオペレーション用であり、２バイトの
コマンド１００２、４バイトのアドレス１００４、及び
２バイトの周期冗長文字(ＣＲＣ)１００６からなる。マ
スタ制御フレーム１０００の第２のタイプは書込みオペ
レーション又はＸＯＲオペレーション用であり、２バイ
トのコマンド１００８、４バイトのアドレス１０１０、
コマンド１００８のカウント・フィールドに指定された
データ・バイト１０１２、...１０１４、及び２バイト
のＣＲＣ１０１６からなる。コマンド１００２、１００
８の第１のバイトはオペレーションの種類を示す３ビッ
トを含み、１つのビットは読取りを示し、１つのビット
は書込みを示し、そして１つのビットはＸＯＲを示す。
コマンド１００２、１００８の第１のバイトの第４のビ
ットは、常に「０」である。第１のバイトの残りは４ビ
ット・タグを含み、これは応答に関連する応答フレーム
へ複写される。コマンド１００２、１００８の第２のバ
イトは、８ビットのカウント・フィールドであり、実行
されているメモリ・オペレーションに関するバイト・カ
ウントを示す。

【００４２】スレーブ・フレーム定義 図１１は、スレーブ応答フレーム１１００を示す図であ
る。読取りオペレーション用のスレーブ応答フレーム１
１００は、２バイトのコマンド１１０２、４バイトのア
ドレス１１０４、コマンドのカウント・フィールドに指
定された多数のデータ・バイト１１０６.....１１０８
及び２バイトのＣＲＣ１１１０からなる。

【００４３】スレーブ・モジュール２０６の読取り応答
フレームにおいて、２バイトのコマンド１１０２は、図
１０に示したマスタ制御フレーム１０００のコマンド１
００２、１００８の複写である。しかしながら、コマン
ド１１０２のエラー・ビットは、バス・オペレーション
又はメモリ・オペレーション中にそのオペレーションの
完了を妨げるハードウェア・エラーを報告するために用
いられる。制御文字、ＣＲＣ、データ・カウント、メモ
リのアドレス範囲検査及びＥＣＣは、エラーに関して検
査される。

【００４４】マスタ３３６又はスレーブ２０６のいずれ
かがフレーム送信の途中でエラーを検知したならば、送
られているデータのＣＲＣに続けて取消制御文字を即座
に送信することによりそのフレームを中断することがで
きる。取消制御文字によって、他の検査が報告されない
ようにしなければならない。例えば、カウント不一致や
ＣＲＣエラー等である。もし取消制御文字を送信した後
にいずれかの非制御文字が送られたならば、エラー条件
が不正取消文字をセットすることになる。

【００４５】マスタ・モジュール３３４が送信するべき
データを有していない場合、データ・フレーム１０１
２、１０１４をヌル制御文字で置換することができる。

【００４６】ブレイク開始制御文字は、短い読取り制御
フレームが書込み又はＸＯＲ制御フレームの途中に挿入
されていることを示すために用いられる。これは、書込
み又はＸＯＥオペレーションに対して僅かな時間的損失
を課すのみで読取りオペレーションの待ち時間を低減す
るために行われる。ブレイク開始制御文字は、書込み又
はＸＯＲのマスタ制御フレーム１０００のコマンド・フ
ィールド又はアドレス・フィールドの後にのみ送信する
ことができる。ブレイク制御文字は、書込みデータに関
するＣＲＣフレームが送信された後、常に、コマンド／
アドレス／ＣＲＣを伴う。

【００４７】取消制御文字 フレーム送信の途中でマスタ又はスレーブのいずれかが
エラーを検出した場合、（送信されるデータの）ＣＲＣ
及びそれに続けて取消制御文字を即座に送ることにより
そのフレームを中断することができる。取消制御文字
は、カウント不一致やＣＲＣエラー等の他のいずれのエ
ラーも報告されないようにしなければならない。もし取
消制御文字の送信後にいずれかの非制御文字が送信され
たならば、検査は不正取消文字をセットすることにな
る。この検査は、不測の取消文字の全てを検知する。

【００４８】ヌル制御文字 マスタが送るべきデータをもっていない場合、そのデー
タ・フレームをヌル制御文字で置換することができる。
このとき、コマンドとアドレスのフレームはヌル制御文
字で置換できないことを注記する。ヌル制御文字は、第
２のアドレスフレームの後でかつＣＲＣフレームの前に
のみ挿入することができる。

【００４９】ブレイク制御文字 ブレイク開始制御文字は、短い読取り制御フレームが書
込み／ＸＯＲ制御フレームの途中に挿入されていること
を示すために用いられる。これは、書込み又はＸＯＥオ
ペレーションに対して僅かな時間的損失を課すのみで読
取りオペレーションの待ち時間を低減するために行われ
る。ブレイク開始制御文字は、書込み又はＸＯＲのマス
タ制御フレーム１０００のコマンド・フィールド又はア
ドレス・フィールドの後にのみ送信することができる。
ブレイク制御文字は、書込みデータに関するＣＲＣフレ
ームが送信された後、常に、コマンド／アドレス／ＣＲ
Ｃを伴う。ここで、ヌル制御文字は（ブレイク制御文字
の後の）読取り要求の一部として送ることができないこ
とを注記する。

【００５０】エラー応答 書込みオペレーションにおいてマスタがスレーブへデー
タを送信しているとき、スレーブがエラーを検知したな
らば、スレーブはエラー応答制御文字により応答する。
エラー応答制御文字は、単にエラーが発生したことを示
している。エラーの実際の具体的種類を決定するために
は、スレーブ・エラー検査レジスタを読取ることが必要
である。ここで、スレーブがエラーによる割込みを報告
することを注記する。以下は、スレーブが報告するエラ
ーのリストである。

【００５１】・無効制御文字 不正制御文字 不正取消文字 ・ＣＲＣエラー ・カウント不一致 ・アドレス・エラー ＣＭＩに対する不正アドレス応答

【００５２】書込みに対するスレーブからのＣＲＣエラ
ー応答は、送られているタグ情報を無効化することを注
記する。マスタは、その要求を無効化する際にタグ情報
に依存することはできない。

【００５３】マスタが書込みに対するエラーを検知した
とき、取消制御文字によりそのオペレーションを中断す
る。スレーブはエラーが検知された場合であっても取消
制御文字に対する応答を発生しない。スレーブは、エラ
ーを検知したならば読取りの間に取消制御文字を送るこ
とになる。これを発生可能な検査の１つは、データがマ
スタへ送られる際の内部スレーブ・データ・パリティ検
査である。

【００５４】スレーブが、読取りオペレーションにおけ
るメモリからのデータの読取りに関してエラーを検知し
たならば、エラー応答制御文字を送るだけである。なぜ
ならその検査は、データ・バス・インタフェース上の読
取りオペレーションを開始する前に検知するからであ
る。

【００５５】最大データ・サイズ １フレームに許容される最大データ・サイズは、１２８
バイトである（コマンド、アドレス、又はＣＲＣを含ま
ない）。これは、必要なバッファの量を限定しまた長い
転送による待ち時間を制限するための任意の限界であ
る。

【００５６】最大未完了要求 いずれのマスタについても、最大の読取り要求及び書込
みオペレーションは２個である。スレーブは、４個の読
取り要求及び４個の書込みオペレーションの全体をバッ
ファすることによりサポートする。マスタは、圧縮デー
タのみを読取ったり書込んだりするときに伝送リンクあ
たりの限界を超えないようにその未完了の読取り要求及
び書込みオペレーションを追跡しなければならない。当
初の電源投入時（自己検査後）マスタは、応答フレーム
を全く受信することなく２個の書込みコマンドフレーム
と読取りコマンドとを送ることができる。

【００５７】データ・バスＣＲＣ定義 次に、データ・バス・インタフェースＣＲＣのＸＯＲ構
造を説明する。ＣＲＣは２バイト幅であり、最初に
「１」にリセットされる。発生器多項式は、以下の通り
である。 Ｇ（ｘ）＝ｘ¹⁶＋ｘ¹²＋ｘ⁴＋１ 「＋」は排他的論理和（ＸＯＲ）関数と定義される。ｄ
0〜ｄ15は、入ってくるデータ・ビットを表す。ｃ0〜ｃ
15は、新たに計算されたＣＲＣ（状態ｎ）を表す。ｐ0
〜ｐ15は、前のＣＲＣ（状態ｎ−１）を表す。ｐｄ0〜
ｐｄ15は、ｐ（ｘ）.ＸＯＲ.ｄ（ｘ）を表す。 ０ c(0)=pd(4)+pd(5)+pd(8)+pd(12) １ c(1)=pd(5)+pd(6)+pd(9)+pd(13) ２ c(2)=pd(6)+pd(7)+pd(10)+pd(14) ３ c(3)=pd(0)+pd(7)+pd(8)+pd(11)+pd(15) ４ c(4)=pd(0)+pd(1)+pd(4)+pd(5)+pd(9) ５ c(5)=pd(1)+pd(2)+pd(5)+pd(6)+pd(10) ６ c(6)=pd(0)+pd(2)+pd(3)+pd(6)+pd(7)+pd(11) ７ c(7)=pd(0)+pd(1)+pd(3)+pd(4)+pd(7)+pd(8)+pd(1
2) ８ c(8)=pd(0)+pd(1)+pd(2)+pd(4)+pd(5)+pd(8)+pd(9)
+pd(13) ９ c(9)=pd(2)+pd(3)+pd(4)+pd(6)+pd(9)+pd(10)+pd(1
4) １０ c(10)=pd(2)+pd(3)+pd(4)+pd(6)+pd(7)+pd(10)+p
d(11)+pd(15) １１ c(11)=pd(0)+pd(3)+pd(7)+pd(11) １２ c(12)=pd(0)+pd(1)+pd(4)+pd(8)+pd(12) １３ c(13)=pd(1)+pd(2)+pd(5)+pd(9)+pd(13) １４ c(14)=pd(2)+pd(3)+pd(6)+pd(10)+pd(14) １５ c(15)=pd(3)+pd(4)+pd(7)+pd(11)+pd(15)

【００５８】データ・バス・タイミング 図１２に示すように、全ての制御文字及びデータ文字
は、同じサイクルで送信されかつ受信される。２０ｎｓ
サイクル毎に１つの２バイト文字を送るタイミング要求
に適合させるために、全てのデータ・バス信号はラッチ
により捕捉されなければならない。

【００５９】以上、本発明及びその利点を詳細に説明し
たが、本発明の趣旨及び範囲を逸脱することなく種々の
変更、置換、及び代替が可能であることを理解された
い。

【００６０】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００６１】（１）共通バスへ接続された１又は複数の
プロセッサと、前記共通バス及び１又は複数の記憶サブ
システムへ接続され、かつスレーブ・メモリ制御装置と
通信する１又は複数のマスタ制御装置を各々が含む１又
は複数の入出力制御装置と、データを記憶するための１
又は複数の記憶サブシステムとを有し、上記スレーブ・
メモリ制御装置は、上記マスタ制御装置のうちの１又は
複数に対するアクセスを許可することによりメモリ・サ
ブシステムへ入出するデータ・フローを制御するデータ
処理システム。 （２）前記マスタ制御装置と前記スレーブ・メモリ制御
装置とを接続するデータ・バスを有し、該データ・バス
が所定の並列インタフェース上で同期的に動作する上記
（１）に記載のデータ処理システム。 （３）前記１又は複数のマスタ制御装置のオペレーショ
ンを制御するマスタ制御フレームを有する上記（１）に
記載のデータ処理システム。 （４）前記マスタ制御フレームが、読取りオペレーショ
ンのための第１の制御フレームと、書込みオペレーショ
ン又はＸＯＲオペレーションのための第２の制御フレー
ムとを有する上記（３）に記載のデータ処理システム。 （５）スレーブ応答フレームを有する上記（１）に記載
のデータ処理システム。 （６）前記スレーブ応答フレームが、読取りオペレーシ
ョンに応答する第１のスレーブ応答フレームと、書込み
オペレーション又はＸＯＲオペレーションに応答する第
２のスレーブ応答フレームと、書込みオペレーション又
はＸＯＲオペレーションの成功を伝える第３のスレーブ
応答フレームとを有する上記（５）に記載のデータ処理
システム。 （７）前記同期双方向共通バスが、待ち時間を低減しか
つシステム性能を向上させるべく、複数のマスタ制御装
置の間又は複数のスレーブ制御装置の間で切換可能であ
る複数のバスを有する上記（１）に記載のデータ処理シ
ステム。 （８）前記同期双方向共通バス上のデータ伝送を制御す
る複数の制御文字を有する上記（１）に記載のデータ処
理システム。 （９）前記制御文字が、データが遅延されるとき同期を
維持するためにデータ・ストリームに挿入可能なヌル文
字を含む上記（８）に記載のデータ処理システム。 （１０）前記データベース・ストリームの即時終了のた
めにデータ・ストリームに挿入可能な取消文字を含む上
記（８）に記載のデータ処理システム。 （１１）前の伝送の成功又は失敗を示す即時応答のため
にデータ・ストリームに挿入可能なブレイク文字を含む
上記（８）に記載のデータ処理システム。

【図面の簡単な説明】

【図１】本発明を実施するデータ処理システムのブロッ
ク図である。

【図２】本発明による双方向同期マルチドロップ・デー
タ転送機構のブロック図である。

【図３】許可オペレーションを示す図２のバス制御論理
のブロック図である。

【図４】要求及びサンプル・オペレーションを示す図２
のデータ転送制御論理のブロック図である。

【図５】読取りデータ要求におけるタイミング図であ
る。

【図６】書込みデータ要求におけるタイミング図であ
る。

【図７】１つのデータ・バス上の多重同時要求及び他の
データ・バス上のサンプル・オペレーションを示すタイ
ミング図である。

【図８】１つのバス上のマスタからスレーブへのオペレ
ーション及びそれに続くスレーブからマスタへのオペレ
ーション並びに第２のバス上のサンプル・オペレーショ
ンを示すタイミング図である。

【図９】スレーブからマスタへの書込みオペレーション
に対する正常応答を示すタイミング図である。

【図１０】本発明によるマスタ制御フレームの概略図で
ある。

【図１１】本発明によるスレーブ応答フレームの概略図
である。

【図１２】本発明によるデータ・バス及びクロック信号
を示すタイミング図である。

【図１３】パリティ機能で用いられる排他的論理和関数
を示すブロック図である。

【符号の説明】 １０ データ処理システム １２、１４、１６、１８ プロセッサ ２２、２４ 記憶制御装置 ２６ 記憶アレイ ２０６ スレーブ・モジュール ３３４、３３６、３３８ マスタ・モジュール

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイモン・ダブリュ・フィニー アメリカ合衆国95133、カリフォルニア州、 サンノゼ、ストーンクレスト・ウェイ 2830 (72)発明者 ジョージ・ボースロウ・マレニン アメリカ合衆国95120、カリフォルニア州、 サンノゼ、エルドリッジ・ドライブ 6856 (72)発明者 アダルベルト・ギレルモ・イェンズ アメリカ合衆国94087、カリフォルニア州、 サニーベイル、ロイ・アベニュー 1042

Claims (11)

【特許請求の範囲】
1. 【請求項１】共通バスへ接続された１又は複数のプロセ
   ッサと、 前記共通バス及び１又は複数の記憶サブシステムへ接続
   され、かつスレーブ・メモリ制御装置と通信する１又は
   複数のマスタ制御装置を各々が含む１又は複数の入出力
   制御装置と、 データを記憶するための１又は複数の記憶サブシステム
   とを有し、 上記スレーブ・メモリ制御装置は、上記マスタ制御装置
   のうちの１又は複数に対するアクセスを許可することに
   よりメモリ・サブシステムへ入出するデータ・フローを
   制御するデータ処理システム。
2. 【請求項２】前記マスタ制御装置と前記スレーブ・メモ
   リ制御装置とを接続するデータ・バスを有し、該データ
   ・バスが所定の並列インタフェース上で同期的に動作す
   る請求項１に記載のデータ処理システム。
3. 【請求項３】前記１又は複数のマスタ制御装置のオペレ
   ーションを制御するマスタ制御フレームを有する請求項
   １に記載のデータ処理システム。
4. 【請求項４】前記マスタ制御フレームが、 読取りオペレーションのための第１の制御フレームと、 書込みオペレーション又はＸＯＲオペレーションのため
   の第２の制御フレームとを有する請求項３に記載のデー
   タ処理システム。
5. 【請求項５】スレーブ応答フレームを有する請求項１に
   記載のデータ処理システム。
6. 【請求項６】前記スレーブ応答フレームが、 読取りオペレーションに応答する第１のスレーブ応答フ
   レームと、 書込みオペレーション又はＸＯＲオペレーションに応答
   する第２のスレーブ応答フレームと、 書込みオペレーション又はＸＯＲオペレーションの成功
   を伝える第３のスレーブ応答フレームとを有する請求項
   ５に記載のデータ処理システム。
7. 【請求項７】前記共通バスが、 待ち時間を低減しかつシステム性能を向上させるべく、
   複数のマスタ制御装置の間又は複数のスレーブ制御装置
   の間で切換可能である複数のバスを有する請求項１に記
   載のデータ処理システム。
8. 【請求項８】前記共通バス上のデータ伝送を制御する複
   数の制御文字を有する請求項１に記載のデータ処理シス
   テム。
9. 【請求項９】前記制御文字が、 データが遅延されるとき同期を維持するためにデータ・
   ストリームに挿入可能なヌル文字を含む請求項８に記載
   のデータ処理システム。
10. 【請求項１０】前記データベース・ストリームの即時終
    了のためにデータ・ストリームに挿入可能な取消文字を
    含む請求項８に記載のデータ処理システム。
11. 【請求項１１】前の伝送の成功又は失敗を示す即時応答
    のためにデータ・ストリームに挿入可能なブレイク文字
    を含む請求項８に記載のデータ処理システム。