TWI399815B - 具有優化的可製造性的垂直功率裝置的高壓結構及方法 - Google Patents

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Description

具有優化的可製造性的垂直功率裝置的高壓結構及方法
本發明一般涉及垂直半導體功率器件。特別地，本發明涉及應用於高壓的帶有超結(super-junction)結構的垂直功率器件的具有優化的可製造性的結構及製造方法。
現有的通過減少串聯電阻來進一步提高擊穿電壓的製造技術及器件結構仍然面臨著可製造性的困難。由於現有的高功率器件通常所具有的結構特徵要求多種費時的，複雜的及昂貴的製造過程這一事實，因而高壓半導體功率器件的實際應用和實用性都受到了限制。有些高壓功率器件的製作過程是低產量及低收益的。特別是，部分現有結構中要求多重外延層和埋入層以及部分器件要求很深的溝槽，這就要求長時間的蝕刻。根據迄今為止所公開的製造過程，多重回蝕刻(multiple etch back)和化學機械拋光(chemical mechanical polishing，CMP)在多數器件結構的製造過程中是必須的。另外，製造工藝經常要求與標準鑄造過程不相容的設備。例如，許多的標準大容量半導體鑄造需要氧化物CMP(oxide chemical mechanical polishing，氧化物化學機械拋光)而無需矽CMP，這就需要一些超結處理方法。另外，這些器件所具有的結構特徵及製造工藝無助於從低電壓到高電壓應用的可擴展性。也就是說，某些處理方法在應用於較高電壓等級時，會造成高成本和/或過程冗長。如下文中將要討論及敍述的，這些具有不同的結構特徵及使用多種加工方法製作的現有器件都對於目前市場所需要的器件的實際應用產生限制和困難。
有三種應用於高電壓的半導體功率器件結構的基本類型。第一種類型包括了如第1A圖中所示的標準VDMOS(垂直雙擴散金屬氧化物半導體)這樣的根據標準結構所製成的器件，其並不結合有電荷平衡的功能結構。由於這個原因，其不具有超越一維理論圖的優點的擊穿電壓增長，即詹森限制，這一類型的器件符合I-V性能測定並進一步由類比分析確認。為了滿足高擊穿電壓的要求，具有這一結構的器件由於漏極漂移區域的低摻雜濃度，通常具有相對較高的導通電阻。為了減少導通阻抗，這一類型的器件通常要求大晶片尺寸。儘管這類器件具有工藝製造簡單及製造成本低的優點，然而，其仍然由於上述的缺點而不能在標準封裝的情況下使用於高電流低電阻的應用中，這些缺點是：晶片價格變得極高(因為每個晶片中的晶片太少)以及其在標準的可接受的封裝結構下不能適用於大晶片。
第二類的器件包括提供二維電荷平衡的結構，其可以具有高於詹森限制的擊穿電壓。這類器件結構通常指的是通過超結技術實施的器件。在超結結構中，電荷平衡沿與垂直器件的漏極漂移區域中的電流方向平行的陰極平面的垂直方向設置，例如漏極或集電極平面，基於例如Infineon公司的CoolMOSTM 這樣的PN結，同時，將場平整技術實施於省去氧化物的器件中可以使該器件獲得更高的擊穿電壓。第三類結構涉及三維電荷平衡，其在橫向及垂直方向都實現耦合連接。由於本發明的意圖在於改進應用超結技術實施的器件的結構功能和製造工藝，從而實現二維電荷平衡，所以，具有超結的器件的局限與困難將在後文中得到討論及敍述。
第1B圖是具有超結的器件的剖視圖，該器件在通過增加漏極摻雜濃度保持特定的擊穿電壓的情況下減少了特徵電阻(Rsp，倍數於活動區域的電阻)。電荷平衡由形成於漏極的P型垂直柱實現，其結果是橫向及所有漏極消耗都處於高電壓，以此從N＋襯底的高壓漏極夾斷以及遮罩溝道。這樣的技術已經公開於歐洲專利0053854(1982)，美國專利4,754,310，特別是這個專利的第13圖和美國專利5,216,275中。在這些現有公開技術中，所形成的垂直超結作為N型和P型摻雜的垂直柱。在垂直DMOS(雙擴散金屬氧化物半導體)器件中，垂直電荷平衡由帶有由摻雜側壁形成的如圖所示的摻雜柱的結構實現。如美國專利4134123和美國專利6037632所公開的，除了摻雜柱之外，也設置了摻雜漂移島以提高擊穿電壓或減少電阻。這樣的超結器件結構仍然依靠P區域的消耗將柵極/溝道和漏極遮罩開。漂移島結構受限於由電荷儲存和開關等事宜所造成的技術困難。
傳統的上述的第一類型的器件結構仍然存在該器件要求大的晶片尺寸以實現低導通電阻這樣的限制。由於尺寸所帶來的問題，這樣的器件在標準功率封裝的情況下不能實現低導通高電流的應用。而第二及第三類型的器件，它們的製造方法通常非常複雜，昂貴，同時由於其製造方法要求眾多步驟，且若干步驟相當緩慢，生產量低，所以要求很長的制程時間。特別是，這些步驟或許涉及多個外延層和埋入層。一些結構還要求貫穿整個漂移區域的深溝槽以及在多數步驟中要求回蝕刻或化學機械拋光。由於這些原因，現有的結構及製造方法受限於緩慢及昂貴的製造過程，同時在廣泛的應用中也不經濟。
因此，在功率半導體器件的設計和製造領域中，仍然存在著提供新的形成功率器件的器件結構及製造方法以使上述的問題及限制得到解決的需求。
由此，本發明的一個方面提供了一種新的優化的器件結構及製造方法，其通過深溝槽的不延伸穿越整個垂直漂移區域的摻雜溝槽側壁，利用簡單及方便的製造步驟從而在漂移區域中形成用於電荷平衡的摻雜柱。這就不需要回蝕刻或CMP(化學機械拋光)，從而減少了製造步驟，且可以通過少量薄外延生長層實施，例如由兩個厚度均小於15微米的外延層來實現。該製造過程要求若干具有合理縱寬比的階段溝槽，例如兩個小於15微米的階段溝槽，其具有大約5:1的縱寬比。該器件可以通過標準過程，使用標準的製造模組及設備方便地製造。由此，上述的技術困難及限制得以解決。
特別的，本發明的一個方面提供了一種新的優化的器件結構和製造方法，其通過深溝槽的摻雜溝槽側壁，從而在漂移區域中形成用於電荷平衡的摻雜柱，所述的摻雜溝槽側壁不延伸穿越整個垂直漂移區域，並通過一埋入連接區域連接穿過體區域。另外，摻雜柱，例如P-摻雜柱，通過分佈於活動區域中的各個位置連接到體區域。新的結構能夠使電流流經窄P-摻雜柱的兩側，從而提高器件性能。
本發明的另一個方面提供了一種新的優化的器件結構及方法，其通過利用簡單的、方便的、可擴展的製造步驟所形成的深溝槽的摻雜溝槽側壁，從而在漂移區域中形成用於電荷平衡的摻雜柱。外延層的數量可以通過三個溝槽的開設步驟增加到三層，由此可以減少溝槽深度至10微米以下，以及減少外延層厚度到10微米以下。由於優化的器件性能，對該器件的廣泛和經濟的應用得以實現。
本發明的另一個方面提供了一種新的優化的在漂移區域中形成用於電荷平衡的摻雜柱的器件結構及方法，其要求具有相對較薄厚度的較少數量的外延生長。這種器件的產品成本得到顯著減少。
本發明的另一個方面提供了一種新的優化的器件結構及方法，其通過在垂直漂移區域中形成窄長型的摻雜柱，從而在漂移區域中形成用於電荷平衡的摻雜柱。這個過程涉及對埋入溝槽的溝槽側壁進行摻雜。埋入溝槽開設於外延層內，然後在離子注入後，用外延生長重新填入。由於器件電阻成功地優化，從而使擊穿電壓得到顯著增加。
本發明的另一個方面提供了一種新的優化的在漂移區域中形成用於電荷平衡的摻雜柱的器件結構及方法，其中，製造過程不需要在溝槽填入之後使用回蝕刻或CMP工藝平面化深溝槽。由於更好的產品產量，該器件的生產量得到優化。該器件的實施成本也由此減少。
本發明的一個優選實施方式簡要公開了一種設置於半導體襯底上的支持一個外延層作為漂移區域的半導體功率器件。該半導體功率器件還包括一超結結構，包括數個設置於多個外延層中的摻雜側壁柱。該外延層具有數個開設的溝槽，將帶有摻雜側壁柱的外延層填入溝槽，該摻雜側壁柱沿所開設的溝槽的側壁設置，再填滿多個外延層。在一個優選實施方式中，半導體功率器件還包括一設置於漂移區域中的溝槽底部摻雜區域，其位於兩個摻雜側壁柱之下並連接二者。在另一個優選實施方式中，半導體功率器件還包括設置於多個外延層中的頂部外延層上的埋入連接區域，用於將摻雜側壁柱電連接半導體功率器件的導電端。
另外，本發明公開了一種製造設置於半導體襯底上的支持一個包括外延層的漂移區域的半導體功率器件的方法。該方法包括在漂移區域開設數個下部溝槽的步驟，然後摻雜下部溝槽的側壁，以形成數個沿著下部溝槽側壁的下部的摻雜側壁柱。該方法進一步還包括使用位於漂移區域頂部上的第一外延層填充並覆蓋下部溝槽的步驟，然後開設數個實質上位於每一個下部溝槽頂部的上部溝槽，並摻雜上部溝槽的側壁以形成數個上部摻雜側壁柱。該方法還包括使用位於第一外延層上的第二外延層填充及覆蓋上部溝槽的步驟，然後通過應用一功率器件製造步驟延伸並連接下部及上部摻雜側壁柱，從而在半導體襯底中形成數個組合摻雜側壁柱。
本領域的普通技術人員在結合多個附圖閱讀後續的本發明的優選實施方式的詳細敍述後，本發明的其他內容及優點將變得顯而易見。
參考第2圖所示的本發明的平面MOSFET器件100的剖視圖。MOSFET器件100設置於一N＋矽襯底105上，該N＋矽襯底的功能是將其作為襯底底部表面上的漏極端或電極。N＋襯底105支持一立即形成於N＋漏極區域105上的N-漂移區域110，在該漂移區域110上具有第一N-外延層120和形成於第一N-外延層120上的第二N-外延層130。N-漂移層110包括底部P-摻雜柱115，第一N-外延層120包括頂部P-摻雜柱125。如同下文中還要進一步敍述的那樣，底部P-摻雜柱115是通過開設於兩個相鄰P-摻雜柱115-L和115-R之間的溝槽側壁，應用傾角P-摻雜離子注入而形成的。在該實施方式中，實施零傾斜N-型注入形式的補償注入(例如磷)以補償任何的P-摻雜柱注入可以得到第一P-摻雜柱區域的平面底部部分。
另外，通過開設於兩個相鄰P-摻雜柱125-R和125-L之間的溝槽的側壁，應用傾角P-摻雜離子注入，可以形成頂部P-摻雜柱。再有，實施零傾斜N-型注入形式的補償注入可以補償任何的P-摻雜柱注入以形成位於第一N-漂移區域(epi)110和P-摻雜柱125-L和125-R的下部之間的平面轉變區域。
兩個相鄰頂部P-摻雜柱125-L和125-R之上的是埋入P-摻雜連接區域170，其將頂部P-摻雜柱電連接到P-摻雜體連接區域160和兩個相鄰的頂部摻雜柱125-L和125-R。在柵極140的每一側，P-摻雜體連接區域160設置於兩個相鄰的位於柵極140之下的柵極氧化層135之下的體區域145之間，並圍繞柵極氧化層135之下的源極區域150。平面MOSFET功率器件包括設置於溝道區域之上的柵極140，溝道區域位於源極區域150的每一側的上方，源極區域150被位於柵極氧化層135下的體區域145包圍。半導體功率器件由一帶有連接開口的氧化層覆蓋，用以提供金屬連接層180，並通過連接注入區域160連接源極150和體區域145。如第2A圖所示，超結可以通過P區域115和125關聯到體區域145並覆蓋整個條紋結構的手指狀突出來構成。如第2A圖和第5A圖所示的條紋設計結構，埋入連接區域170延伸到體連接區域160所形成的位置。某些實施方式中，如這些透視圖所示，體連接也可以覆蓋整個體區域，在這樣的實施方式中，體連接分佈於體區域的部分之上。封閉單元結構當然也可以應用，但在圖中未表示。
第3圖所示為與第2圖所示的半導體功率器件100類似的可做替換的典型實施方式的剖視圖，區別在於去除了上文中提及的位於兩個相鄰P-摻雜柱115-L和115-R之間所開設的溝槽下的溝槽底部摻雜區域115-B中的第一N-型補償注入。第4圖所示為另一種與第3圖所示的器件相類似的典型實施方式。僅有的區別是溝槽底部P-摻雜區域115-B形成於距N＋襯底區域105一定距離的上方。這可以通過使用更厚的N-漂移區域110或更淺的第一溝槽115實現。
在第2圖至第4圖所示的具體實施方式中，需要注意的是，當P-側壁注入應用相對較小的7度傾角時，就需要補償注入。小角度的注入或許造成某些注入離子突出進入溝槽底部下的外延區域。N-型注入貫穿溝槽底部可以實現該P-型區域的補償。然而，如果傾角被精確控制，就可以僅對側壁進行注入，而無需進行貫穿深溝槽的溝槽底部補償注入。在第3圖和第4圖所示的實施方式中，由於加入了零傾角硼注入以形成溝槽底部P區域115-B，所以就不再需要溝槽底部補償注入。
第5圖所示的是與第2圖中的半導體功率器件類似的另一種典型實施方式的剖視圖。僅有的區別是，如第5A圖所示，體連接不開設於沿條紋的所有地方，而僅選擇開設於條紋結構的特定位置。在區域170’中，其不直接連接到體區域和源極區域，P-摻雜柱115和125不關聯到體區域，在位置上保持不連接，儘管區域115和125通過體連接區域160保持與體區域之間的偏壓。第6圖所示為與第2圖中所示的功率器件類似的另一種典型實施方式的剖視圖，區別在於其中沒有P-摻雜連接區域170，並且所形成的P-摻雜柱115和125作為浮動區域不連接到體區域。第7圖是與第6圖所示的器件類似的另一種半導體功率器件的可選擇典型實施方式的剖視圖。僅有的區別是溝槽底部的底部P-摻雜區域115-B位於兩個相鄰P-摻雜柱115-L和115-R的下方。這可以通過應用更厚的N-漂移區域110或更淺的溝槽區域115實現。第8圖是與第5圖所示類似的另一種半導體功率器件的典型實施方式的剖視圖。該功率器件具有和形成於所選擇的位置上的P柱連接區域170連接的分佈在體區域上的P柱的結構。該實施方式與第5圖所示的實施方式的區別在於：更厚的頂部外延層140，通過在選定位置進行具有更高注入能量的多種離子注入實現更深的連接區域170。在第8圖中，通過使用分離的離子注入區域171和172形成連接區域170。在這個功率器件的實施方式中，通過適當的單元間隔和頂部外延145的厚度選擇，使電流流經P摻雜柱115-L和115-R的兩側。這通過使用分佈的連接區域就能夠實現，並通過將N-型反向摻雜注入溝槽115和125的底部，以確保在摻雜側壁區域115-L、115-R、125-L、125-R的兩側具有一連續的N-型區域。
第9圖所示為一具有不同的體連接和源極連接形式的功率器件的不同結構。如第9圖所示的結構在製造中，需要一特殊的源極掩模以形成源極區域150，其阻止源極摻雜進入體區域145的中心部分。該實施方式證明連接區域可以通過不同結構形成，並且可以不受限於如上述實施方式中所示的溝槽體連接。基於掩模的源極制程的標準源極連接形式也可以適用於本發明公開的多種器件結構的實施。
第10A圖至第10M圖是一系列製造第2圖所示的高壓半導體器件的步驟剖視圖。第10A圖所示為一個起始的矽襯底，包括一N＋襯底205(通常使用銻、砷或磷摻雜，其濃度大於5×1018 /cm3 ，以最小化其電阻係數)，並具有由N＋襯底205支援的厚度範圍為15至30微米的N-漂移外延層210。N-漂移外延層210所具有的N-型摻雜濃度範圍從1×1015 至2.5×1015 /cm3 ，其目的為製造具有擊穿電壓超過600伏的高壓功率器件。沉積或熱生長厚度為0.1至1.0微米的硬掩模氧化層212。然後，應用溝槽掩模(圖中未示出)以實現氧化物蝕刻開設數個溝槽蝕刻視窗213。取決於蝕刻器類型或蝕刻製劑，也可以使用僅光蝕刻劑掩模來圖案化和開設溝槽以替代所示的硬掩模氧化層212。在大多數應用中，溝槽開設的範圍在1微米至5微米之間。
在第10B圖中，應用矽蝕刻開設的數個溝槽214，其具有大於外延層210厚度的20%的溝槽深度。優選的溝槽214的深度大約為外延層210厚度的50%至80%。在第10C圖中，通過應用傾角注入方法將硼離子注入溝槽側壁，從而在漂移外延層210中形成P-摻雜區域215。摻雜量大約為1×1012 至3×1013 /cm-2 的硼離子流，大約20Kev，傾角大約為7度(可以使用傾角範圍為5至15度)。由於硼側壁注入，可以選擇，垂直(零傾角)磷注入，以在溝槽底部下的外延區域實現反向的P-摻雜。然後剝離光蝕刻劑。在第10D圖中，將氧化層212除去，然後是生長N-外延層220的過程，N-外延層220的厚度大約10至25微米或等於區域214的溝槽深度。對於具有大約600伏的擊穿電壓的功率器件，外延層220的N-型摻雜濃度範圍為1×1015 至2.5×1015 /cm3 ，其也可以等於或高於N-型外延層210的摻雜濃度。
在第10E圖中，沉積氧化層222，然後應用具有臨界尺寸(CD)的溝槽掩模(圖中未示出)，臨界尺寸的範圍大約為1至5微米，即1.0μ至5.0μ，以實現氧化物蝕刻，然後通過矽蝕刻開設若干溝槽224，其深度等於外延層220的厚度，例如，比第一組溝槽214淺8至18微米。在一個具體實施方式中，溝槽224的臨界尺寸大約為3μm，並具有大約12μm的溝槽深度。在第10F圖中，通過與第10C圖中所示的相類似的傾角硼摻雜離子注入方法進行溝道側壁摻雜，從而形成沿溝槽224的側壁的側壁摻雜區域225。進行垂直(零傾角)磷注入，以在溝槽224下的外延漂移區域220實現反向硼離子摻雜。
在第10G圖中，除去硬掩模氧化層222，然後是生長第二N-型矽外延層230的過程，其厚度可充分填充溝槽224。在一種典型實施方式中，第二外延層230的厚度大約為，或略微大於，溝槽224的寬度的一半。例如，N-外延層230的厚度可以等於溝槽224的寬度的一半，加溝槽224的厚度的百分之十至五十。在另一種典型實施方式中，第二外延層的厚度大約為2.0μm至3.0μm，對於低電阻的600V器件，其N-型摻雜濃度為1.0×1015 至2.5×1015 /cm3 。在第10H圖中，襯墊氧化物232形成於第二外延層230之上。可選的加工步驟，例如，沉積氮化物層，活動區域掩模應用，JFET表面注入(N-型離子注入，為了將電阻最小化，以減少任何的可能產生於相鄰P-體區域之間的寄生JFET活動)，場氧化，氮化物及襯墊氧化物去除，以及犧牲氧化層的生長及去除，都可以實施(未示出)。在第10I圖中，形成柵極氧化層235，然後沉積及摻雜多晶矽層240。應用柵極掩模(未示出)以實現多晶矽蝕刻，來圖案化柵極240。可以選擇應用體掩模(未示出)，然後通過蝕刻過程形成浮動保護環終端是必要的。進行體注入，然後進行體擴散形成體區域245。
在第10J圖中，實施了源極注入。在一典型實施方式中，使用砷離子進行源極摻雜，其摻雜離子流量為4×1015 ，其具有的注入能量為70Kev，然後通過熱處理形成源極區域250。
在第10K圖中，實施LTO(低溫氧化物)及BPSG(硼磷氧化物)層255的導電體沉積，然後進行BPSG層的回流和緻密化過程。在第10L圖中，應用源極和體連接掩模(未示出)優選作為光蝕刻劑，具有大於1.5μm的厚度，蝕刻出導體層255。使用矽蝕刻去除柵極氧化層235及源極區域250的中心部分，以開設沿側壁的體連接窗260，其也可以用作源極連接。進行淺高的硼或BF2注入，注入量為2×1015 ，注入能量小於65Kev，以形成P＋連接區域265。進行注入量大於4×1013 以及注入能量大於100Kev的深硼注入(或一系列更深的硼注入)，以在表面體連接區域245和埋入P-柱215及225之間形成P-連接區域。在第10M圖中，沉積金屬層280，並使用金屬掩模(未示出)來圖案化金屬層，以形成源極體連接和柵極襯墊(未示出)。通過鈍化層沉積，鈍化接合襯墊應用以及蝕刻和融合步驟(未示出)來完成半導體功率器件的製造過程。
第11A圖至第11M圖是一系列製造第3圖所示的可替代的高壓半導體功率器件的步驟的剖視圖。第11A圖所示為一個起始的矽襯底，包括一N＋襯底205，並具有由N＋襯底205支援的厚度範圍為20至30微米的N-漂移外延層210。N-漂移外延層210所具有的N-型摻雜濃度範圍從1×1015 至2.5×1015 /cm3 ，其目的為製造具有擊穿電壓超過600伏的低電阻高壓功率器件。沉積或熱生長厚度為0.1至1.0微米的硬掩模氧化層212。然後，應用溝槽掩模(圖中未示出，臨界尺寸如上文所述)以實現氧化物蝕刻開設數個溝槽蝕刻視窗213。取決於蝕刻器類型或蝕刻製劑，也可以僅使用光蝕刻劑掩模來圖案化和開設溝槽以替代所示的硬掩模氧化層212。
在第11B圖中，應用矽蝕刻開設的數個溝槽214，其具有大於外延層210厚度的20%的溝槽深度。優選的溝槽214的深度大約為外延層210厚度的50%至80%。在第11C圖中，通過應用傾角注入方法將硼離子注入溝槽側壁，從而在漂移外延層210中形成側壁P-摻雜區域215。摻雜量大約為1×1012 至3×1013 /cm-2 的硼離子流，摻雜能量大約20Kev，傾角大約為7度。然後跳過N-型溝槽底部補償注入，以在溝槽214底部留下P-摻雜區域215’。然後剝離光蝕刻劑。在第11D圖中，將氧化層212除去，然後是生長N-外延層220的過程，N-外延層220的厚度大約10至25微米，其等於溝槽深度。對於具有低電阻及大約600伏的擊穿電壓的功率器件，外延層220的摻雜濃度範圍為1×1015 至2.5×1015 /cm3 ，其也可以等於或高於N-型外延層210的摻雜濃度。
在第11E圖中，沉積氧化層222，然後應用具有臨界尺寸(CD)的溝槽掩模(圖中未示出)，其臨界尺寸的範圍大約為1至5微米，即1.0μ至5.0μ，以實現氧化物蝕刻，然後通過矽蝕刻開設若干溝槽224，其深度等於外延層220的厚度，例如，比第一組溝槽214淺8至18微米。在一個具體實施方式中，溝槽224的臨界尺寸大約為3μm，並具有大約12μm的溝槽深度。在第11F圖中，通過與第11C圖中所示的相類似的傾角硼摻雜離子注入方法進行溝道側壁摻雜，從而形成沿溝槽224側壁的側壁摻雜區域225。進行垂直磷注入，以在溝槽224下的外延漂移區域220中實現反向硼離子摻雜。
在第11G圖中，除去硬掩模氧化層222，然後是生長第二矽外延層230的過程，其厚度可充分填充溝槽224。在一種典型實施方式中，第二外延層230的厚度大約為溝槽224的寬度的一半加溝槽224的厚度的百分之十至五十。在另一種典型實施方式中，第二外延層的厚度大約為2.0μm至3.0μm，其N-型摻雜濃度為1.0×1015 至2.5×1015 /cm3 。在第11H圖中，襯墊氧化物232形成於第二外延層230之上。可選的加工步驟，例如，沉積氮化物層，活動區域掩模應用，JFET表面注入，場氧化，氮化物及襯墊氧化物去除，以及犧牲氧化層的生長及去除都可以實施(未示出)。在第11I圖中，形成柵極氧化層235，然後沉積及摻雜多晶矽層240。應用柵極掩模(未示出)以實現多晶矽蝕刻來圖案化柵極240。可以選擇應用體掩模(未示出)，然後通過蝕刻過程形成浮動保護環終端是必要的。進行體注入，然後進行體擴散形成體區域245。
在第11J圖中，實施了源極注入。在一典型實施方式中，使用砷離子進行源極摻雜，其摻雜離子流量為4×1015 ，其具有的注入能量為70Kev，然後通過熱處理形成源極區域250。在第11K圖中，進行毯式體連接注入，以形成體/源極連接摻雜區域(未示出)。實施LTO及BPSG層255的導電體沉積，然後是BPSG的回流和緻密化過程。在第11L圖中，應用源極和體連接掩模(未示出)優選作為光蝕刻劑，具有大於2μm的厚度，蝕刻出導體層255。使用矽蝕刻去除柵極氧化層235及源極區域250的中心部分，以開設源極/體連接窗260。進行淺高硼或BF2注入，注入量為2×1015 ，注入能量小於65Kev，以形成P＋連接區域265。進行注入量大於4×1013 以及注入能量大於100Kev的深硼注入，以在表面體區域245和埋入P-柱215及225之間形成P連接區域。在第11M圖中，沉積金屬層280，並使用金屬掩模(未示出)圖案化金屬層，以形成源極體連接和柵極襯墊(未示出)。通過鈍化層沉積，鈍化接合襯墊應用以及蝕刻和融合步驟(未示出)來完成半導體功率器件的製造過程。
第12圖所示為對應第10C圖和第11C圖的兩個替代過程。該實施方式中使用更厚的N-漂移區域210，或更淺的第一溝槽214，或兩者的組合。舉例來說，更淺的溝槽214的優點在於減少了制程時間。在第12圖的左側，跳過所有的N-型零傾角補償注入的結果是形成一底部P-型區域215’。在第12圖的右側，實施貫穿溝槽底部的垂直磷“補償“注入，以補償在距底部N＋襯底205一定距離的溝槽下的漂移區域的摻雜濃度。
第13圖所示為第12圖所示結構的浮動島版本形式。
第14圖所示為與第12圖所示相類似的結構，但具有無溝槽的體區域及源極連接。第14A圖至第14C圖所示為製造本發明的功率器件的方法7與方法8的步驟的剖視圖。在第14A圖中，應用源極掩模(未示出)形成源極區域250，其阻止源極摻雜離子進入體區域245的中心部分。
儘管本發明已經依照現有的優選實施方式進行了敍述，但應該認識到這樣的公開不能被視為限制。本領域的普通技術人員在閱讀了上文內容後，本發明的多種代替及修改將是顯而易見的。相應的，後續的權利要求應當被視作覆蓋了所有落入本發明真正精神及範圍內的所有代替和修改。
100．．．平面MOSFET器件的剖視圖
105．．．N＋矽襯底
110．．．第一N-漂移區域
115-L、115-R、125-R、125-L．．．P-摻雜柱
120．．．第一N-外延層
130．．．第二N-外延層
135、235．．．柵極氧化層
140．．．柵極
145．．．體區域
150．．．源極
160．．．P-摻雜體連接區域
170．．．連接區域
180．．．金屬連接層
170’．．．區域
171、172．．．注入區域
205．．．N＋襯底
210．．．N-漂移外延層
212．．．硬掩模氧化層
213．．．溝槽蝕刻視窗
214、224．．．溝槽
215、225．．．P-柱
220．．．N-外延層
222．．．沉積氧化層
230．．．第二外延層
240．．．多晶矽層
245．．．表面體區域
250．．．源極區域
255．．．導體層
260．．．體連接窗
280．．．沉積金屬層
215’．．．底部P-型區域
265．．．P＋連接區域
第1A圖至第1B圖所示是以現有方法製造的現有垂直功率器件結構的剖視圖。
第2圖至第9圖是本發明的帶有超結結構的高壓功率器件的不同實施方式的剖視圖。
第10A圖至第10M圖是描述製造本發明的如第2圖所示的具有超結結構的高壓功率器件的方法步驟的剖視圖。
第11A圖至第11M圖是描述製造本發明的如第3圖所示的具有超結結構的高壓功率器件的方法步驟的剖視圖。
第12圖至第14C圖是是描述製造如第4圖至第9圖所示的不同高壓功率器件的方法步驟的剖視圖。
100．．．平面MOSFET器件的剖視圖
105．．．N＋矽襯底
110．．．第一N-漂移區域
115-L、115-R、125-R、125-L．．．P-摻雜柱
120．．．第一N-外延層
130．．．第二N-外延層
135．．．柵極氧化層
140．．．柵極
145．．．體區域
150．．．源極
160．．．P-摻雜體連接區域
170．．．連接區域
180．．．金屬連接層

Claims (25)

  1. 一種製造在半導體襯底上的半導體功率器件的方法，半導體襯底支援一漂移區域，該漂移區域包括設置在其上的一外延層，其特徵在於，所述的方法包括：在所述的漂移區域中開設數個下部溝槽，然後摻雜所述下部溝槽的側壁以形成數個沿所述下部溝槽的側壁設置的下部摻雜側壁柱；以及在所述的漂移區域的頂部形成第一外延層，以填充至少部分的所述下部溝槽，然後開設數個實質上位於每一個所述下部溝槽頂部的上部溝槽，並摻雜所述上部溝槽的側壁，以形成上部摻雜側壁柱；以及使用位於所述第一外延層頂部的第二外延層填充及覆蓋所述的上部溝槽，然後應用功率器件製造步驟延伸及連接所述的下部和上部摻雜側壁柱，以在所述半導體襯底內形成數個組合摻雜側壁柱。
  2. 如申請專利範圍第1項所述的方法，其特徵在於，其中：所述的開設下部溝槽的步驟還包括：開設深度大於所述漂移區域厚度20%的溝槽，以及所述的開設上部溝槽的步驟還包括：開設深度約等於所述第一外延層厚度的上部溝槽。
  3. 如申請專利範圍第1項所述的方法，其特徵在於，其中：所述的摻雜下部溝槽及上部溝槽的側壁的步驟還包括：應用具有相對於沿所述上部及下部溝槽的側壁方向大約5至15度傾角的進行傾斜注入的步驟。
  4. 如申請專利範圍第1項所述的方法，其特徵在於，還包括：應用零傾角垂直注入方法，使用與應用於所述下部溝槽摻雜的相反導電類型的摻雜物，摻雜一位於所述下部溝槽底部下方的區域，以使用反向摻雜離子補償所述的下部溝槽底部下方的區域。
  5. 如申請專利範圍第1項所述的方法，其特徵在於，其中：所述的形成第一外延層以填充至少一部分所述下部溝槽的步驟還包括：形成具有摻雜濃度等於或高於所述漂移區域的摻雜濃度的第一外延層的步驟。
  6. 如申請專利範圍第1項所述的方法，其特徵在於，其中：所述的形成第一外延層以填充至少一部分所述下部溝槽的步驟還包括：形成厚度大約為5至25微米的第一外延層的步驟。
  7. 如申請專利範圍第6項所述的方法，其特徵在於，其中：所述的形成上部溝槽的步驟還包括：開設所述具有深度約為5至25微米的上部溝槽的步驟。
  8. 如申請專利範圍第1項所述的方法，其特徵在於，還包括：應用零傾角垂直注入方法，使用與應用於所述上部溝槽摻雜的相反導電類型的摻雜物，摻雜一位於所述上部溝槽底部下的區域，以使用反向摻雜離子補償所述的上部溝槽底部下的區域。
  9. 如申請專利範圍第1項所述的方法，其特徵在於，其中：所述的將第二外延層填充及覆蓋上部溝槽的步驟還包括：形成具有厚度大約為1至4微米的位於所述上部溝槽頂部表面上的第二外延層的步驟。
  10. 如申請專利範圍第1項所述的方法，其特徵在於，其中：所述的應用功率器件製造的步驟還包括以下步驟：在所述的第二外延層頂部形成柵極以及在所述的第二外延層中形成體區域及源極區域，然後通過覆蓋於所述半導體器件上的絕緣層形成源極和體區域連接；以及形成用以電連接所述組合側壁摻雜柱和所述體區域的摻雜埋入連接區域。
  11. 如申請專利範圍第1項所述的方法，其特徵在於，還包括：應用零傾角垂直注入方法將與應用於摻雜下部溝槽側壁的相同導電類型的摻雜物摻雜入位於下部溝槽底部下方區域中的摻雜溝槽底部區域。
  12. 如申請專利範圍第11項所述的方法，其特徵在於，其中：所述的在下部溝槽底部下方的區域中對摻雜溝槽底部區域進行注入的步驟還包括：對所述摻雜溝槽底部區域進行注入的過程，該摻雜溝槽底部區域接觸位於所述漂移區域下的下部襯底層。
  13. 如申請專利範圍第11項所述的方法，其特徵在於，其中：所述的在下部溝槽底部下方的區域中對摻雜溝槽底部區域進行注入的步驟還包括：在位於所述漂移區域下的下部襯底層上的一定距離處，對所述摻雜溝槽底部區域進行注入的過程。
  14. 如申請專利範圍第1項所述的方法，其特徵在於，其中：所述的應用功率器件製造的步驟還包括：在所述半導體襯底中形成由其支援的金屬氧化物半導體場效應電晶體的步驟，所述的半導體襯底支持所述的第一和第二外延層，並具有設置於所述的漂移區域和所述第一外延層中的數個組合摻雜側壁柱；以及形成用以電連接所述組合側壁摻雜柱和所述金屬氧化物半導體場效應電晶體器件的體區域的摻雜埋入連接區域。
  15. 如申請專利範圍第1項所述的方法，其特徵在於，其中：所述的注入數個位於半導體襯底中組合摻雜側壁柱的步驟還包括：注入位於N-型襯底中的多個組合摻雜側壁柱，以作為P-摻雜側壁柱的步驟。
  16. 如申請專利範圍第1項所述的方法，其特徵在於，其中：所述的注入數個位於半導體襯底中組合摻雜側壁柱的步驟還包括：注入位於P-型襯底中的多個組合摻雜側壁柱，以作為N-摻雜側壁柱的步驟。
  17. 一種製造位於半導體襯底上的半導體功率器件的方法，所述的半導體襯底支持一包括外延層的漂移區域，所述的方法包括以下步驟：首先，通過在所述漂移區域開設數個下部溝槽形成超結結構，然後摻雜所述下部溝槽的側壁，以形成數個沿著所述下部溝槽側壁設置的下部摻雜側壁柱；以及重複以下步驟：使用位於下部外延層上的覆蓋外延層填充所述的數個溝槽，開設數個實質上位於每一個所述下部溝槽頂部的上部溝槽，並摻雜所述的上部溝槽的側壁，以形成若干上部摻雜側壁柱，以此將多個外延層填充入其上可設的溝槽的多個層中，並同時注入形成於所述多個外延層中的摻雜側壁柱。
  18. 一種設置於半導體襯底上的半導體功率器件，所述的半導體襯底支持一作為具有外延層的漂移區域的外延層，包括一超結結構，包括數個設置於多個外延層中的摻雜側壁柱，其中，所述的外延層具有數個開設的溝槽，溝槽由所述的具有摻雜側壁柱的外延層填充，所述的摻雜側壁柱沿著所述的設置於數個外延層中的溝槽側壁設置。
  19. 如申請專利範圍第18項所述的半導體功率器件，其特徵在於，還包括：一設置於所述漂移區域內的底部摻雜區域，其位於兩個所述摻雜側壁柱之下，並連接該兩個摻雜側壁柱。
  20. 如申請專利範圍第18項所述的半導體功率器件，其特徵在於，還包括：一設置於所述漂移區域內的埋入連接區域，其位於兩個所述摻雜側壁柱之上，並連接該兩個摻雜側壁柱。
  21. 如申請專利範圍第20項所述的半導體功率器件，其特徵在於，其中：所述的埋入連接區域還向上延伸到重摻雜體區域，以提供所述摻雜側壁柱和所述半導體功率器件的導體端之間的電連接。
  22. 如申請專利範圍第21項所述的半導體功率器件，其特徵在於，其中：所述的重摻雜體區域設置於一溝槽的底部，該溝槽由導體材料填充以形成歐姆連接。
  23. 如申請專利範圍第20項所述的半導體功率器件，其特徵在於，其中：所述的重摻雜體區域延伸到外延區域的頂部表面，以提供與覆蓋導體層之間的歐姆連接。
  24. 如申請專利範圍第20項所述的半導體功率器件，其特徵在於，其中：所述的埋入連接區域形成位於所述重摻雜體區域下的手指型條紋結構。
  25. 如申請專利範圍第20項所述的半導體功率器件，其特徵在於，其中：所述的埋入連接區域沿連接開口的位置分佈。
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