CN104143572B - 高压mosfet的结构和处理方法 - Google Patents

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Abstract

本发明公开了一种高压MOSFET的结构和处理方法，其是一种设置在半导体衬底中的半导体功率器件。该半导体功率器件包括形成在半导体衬底顶部的多个沟槽，穿过半导体衬底沿轴向水平延伸，每个沟槽都含有一个非线性部分，包括一个垂直于沟槽轴向的侧壁，该半导体功率器件从顶面开始垂直向下延伸到沟槽底面。该半导体功率器件还包括一个设置在沟槽底面下方的沟槽底部掺杂区，以及一个沿垂直侧壁设置的侧壁掺杂区，其中侧壁掺杂区沿沟槽的垂直侧壁向下垂直延伸，以触及沟槽底部掺杂区，拾取沟槽底部掺杂区到半导体衬底的顶面。

Description

高压MOSFET的结构和处理方法
技术领域
本发明主要涉及半导体功率器件的结构和制备工艺。更确切的说，本发明涉及改良型高压（HV）金属氧化物半导体场效应晶体管（MOSFET）简化结构性配置和制备工艺。
背景技术
制备高压（HV）MOSFET器件的传统技术，由于存在各种取舍，进一步提高器件性能的话，仍然面临许多困难和局限。在垂直半导体功率器件中，性能属性之一的漏源电阻（即导通状态电阻，常用RdsA表示，即Rds×有源区面积）与功率器件可承受的击穿电压之间存在取舍关系。为解决这些性能取舍所带来的困难与局限，我们已研究了多种器件结构。为此还专门研发了特殊P-合成（PCOM）结构。确切地说，带有PCOM结构的高压（HV）MOSFET器件包括包围着屏蔽沟槽侧壁的P-型掺杂区，以便在半导体衬底顶面上的P-型本体区和屏蔽沟槽下方的P-型掺杂区之间形成连接。为了在沟槽侧壁周围形成侧壁掺杂区，传统方法采用带有注入开口的附加的注入掩膜，在屏蔽沟槽所选位置处的沟槽侧壁上进行注入工艺。另外，为确保掺杂离子注入到沟槽侧壁的底部，必须注入高能量的掺杂离子。需要使用附加掩膜以及高能掺杂离子工艺，这些都增加了制备成本。此外，沟槽侧壁底部的高能注入以及扩散工艺，通常不易于控制掺杂区的形成。这些制备工艺的不确定性导致器件性能剧烈变化，不便于精确控制制备质量。
图1A表示传统工艺中所用的注入掩膜100的俯视图，图1B和1C表示沿图1A的线1-1’和2-2’，利用传统的工艺制备高压（HV）MOSFET器件结构的两个剖面图。如图1A所示，注入开口11位于沟槽12所选区域上。为了制备能够承受高功率操作的MOSFET器件，要形成PCOM（P-合成）结构。在该PCOM MOSFET结构中，通过注入开口11，在P-型本体区13下方的那部分区域16中，形成专用的掺杂区，从而如图1C所示，将P-型本体区和沟槽12下方的P-型掺杂区15连接起来。同时，在其他区域中，通过注入掩膜100，防止在本体区下方注入形成掺杂区。图1A所示的注入掩膜防止通过1-1’周围区域中的沟槽侧壁，注入掺杂物。图1B表示一种没有掺杂区包围着沟槽侧壁的结构，连接沟槽底部下方的本体区和掺杂区。如图1B-1C所示，高压（HV）MOSFET器件还包括一个平面栅极17，形成在半导体衬底上方，以及一个源极18和一个P++接头19，形成在P-型本体区13顶部。
如图1A至1C所示的传统制备工艺需要额外的注入掩膜。另外，需要高能注入P-型掺杂物，例如在Mev区中的P-型掺杂注入物，如图1C所示，在沟槽侧壁周围的本体区下方形成掺杂区。额外掩膜和高能注入的要求，增加了制备成本。
因此，对于本领域的技术人员来说，必须改善功率器件的制备方法，尤其是带有PCOM结构的器件，才能解决上述技术局限。本发明的目的在于提出新型、改良的制备方法和器件结构，使之不再需要额外的注入掩膜和高能注入，从而克服上述困难与局限。
发明内容
因此，本发明的一个方面在于，提出了一种新型、改良的制备方法，无需额外的注入掩膜和高能掺杂注入，就能实现沟槽侧壁P-型掺杂区的注入，从而降低制备成本，并解决上述局限与困难。
确切地说，本发明的一方面在于，注入工艺利用了沟槽终点处侧壁的特殊结构，垂直于沟槽纵向的侧壁裸露出来，打开空间作为沟槽的一部分。由于无需穿透半导体衬底，仅通过沟槽的开口空间，就能发射掺杂离子，因此，通过该终点沟槽，可以进行P-型掺杂区注入，无需使用高能掺杂离子，就能触及形成在沟槽底部的底部P-型掺杂区。连接形成在半导体衬底顶面上的P-型本体区和沟槽底部P-型掺杂区的PCOM掺杂区，仅仅形成在沟槽终点的侧壁处。与传统方法相比，无需高能掺杂注入，节省了成本。
另外，本发明的一个方面在于，注入工艺利用了沟槽弯曲处沟槽侧壁的特殊结构，在沟槽弯曲处，垂直于沟槽纵向的侧壁裸露出来，打开空间作为沟槽的一部分。另外，本发明的一个方面在于，注入工艺利用了沟槽凹口处沟槽侧壁的特殊结构，在沟槽凹口处，垂直于沟槽纵向的侧壁裸露出来，打开空间作为沟槽的一部分。由于无需穿透半导体衬底，仅通过沟槽的开口空间，就能发射掺杂离子，因此，通过该侧壁，就可以进行P-型掺杂区注入，无需使用高能掺杂离子，就能触及形成在沟槽底部的底部P-型掺杂区。
本发明的另一方面在于，在沟槽终点、沟槽弯曲和沟槽凹口处的沟槽侧壁上方，沿沟槽的纵向通过打开空间，进行侧壁掺杂注入，可以较好地控制注入工艺。更精确地控制器件性能参数，并且减少高能掺杂注入所带来的不确定性导致的制备工艺变化。
在一个较佳实施例中，本发明提出了一种设置在半导体衬底中的半导体功率器件。该半导体功率器件包括多个屏蔽沟槽，形成在半导体衬底的顶部，每个屏蔽沟槽都有一个沟槽终点，终点侧壁垂直于沟槽的纵向方向，并且从顶面开始垂直向下延伸到沟槽底面。该半导体功率器件还包括一个沟槽底部P-型掺杂区，设置在沟槽底面下方，以及一个侧壁P-型掺杂区，沿终点侧壁设置，其中侧壁P-型掺杂区沿沟槽的终点侧壁垂直向下延伸，以触及沟槽底部P-型掺杂区，并将沟槽底部P-型掺杂区连接到形成在半导体衬底顶面的P-型本体区。
在另一个较佳实施例中，本发明提出了一种设置在半导体衬底中的半导体功率器件。该半导体功率器件包括多个屏蔽沟槽，形成在半导体衬底的顶部，每个屏蔽沟槽在预定区域中都有多个微小弯曲，沟槽侧壁垂直于沟槽的纵向方向，并从顶面开始垂直延伸到沟槽底面。该半导体功率器件还包括一个沟槽底部P-型掺杂区，设置在沟槽底面下方，以及一个侧壁P-型掺杂区，沿弯曲侧壁设置，其中侧壁P-型掺杂区沿沟槽的弯曲侧壁垂直向下延伸，以触及沟槽底部P-型掺杂区，并将沟槽底部P-型掺杂区连接到形成在半导体衬底顶面的P-型本体区。
在另一个较佳实施例中，本发明提出了一种设置在半导体衬底中的半导体功率器件。该半导体功率器件包括多个屏蔽沟槽，形成在半导体衬底的顶部，每个屏蔽沟槽在预定区域中都有多个微小凹口，沟槽侧壁垂直于沟槽的纵向方向，并从顶面开始垂直延伸到沟槽底面。该半导体功率器件还包括一个沟槽底部P-型掺杂区，设置在沟槽底面下方，以及一个侧壁P-型掺杂区，沿凹口侧壁设置，其中侧壁P-型掺杂区沿沟槽的凹口侧壁垂直向下延伸，以触及沟槽底部P-型掺杂区，并将沟槽底部P-型掺杂区连接到形成在半导体衬底顶面的P-型本体区。
在一个较佳实施例中，本发明还提出了一种用于在半导体衬底上制备半导体功率器件的方法。该方法包括以下步骤：a）在半导体衬底上方使用一个硬氧化物掩膜，然后根据预定义的沟槽结构形成硬氧化物掩膜的图案；b）通过带图案的硬掩膜刻蚀，在半导体衬底的顶部形成多个沟槽，每个沟槽都有一个沟槽终点、一个微小弯曲或一个微小凹口，侧壁垂直于沟槽的纵向方向，并从顶面开始垂直向下延伸到沟槽底面；c）利用垂直（零度）高能注入在沟槽底面下方形成沟槽底部P-型掺杂区，然后去除硬掩膜；d）在沟槽的侧壁和底部的硅表面上方，生长一个氧化物衬里；以及e）利用低能倾斜注入，其中沿预定的倾斜角度，注入掺杂离子，沿垂直侧壁形成侧壁P-型掺杂区，侧壁P-型掺杂区沿沟槽侧壁垂直向下延伸，以触及沟槽底部P-型掺杂区，并将沟槽底部P-型掺杂区连接到形成在半导体衬底顶面上的P-型本体区。在一个实施例中，注入的掺杂离子倾斜角与侧壁表面大约呈45度角。
阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。
附图说明
图1A表示传统工艺中所用的注入掩膜的俯视图，图1B和1C表示穿过图1A所示的注入掩膜上生长的沟槽，沿两个不同的方向，PCOMP结构的两个侧视图。
图2A表示半导体衬底上传统的沟槽结构的俯视图。
图2B、2C-1、2C-2、2D-1、2D-2、2E-1、2E-2所示的侧视图分别表示在本发明所述沟槽的两个不同方位上制备PCOMP结构的工艺步骤。
图2F-1和2F-2所示的侧视图表示图2E-1和2E-2所示的可选实施例。
图2G-1、2G-2、2H-1和2H-2所示的侧视图分别表示图2E-1和2E-2所示的另一个可选实施例。
图3A表示在本发明的半导体衬底上，不同长度沟槽的可选结构的俯视图。
图3B表示垂直和倾斜注入形成PCOMP结构之后，图3A所示半导体衬底的俯视图。
图4A表示依据本发明的一个实施例，在半导体衬底上沟槽的一个可选结构的俯视图，其中沟槽具有一个含有微小弯曲的非线性部分。
图4B表示垂直和倾斜注入形成PCOMP结构之后，图4B所示半导体衬底的俯视图。
图5A表示依据本发明的一个实施例，在半导体衬底上沟槽的另一个可选结构的俯视图，其中沟槽具有一个含有微小凹口的非线性部分。
图5B表示垂直和倾斜注入形成PCOMP结构之后，图5A所示半导体衬底的俯视图。
具体实施方式
以下结合附图对本发明的技术方案作进一步地说明。
图2A表示在半导体衬底上传统的沟槽结构的俯视图。图2B、2C-1、2C-2、2D-1、2D-2、2E-1、2E-2、2F-1、2F-2、2G-1、2G-2、2H-1和2H-2所示的侧视图，分别表示在本发明的不同实施例中，沿图2A中的线1-1’和线2-2’，制备PCOM结构配置的工艺步骤。
如图2A所示，多个沟槽120形成在半导体衬底101上，每个沟槽120都具有一个沟槽终点侧壁110。制备多个沟槽120如下所述：如图2B所示，在半导体衬底上方沉积一个氧化物硬掩膜111；然后，根据与如图2A所示类似的预定义结构，形成硬掩膜111的图案；然后通过带图案的硬掩膜111，各向异性地刻蚀掉半导体衬底101，形成多个沟槽120，如图2C-1和2C-2所示，每个沟槽120都有沟槽终点110。
首先进行垂直高能P-型掺杂注入（零度），通过带图案的硬掩膜111，在沟槽120的底面下方形成P-型掺杂区130，如图2D-1和2D-2所示。P-型掺杂区130在沟槽底部作为RESURF，提供最大的击穿电压（BV）闭锁性能。
如图2E-1和2E-2所示，移除硬掩膜111，然后在衬底101的顶面上、在沟槽120的侧壁和底面上以及在终点侧壁110处，沉积一个薄氧化层115，相同的厚度用t表示。 然后进行低能倾斜P-型掺杂注入，例如45度角。在图2E-1中，在衬底的顶面上、沟槽120的底面下方，以及沟槽侧壁周围的顶部，制备P-型掺杂区140。在图2E-2中，在沟槽120的终点处的终点侧壁110处，也进行倾斜注入，因此沿沟槽终点侧壁110的整个长度、在沟槽120的底面下方以及衬底101的顶面上，制备P-型掺杂区140。获得PCOMP结构配置，所形成的P-型掺杂区140沿沟槽终点侧壁110的整个长度，沟槽终点侧壁110将P-本体区（图中没有表示出）连接到底部P-型掺杂区130，无需额外的注入掩膜，并且无需高能注入。制备工艺继续进行标准的工艺步骤，完成整个器件。
在图2E-1和2E-2中，如上所述，在衬底101的顶面上以及沟槽120和终点侧壁110的侧壁和底面上，沉积一个厚度t均匀薄氧化层115。图2F-1和2F-2所示的侧视图与图2E-1和2E-2类似。在本实施例中，氧化层125’沉积在衬底101的顶面上以及沟槽120的底面上，氧化层125’的厚度t2大于氧化层125的厚度t1，氧化层125覆盖着沟槽120的侧壁和沟槽终点侧壁110。因此，进行低能倾斜角注入后，如图2F-1所示，P-型掺杂区140仅形成在沟槽120侧壁周围的顶部。在图2F-2中，P掺杂区140仅沿沟槽终点侧壁110的整个长度形成。因此，获得PCOMP结构配置，所形成的掺杂区140沿沟槽终点侧壁110的整个长度，将形成在半导体衬底底面的P-型本体区（图中没有表示出）连接到底部P-型掺杂区130，无需额外的注入掩膜，无需高能注入。按照标准的制备过程，完成整个器件的制备。
在一个可选实施例中，如果厚度t均匀的薄氧化层115沉积在衬底101的顶面上，以及沟槽120和终点侧壁110的侧壁和底面上，与图2E-1和2E-2所示类似，防止倾斜注入穿通沟槽120底部的氧化层，在进行倾斜注入之前，如图2G-1和2G-2所示，先在沟槽120的底部沉积一层牺牲材料142，沉积厚度可控。层142可以是高密度等离子（HDP）氧化物光致抗蚀剂、TEOS等等。因此，进行低能倾斜角注入后，如图2G-1所示，P-型掺杂区140仅仅形成在沟槽120侧壁周围的顶部以及半导体衬底101的顶面，在图2G-2中，所形成的P掺杂区140仅仅沿沟槽终点侧壁110的整个长度以及半导体衬底101的顶面上。然后，在用多晶硅填充沟槽120的下一个工艺步骤之前，如图2H-1和2H-2所示，先除去牺牲材料层142。按照标准的制备过程，完成整个器件的制备。
图3A-3B表示本发明的一个可选实施例。如图3A所示，本发明所述的半导体衬底101上的一个可选沟槽结构的俯视图，在预定区域制备沟槽终点，可以调节沟槽120’的长度（例如使沟槽120’的长度小于图2A所示的沟槽120的长度），从而调节沟槽终点侧壁110’的密度以及PCOMP结构配置的密度，因此带有P-型掺杂区的PCOMP结构配置沿沟槽终点侧壁的整个长度，将形成在半导体衬底顶面上的P-型本体区连接到沟槽底部P-型掺杂区，PCOMP结构配置分布在半导体衬底的整个区域上。图3B表示利用上述制备PCOMP结构配置的注入工艺，进行注入之后的半导体衬底101的俯视图。如图3B所示，通过沟槽硬掩膜垂直注入P-型掺杂物，可以在沟槽120’的底面下方构成P-型掺杂区130，在沟槽终点侧壁110’处倾斜注入P-型掺杂物，可以沿沟槽终点侧壁110’的整个长度形成P-型掺杂区140。根据两个相邻沟槽120’的两个终点之间的空间，P-型掺杂区140可以合并在一起，如图3B所示，或者相互间隔开（图中没有表示出）。
图4A-4B表示本发明所述的一个可选实施例。图4A表示在本发明所述的半导体衬底101上的一种可选沟槽结构的俯视图，如图4A所示，每个沟槽200都有一个非线性部分，由在预定区域的微小弯曲组成，从而构成沟槽侧壁220，沿与沟槽轴向不在同一直线上的方向。在图4A所示的弯曲210中，沟槽侧壁220垂直于沟槽200的轴向。因此，侧壁220的整个垂直长度裸露出来，带有倾斜角的沿沟槽轴向入射的掺杂离子进行倾斜离子注入。鉴于沟槽侧壁的整个垂直长度都裸露出来，因此可以用低能掺杂离子进行倾斜离子注入，以触及沟槽侧壁220的底部。图4B表示利用上述制备PCOMP结构配置的注入工艺，进行注入之后的半导体衬底101的俯视图。如图4B所示，通过沟槽硬掩膜垂直注入P-型掺杂物，在沟槽200的底面下方形成P-型掺杂区130，在沟槽侧壁220和沟槽终点侧壁110处的倾斜角P-型掺杂注入，沿沟槽侧壁220和终点侧壁110的整个长度形成P-型掺杂区140。
图5A-5B表示本发明的一个可选实施例。图5A表示在本发明所述的半导体衬底101上的一个可选沟槽结构的俯视图，如图5A所示，每个沟槽250都有一个非线性部分，由在预定区域的微小凹口260组成，从而构成沟槽侧壁270，沿与沟槽轴向不在同一直线上的方向。在图5A所示的凹口260中，沟槽侧壁270垂直于沟槽250的轴向。因此，侧壁270的整个垂直长度裸露出来，带有倾斜角的沿沟槽轴向入射的掺杂离子进行倾斜离子注入。鉴于沟槽侧壁的整个垂直长度都裸露出来，因此可以用低能掺杂离子进行倾斜离子注入，以触及沟槽侧壁270的底部。图5B表示利用上述制备PCOMP结构配置的注入工艺，进行注入之后的半导体衬底101的俯视图。如图5B所示，通过沟槽硬掩膜垂直注入P-型掺杂物，在沟槽250的底面下方形成P-型掺杂区130，在凹口260飞沟槽侧壁270和沟槽终点侧壁110处的倾斜角P-型掺杂注入，沿沟槽侧壁220和终点侧壁110的整个长度形成P-型掺杂区140。
一般来说，可以通过制备沟槽进一步配置如图4A、4B和5A、5B所示的可选沟槽结构，以便在特定区域构成宽度可以缩小或放大的部分。在这些区域的沟槽部分形成沟槽侧壁，沿垂直于沟槽轴向的方向，从而使侧壁的整个垂直长度裸露出来，使注入离子穿透侧壁的整个垂直深度，无需制备PCOMP结构配置时的高能离子注入。另外，还可以通过制备带有横向完全结构的沟槽，配置可选沟槽结构，从而使沟槽保持裸露出来，用于制备PCOMP结构配置时进行全垂直深度注入，而无需高能离子注入。
尽管本发明已经详细说明了现有的较佳实施例，但应理解这些说明不应作为本发明的局限。领域的技术人员阅读上述详细说明后，各种变化和修正无疑将显而易见。因此，应认为所附的权利要求书涵盖本发明的真实意图和范围内的全部变化和修正。

Claims (10)

1.一种设置在半导体衬底中的半导体功率器件，其特征在于，其包括：
一个形成在半导体衬底的顶部的沟槽，沿沟槽轴向延伸，其中沟槽还包括一个非线性部分，非线性部分包含在半导体衬底表面沿与沟槽轴向不在同一方向延伸的非线性沟槽侧壁，使非线性沟槽侧壁的整个垂直长度裸露出来，以直接接收沿沟槽轴向倾斜注入的掺杂离子，沿非线性沟槽侧壁的整个垂直长度，构成侧壁掺杂区；以及
一个设置在沟槽底面下方的沟槽底部掺杂区，侧壁掺杂区沿非线性沟槽侧壁向下延伸，以触及沟槽底部掺杂区，拾取沟槽底部掺杂区到半导体衬底的顶面。
2.如权利要求1所述的半导体功率器件，其特征在于：沟槽的非线性部分包括一个含有微小弯曲沟槽，该微小弯曲沟槽包含垂直于沟槽轴向方向的沟槽侧壁。
3.如权利要求1所述的半导体功率器件，其特征在于：沟槽的非线性部分包括沟槽凹口，每个沟槽凹口都有一个沟槽宽度缩小的凹口部分，包含垂直于沟槽轴向的沟槽凹口侧壁。
4.如权利要求1所述的半导体功率器件，其特征在于：沟槽垫有一个绝缘层，绝缘层覆盖着侧壁和沟槽底部表面。
5.如权利要求1所述的半导体功率器件，其特征在于：沟槽垫有一个绝缘层，绝缘层覆盖着侧壁和沟槽底面，其中，绝缘层覆盖侧壁和沟槽底面的厚度相同。
6.如权利要求1所述的半导体功率器件，其特征在于：沟槽垫有一个绝缘层，绝缘层覆盖着侧壁和沟槽底面，其中，绝缘层覆盖侧壁的厚度小于绝缘层覆盖沟槽底面的厚度。
7.如权利要求1所述的半导体功率器件，其特征在于：配置沟槽的非线性部分，分布在半导体衬底的整个区域上的指定位置处。
8.如权利要求1所述的半导体功率器件，其特征在于，该器件还包括：一个高压MOSFET器件。
9.如权利要求1所述的半导体功率器件，其特征在于，该器件还包括：一个高压IGBT器件。
10.一种用于在半导体衬底上制备半导体功率器件的方法，其特征在于，该方法包括：
在半导体衬底上方设置一个硬掩膜，并根据预定义的沟槽结构形成硬掩膜的图案；
通过带图案的硬掩膜，刻蚀半导体衬底，在半导体衬底顶部形成多个沟槽，沿与半导体衬底表面平行的沟槽轴向延伸，其中，每个沟槽都有一个水平非线性部分，由在半导体衬底表面沿与沟槽轴向不在同一方向上延伸的非线性沟槽侧壁组成，该非线性沟槽侧壁的整个垂直长度裸露出来；
利用垂直高能注入，在沟槽底面下方形成沟槽底部掺杂区，然后除去硬掩膜；
沉积一个绝缘层，覆盖沟槽侧壁，以及沟槽底面；并且
沿沟槽轴向进行低能倾斜注入，以便沿非线性沟槽侧壁的整个垂直长度形成一个侧壁掺杂区，其中，侧壁掺杂区沿非线性沟槽的整个垂直长度向下延伸，以触及沟槽底部掺杂区，拾取沟槽底部掺杂区到半导体衬底的顶面。
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