DE102018130444A1 - Verfahren zum Herstellen eines Superjunction-Transistorbauelements - Google Patents

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Abstract

Es wird ein Verfahren zum Herstellen eines Transistorbauelements offenbart. Das Verfahren beinhaltet: Herstellen aktiver Gebiet von mehreren Transistorzellen (10) in einem Innenbereich (110) eines Halbleiterkörpers (100), wobei jede Transistorzelle ein Drift-Gebiet (11) eines ersten Dotierungstyps und ein Kompensationsgebiet (12) eines zweiten Dotierungstyps enthält; und Herstellen eines Feldstoppgebiets (30) von einem vom ersten Dotierungstyp und vom zweiten Dotierungstyp in einem Randbereich (120) des Halbleiterkörpers. Das Herstellen der Drift- und Kompensationsgebiete (11, 12) beinhaltet: Herstellen mehrerer Halbleiterschichten (140-140) übereinander; in jeder der mehreren Halbleiterschichten (140-140) vor dem Herstellen einer jeweils nächsten der mehreren Halbleiterschichten (140-140): Herstellen mehrerer erster Gräben (150) und Implantieren zumindest eines von Dotierstoffatomen vom ersten Dotierungstyp und Dotierstoffatomen vom zweiten Dotierungstyp in Seitenwände (151, 152) der mehreren ersten Gräben (150). Weiterhin beinhaltet das Herstellen des Feldstoppgebiets (30): in jeder Halbleiterschicht einer Auswahl aus der mehreren Halbleiterschichten (140-140): Herstellen zumindest eines zweiten Grabens (160) und Implantieren von Dotierstoffatomen von einem vom ersten und zweiten Dotierungstyp zumindest in eine Oberfläche (161-163) des zumindest einen zweiten Grabens (160).

Description

  • Diese Offenbarung betrifft allgemein ein Verfahren zum Herstellen eines Superjunction-Transistorbauelements, insbesondere eines vertikalen Superjunction-Transi storbauel ements.
  • Ein vertikales Superjunction-Transistorbauelement enthält mehrere Transistorzellen. Jede der Transistorzellen enthält ein Source-Gebiet, ein Body-Gebiet, ein Drift-Gebiet, ein Kompensationsgebiet und ein Drain-Gebiet in einem Innenbereich des Halbleiterkörpers. Das Source-Gebiet und das Drain-Gebiet einer jeden Zelle sind in einer vertikalen Richtung des Halbleiterkörpers voneinander beabstandet, wobei die Drain-Gebiete der mehreren Transistorzellen durch eine zusammenhängende Halbleiterschicht gebildet sein können. Ein vertikales Superjunction-Transistorbauelement kann weiterhin ein Feldstoppgebiet, das in einem Randbereich des Halbleiterkörpers angeordnet ist und eine geschlossene Schleife um den Innenbereich bilden kann, enthalten. Das Feldstoppgebiet ist vom selben Dotierungstyp wie die Drift-Gebiete, jedoch höher dotiert.
  • Das Herstellen der Drift- und Kompensationsgebiete der mehreren Transistorzellen kann das Herstellen mehrerer Halbleiterschichten übereinander, das Herstellen mehrerer Gräben in jeder dieser Halbleiterschichten, das Implantieren von Dotierstoffatomen in Seitenwände dieser Gräben und einen thermischen Prozess, der die implantierten Dotierstoffatome diffundiert und aktiviert, beinhalten. Es besteht ein Bedarf, zusätzlich ein Feldstoppgebiet auf effiziente Weise zu annehmbaren Zusatzkosten herzustellen.
  • Ein Beispiel betrifft ein Verfahren zum Herstellen eines Transistorbauelements. Das Verfahren beinhaltet: Herstellen aktiver Gebiete mehrerer Transistorzellen in einem Innenbereich eines Halbleiterkörpers, wobei jede Transistorzelle ein Drift-Gebiet eines ersten Dotierungstyps und ein Kompensationsgebiet eines zweiten Dotierungstyps enthält; und Herstellen eines Feldstoppgebiets von einem vom ersten Dotierungstyp und vom zweiten Dotierungstyp in einem Randbereich des Halbleiterkörpers. Das Herstellen der Drift- und Kompensationsgebiete beinhaltet: Herstellen mehrerer Halbleiterschichten übereinander; Herstellen mehrerer erster Gräben und Implantieren zumindest eines von Dotierstoffatome vom ersten Dotierungstyp und Dotierstoffatome vom zweiten Dotierungstyp in Seitenwände der mehreren ersten Gräben in jeder der mehreren Halbleiterschichten vor dem Herstellen einer jeweils nächsten der mehreren Halbleiterschichten. Weiterhin beinhaltet das Herstellen des Feldstoppgebiets: Herstellen zumindest eines zweiten Grabens und Implantieren von Dotierstoffatomen von einem vom ersten und zweiten Dotierungstyp zumindest in eine Oberfläche des zumindest einen zweiten Grabens in jeder Halbleiterschicht einer Auswahl der mehreren Halbleiterschichten.
  • Beispiele werden unten Bezug nehmend auf die Zeichnungen erläutert. Die Zeichnungen dienen dazu, bestimmte Prinzipien zu veranschaulichen, so dass nur die für das Verständnis dieser Prinzipien erforderlichen Aspekte dargestellt werden. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen bezeichnen die gleichen Bezugszeichen gleiche Merkmale.
    • 1 zeigt schematisch eine vertikale Querschnittsansicht eines vertikalen Superjunction-Transistorbauelements;
    • 2 zeigt schematisch eine horizontale Querschnittsansicht eines Transistorbauelements des in 1 dargestellten Typs;
    • 3 zeigt eine vertikale Querschnittsansicht mehrerer Halbleiterschichten, nach dem Herstellen erster Gräben in jeder der Halbleiterschichten und dem Implantieren von Dotierstoffatomen in die Seitenwände der ersten Gräben, und nach dem Herstellen zweiter Gräben in einer Auswahl der Halbleiterschichten und dem Implantieren von Dotierstoffatomen in die Seitenwände der zweiten Gräben;
    • Die 4A bis 4C zeigen ein Beispiel für ein Verfahren zum Herstellen erster Gräben und zum Implantieren von Dotierstoffatomen in Seitenwände der ersten Gräben;
    • Die 5A bis 5D zeigen ein Beispiel für ein Verfahren zum Herstellen eines zweiten Grabens und zum Implantieren von Dotierstoffatomen in Oberflächen des zweiten Grabens;
    • Die 6A und 6B zeigen eine Draufsicht auf eine in 5D gezeigte Halbleiterschicht während eines Implantationsprozesses;
    • Die 7A und 7B zeigen eine Modifikation des in den 5A bis 5D dargestellten Verfahrens;
    • 8 zeigt das Herstellen einer weiteren Halbleiterschicht auf einer obersten der mehreren Halbleiterschichten;
    • Die 9 und 10 zeigen optionale Implantationsprozesse;
    • Die 11 und 12 zeigen jeweils die Anordnung der 8 nach einem thermischen Prozess;
    • 13 zeigt eine Modifikation des in 1 gezeigten Transistorbauelements;
    • 14 zeigt ein Beispiel für eine Grabentransistorzelle;
    • 15 zeigt eine Draufsicht auf einen zweiten Graben, der mehrere Grabenabschnitten enthält; und
    • Die 16A und 16B zeigen Draufsichten auf verschiedene Eckabschnitte eines zweiten Grabens.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen. Die Zeichnungen bilden einen Teil der Beschreibung und zeigen zum Zweck der Veranschaulichung Beispiele dafür, wie die Erfindung verwendet und implementiert werden kann. Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsformen, sofern nicht ausdrücklich anders angegeben, miteinander kombiniert werden können.
  • 1 zeigt schematisch eine vertikale Querschnittsansicht eines Beispiels eines Superjunction-Transistorbauelements. Das Transistorbauelement enthält einen Halbleiterkörper 100 mit einer ersten Oberfläche 101, einer der ersten Oberfläche 101 entgegengesetzten zweiten Oberfläche 102 und einer Randoberfläche 103, die sich von der ersten Oberfläche 101 zu der zweiten Oberfläche 102 erstreckt. Die zweite Oberfläche 102 ist in einer vertikalen Richtung z des Halbleiterkörpers 100 von der ersten Oberfläche 101 beabstandet. Die „vertikale Richtung z“ ist eine Richtung senkrecht zu der ersten und zweiten Oberfläche 101, 102. Gemäß einem Beispiel enthält der Halbleiterkörper 100 ein monokristallines Halbleitermaterial. Beispiele für das monokristalline Halbleitermaterial beinhalten Silizium (Si), Siliziumkarbid (SiC), Galliumarsenid (GaAs), Galliumnitrid (GaN) oder dergleichen, sind aber nicht hierauf beschränkt.
  • Der Halbleiterkörper 100 enthält einen Innenbereich 110 und einen Randbereich 120. Der Randbereich 120 ist zwischen der Randoberfläche 103 und dem Innenbereich 110 angeordnet und umschließt den Innenbereich 110 in einer horizontalen Ebene. Die „horizontale Ebene“ ist eine Ebene parallel zu der ersten und zweiten Oberfläche 101, 102.
  • Bezug nehmend auf 1 enthält das Transistorbauelement mehrere Transistorzellen 10, wobei jede dieser Transistorzellen 10 im Innenbereich 110 des Halbleiterkörpers 100 aktive Bauelementgebiete enthält. Die aktiven Bauelementgebiete einer jeden Transistorzelle 10 enthalten ein Drift-Gebiet 11 vom ersten Dotierungstyp und ein Kompensationsgebiet 12 eines zum ersten Dotierungstyp komplementären zweiten Dotierungstyps. Weiterhin enthalten die aktiven Bauelementgebiete einer jeden Transistorzelle 10 ein Body-Gebiet 13 vom zweiten Dotierungstyp und ein Source-Gebiet 14 vom ersten Dotierungstyp, wobei das Body-Gebiet 13 zwischen dem Source-Gebiet 14 und dem Drift-Gebiet 11 so angeordnet ist, dass das Source-Gebiet 14 durch das Body-Gebiet 13 von dem Drift-Gebiet 11 getrennt ist. Gemäß einem Beispiel grenzt das Kompensationsgebiet 12 an den Body-Gebiet 13 an. Weiterhin enthalten die aktiven Bauelementgebiete einer jeden Transistorzelle 10 ein Drain-Gebiet 17. Das Drain-Gebiet 17 kann an jedes von dem Drift-Gebiet 11 und dem Kompensationsgebiet 12 angrenzen. Optional kann, wie in 1 anhand gestrichelter Linien dargestellt, zwischen dem Drain-Gebiet 17 und jedem von dem Drift-Gebiet 11 und dem Kompensationsgebiet 12 ein Puffer-Gebiet vom ersten Dotierungstyp angeordnet sein.
  • Gemäß einem Beispiel enthält der Halbleiterkörper 100 monokristallines Silizium und die einzelnen aktiven Bauelementgebiete sind so implementiert, dass eine jeweilige Dotierungskonzentration in einem Bereich liegt, wie im Folgenden dargelegt: Drift-Gebiet 11: zwischen 1E15 cm-3 und 1E17 cm-3; Kompensationsgebiet 12: zwischen 1E15 cm-3 und 1E17 cm-3; Body-Gebiet 13: zwischen 1E17 cm-3 und 1E18 cm-3; Source-Gebiet 14: zwischen 1E18 cm-3 und 1E21 cm-3; Drain-Gebiet 17: zwischen 1E18 cm-3 und 1E21 cm-3; optionales Puffer-Gebiet 18: zwischen 1E15 cm-3 und 1E17 cm-3.
  • Bezug nehmend auf 1 können die Drain-Gebiete 17 einer jeden der mehreren Transistorzellen 10 durch ein zusammenhängendes Halbleitergebiet, das im Folgenden als Drain-Gebiet des Transistorbauelements bezeichnet wird, gebildet werden. Weiterhin können die Drift-Gebiete 11 von zwei benachbarten Transistorzellen 10 durch ein zusammenhängendes Halbleitergebiet vom ersten Dotierungstyp gebildet werden und die Kompensationsgebiete 12 von zwei (anderen) Transistorzellen 10 können durch ein zusammenhängendes Halbleitergebiet vom zweiten Dotierungstyp gebildet werden.
  • Bezug nehmend auf 1 enthält jede Transistorzelle weiterhin eine Gate-Elektrode 15, die benachbart zu dem Body-Gebiet 13 angeordnet ist und die durch ein Gate-Dielektrikum 16 von dem Body-Gebiet 13 dielektrisch isoliert ist. Die Gate-Elektrode 15 dient dazu, einen leitenden Kanal in dem Body-Gebiet 13 zwischen dem Source-Gebiet 14 und dem Drift-Gebiet 11 zu steuern. Die Gate-Elektroden 15 der einzelnen Transistorzellen sind an einen Gate-Knoten G angeschlossen. Der Gate-Knoten G sowie die Verbindungen zwischen den Gate-Elektroden 15 und dem Gate-Knoten G sind in 1 nur schematisch dargestellt. Weiterhin sind die Source- und Body-Gebiete 14, 15 der einzelnen Transistorzellen 10 an eine Source-Elektrode 21, die durch eine Isolationsschicht 22 von den Gate-Elektroden 15 elektrisch isoliert ist, angeschlossen. Die Source-Elektrode 21 an einen Source-Knoten S angeschlossen oder bildet einen Source-Knoten S des Transistorbauelements. Weiterhin ist der Drain-Gebiet 17 an einen Drain-Knoten D des Transistorbauelements angeschlossen.
  • Das Transistorbauelement kann ein Transistorbauelement vom Typ n oder ein Transistorbauelement vom Typ p sein. Bei einem Transistorbauelement vom Typ n sind die Source-Gebiete 14 und die Drift-Gebiete 11 Halbleitergebiete vom Typ n und die Body-Gebiete 13 und die Kompensationsgebiete 12 sind Halbleitergebiete vom Typ p. Bei einem Transistorbauelement vom Typ p sind die Dotierungstypen der einzelnen aktiven Bauelementgebiete komplementär zum Dotierungstyp der entsprechenden Bauelementgebiete bei einem Transistorbauelement vom Typ n. Weiterhin kann das Transistorbauelement als MOSFET (engl.: „Metal Oxide Semiconductor Field-Effect Transistor“; Metalloxid-Halbleiter-Feldeffekttransistor) implementiert werden. In diesem Fall besitzt das Drain-Gebiet 17 denselben Dotierungstyp wie das Source-Gebiet 14. Gemäß einem anderen Beispiel ist die Transistorbauelement als IGBT (engl.: „Insulated Gate Bipolar Transistor“; Bipolartransistor mit isoliertem Gate) implementiert. In diesem Fall besitzt das Drain-Gebiet 17 einen zum Dotierungstyp des Source-Gebiets 14 komplementären Dotierungstyp.
  • Das Transistorbauelement kann in einem Ein- oder in einem Aus-Zustand betrieben werden. Im Ein-Zustand werden die Gate-Elektroden 15 durch Anlegen einer geeigneten Spannung (Gate-Source-Spannung) zwischen dem Gate-Knoten G und dem Source-Knoten S so angesteuert, dass im Body-Gebiet 13 zwischen dem Source-Gebiet 14 und dem Drift-Gebiet 11 ein leitender Kanal vorhanden ist, so dass zwischen dem Drain-Knoten D und dem Source-Knoten S ein Strom fließen kann, wenn zwischen diesen Schaltungsknoten D, S eine Spannung (Drain-Source-Spannung) größer als Null angelegt wird. Im Aus-Zustand werden die Gate-Elektroden 15 so angesteuert, dass der leitende Kanal in den Body-Gebieten 13 zwischen den Source-Gebieten 14 und den Drift-Gebieten 11 unterbrochen ist. Im Aus-Zustand breiten sich beim Anlegen einer Spannung zwischen dem Drain-Knoten D und dem Source-Knoten S, die pn-Übergänge zwischen den Drift-Gebieten 11 auf der einen Seite und den Body-Gebieten 13 und Kompensationsgebieten 12 auf der anderen Seite in Rückwärtsrichtung vorspannt, Raumladungsgebiete (Verarmungsgebiete) im Halbleiterkörper 100 aus. In diesem Betriebszustand wird ein Stromfluss durch das Transistorbauelement verhindert.
  • Bezug nehmend auf 1 enthält das Transistorbauelement weiterhin ein Feldstoppgebiet 30 im Randbereich 120. Gemäß einem Beispiel ist das Feldstoppgebiet 30 vom ersten Dotierungstyp und erstreckt sich von der ersten Oberfläche 101 zu dem Drain-Gebiet 17 oder dem optionalen Puffer-Gebiet 18. Das Drain-Gebiet 17, das optionale Puffer-Gebiet 18 und das Feldstoppgebiet 30 bilden eine Wanne vom ersten Dotierungstyp um die anderen aktiven Bauelementgebiete (die Drift-Gebiete 11, das Kompensationsgebiet 12, die Body-Gebiete 13, die Source-Gebiete 14), die sich im Innenbereich 110 des Halbleiterkörpers 100 befinden. Das elektrische Potential dieser Wanne entspricht im Wesentlichen einem Drain-Potential, welches das elektrische Potential des Drain-Knotens D ist.
  • Gemäß einem anderen Beispiel ist das Feldstoppgebiet 30 vom zweiten Dotierungstyp komplementär zum ersten Dotierungstyp. Im Folgenden wird lediglich zum Zweck der Darstellung angenommen, dass das Feldstoppgebiet 30 vom ersten Dotierungstyp ist, so dass zum Herstellen des Feldstoppgebiets Dotierstoffatome vom ersten Dotierungstyp in den Halbleiterkörper 100 eingebracht werden. Allerdings können bei jedem dieser Beispiele in den Halbleiterkörper 100 eingebrachte Dotierstoffatome zum Herstellen eines Feldstoppgebiets 30 vom ersten Dotierungstyp durch Dotierstoffatome vom zweiten Dotierungstyp zum Herstellen eines Feldstoppgebiets 30 vom zweiten Dotierungstyp ersetzt werden. Ein Feldstoppgebiet vom zweiten Dotierungstyp kann beispielsweise bei einem Source-Down-Transistor, bei dem die Drain-Elektrode und die Gate-Elektrode auf derselben Seite des Halbleiterkörpers angeordnet sind, implementiert werden.
  • 1 zeigt einen Abschnitt der Transistorbauelement in einer vertikalen Schnittebene, die durch die vertikale Richtung z des Halbleiterkörpers 100 und eine erste laterale (horizontale) Richtung x definiert ist. 2 zeigt schematisch eine horizontale Querschnittsansicht des Halbleiterkörpers 100 in einer horizontalen Schnittebene A-A, die durch die erste laterale Richtung x und die zweite laterale Richtung y definiert ist. Bezug nehmend auf 2 kann das Feldstoppgebiet 30 in der horizontalen Ebene eine geschlossene Schleife (einen Ring) um die aktiven Bauelementgebiete im Innenbereich 110 bilden, wobei in 2 die Drift- und Kompensationsgebiete 11, 12 schematisch dargestellt sind.
  • Bezug nehmend auf das in 2 dargestellte Beispiel können die Drift- und Kompensationsgebiete 11, 12 in der zweiten horizontalen Richtung y, die senkrecht zur ersten horizontalen Richtung x steht, länglich sein. „Länglich“ bedeutet gemäß einem Beispiel, dass eine Länge dieser Drift- und Kompensationsgebiete deutlich größer als eine Breite ist. Gemäß einem Beispiel ist ein Verhältnis l1/w1 zwischen der Länge l1 und der Breite w1 zumindest 10, zumindest 100 oder zumindest 1000. Bei dem in 2 dargestellten Beispiel ist die Länge 11 der Drift- und Kompensationsgebiete 11, 12 die Abmessung in der zweiten horizontalen Richtung y und die Breite w1 ist die Abmessung in der ersten horizontalen Richtung x.
  • 3 zeigt ein Beispiel für ein Verfahren zum Herstellen der Drift- und Kompensationsgebiete 11, 12 und des Feldstoppgebiets 30 nach mehreren Prozessschritten. Genauer ausgedrückt zeigt 1 den Halbleiterkörper 100 nach mehreren Prozessschritten des Herstellens der Drift- und Kompensationsgebiete 11, 12. Bezug nehmend auf 3 beinhaltet das Verfahren das Herstellen mehrerer Halbleiterschichten 1401-140n übereinander, das Herstellen mehrerer ersten Gräben 150 in jeder der mehreren Halbleiterschichten 1401-140n , und das Implantieren von Dotierstoffatomen in gegenüberliegende erste und zweite Seitenwände 151, 152 eines jeden der mehreren Gräben 150. Erste implantierte Gebiete 41 werden durch Implantieren der Dotierstoffatome in die ersten Seitenwände 151 hergestellt und zweite implantierte Gebiete 42 werden durch Implantieren der Dotierstoffatome in die zweiten Seitenwände 152 hergestellt. Gemäß einem Beispiel beinhaltet das Herstellen einer jeden der mehreren Halbleiterschichten 1401-140n einen epitaktischen Wachstumsprozess, so dass jede der Halbleiterschichten 1401-140n eine monokristalline epitaktische Schicht ist. Bezug nehmend auf 3 wird eine erste oder unterste 1401 der mehreren Halbleiterschichten 1401-140n auf einen Träger 130 aufgewachsen. Gemäß einem Beispiel ist der Träger 130 ein monokristallines Halbleitersubstrat, das das Drain-Gebiet 17 des fertigen Halbleiterbauelements bildet. Optional wird eine epitaktische Schicht, die das Puffer-Gebiet 18 bildet, auf das Substrat 130 aufgewachsen, bevor die unterste Halbleiterschicht 1401 aufgewachsen wird.
  • Der Halbleiterkörper 100 mit dem Substrat 130, der optionalen epitaktischen Schicht, die das auf das Substrat 130 aufgewachsene Puffer-Gebiet 18 bildet, und die mehreren Halbleiterschichten 1401-140n stellen eine monokristalline Halbleiterschicht dar. Daher gibt es in dem Halbleiterkörper 100 keine sichtbaren Grenzen zwischen den einzelnen Halbleiterschichten 1401-140n . Allerdings sind in 3 zu Veranschaulichungszwecken Grenzen zwischen den einzelnen Halbleiterschichten 1401-140n anhand gestrichelter Linien dargestellt.
  • Weiterhin kann das Herstellen der mehreren Halbleiterschichten 1401-140n übereinander und auf dem Substrat 130 auf Waferebene erfolgen. Das heißt, mehrere Halbleiterkörper 100 können gleichzeitig prozessiert werden, indem sie Teil eines Wafers sind, auf den mehrere Halbleiterschichten epitaktisch aufgewachsen werden, wobei der Wafer in einem späteren Stadium des Herstellungsprozesses unterteilt wird, um mehrere Halbleiterkörpern 100 herzustellen. Randoberflächen 103 der einzelnen Halbleiterkörper 100 werden durch Unterteilung des Wafers in die einzelnen Halbleiterkörper 100 hergestellt. So ist bei der in 3 dargestellten Herstellungsphase die Randoberfläche 103 noch nicht notwendigerweise hergestellt worden. In diesem Fall zeigt das Bezugszeichen 103, wo sich die Randoberfläche des Halbleiterkörpers 100, nachdem die mehreren der Halbleiterkörper 100 aus einem Wafer gebildet wurden, befinden wird.
  • Bei dem in 3 dargestellten Beispiel wurde die unterste Halbleiterschicht 140iauf dem Substrat 130 hergestellt und die anderen Halbleiterschichten 1402-140n wurden jeweils auf einer anderen der Halbleiterschichten 1401-140n hergestellt. Das heißt, eine zweite Halbleiterschicht 1402 wurde auf der ersten Halbleiterschicht 1401 hergestellt, eine dritte Halbleiterschicht 1403 wurde auf der zweiten Halbleiterschicht 1402 hergestellt, und so weiter. Im Folgenden bezeichnet 140i eine beliebige der mehreren Halbleiterschichten 1401-140n . Das Herstellen einer Halbleiterschicht 140i auf einer anderen Halbleiterschicht 140i-1 beinhaltet das Herstellen der Halbleiterschicht 140i auf einer Oberfläche 141i-1 der vorherigen Halbleiterschicht und in den Gräben der vorherigen Halbleiterschicht 140i-1 .
  • 3 zeigt den Halbleiterkörper 100 nach dem Herstellen einer jeden der mehreren Halbleiterschichten 1401-140n , so dass die ersten Gräben 150 in den Halbleiterschichten 1401-140n-1 gefüllt wurden, während die ersten Gräben 150 in einem obersten 140n der Halbleiterschichten 1401-140n noch offen sind. Lediglich zum Zweck der Darstellung enthalten die mehreren der Halbleiterschichten 1401-140n n = 4 Halbleiterschichten. Dies stellt jedoch nur ein Beispiel dar. Gemäß einem Beispiel ist die Anzahl n von Halbleiterschichten zwischen 2 und 20, insbesondere zwischen 3 und 15, ausgewählt. Gemäß einem Beispiel sind die Halbleiterschichten 1401-140n so hergestellt, dass ihre jeweilige Dicke d140 zwischen 2 Mikrometer und 12 Mikrometer liegt. Die Dicke d140 einer Schicht 140i ist die Abmessung der Halbleiterschicht 140i außerhalb der Gräben 150 und in der vertikalen Richtung z.
  • Gemäß einem Beispiel sind die ersten Gräben 150 längliche Gräben. Das heißt, eine Länge, welche eine Abmessung dieser Gräben 150 in einer Richtung senkrecht zu der in 3 dargestellten Schnittebene ist, ist viel größer als eine Breite, die eine Abmessung dieser Gräben 150 in der ersten horizontalen Richtung x ist. Gemäß einem Beispiel ist ein Verhältnis zwischen der Länge und der Breite zumindest 10, zumindest 100 oder zumindest 1000. Gemäß einem Beispiel sind, wie in 3 dargestellt, die ersten Gräben 150, die in den einzelnen Halbleiterschichten 1401-140n hergestellt sind, in der vertikalen Richtung z ausgerichtet. Weiterhin sind die ersten Gräben 150 an Positionen der Halbleiterschichten 1401-140n hergestellt, die den Innenbereich 110 des fertigen Halbleiterkörpers 100 bilden. Die ersten und zweiten implantierten Gebiete 41, 42 bilden die Grundlage für die Drift- und Kompensationsgebiete 11, 12. Dies wird hierin unten ausführlicher erläutert.
  • Bei dem in 3 dargestellten Beispiel wurden die ersten Gräben 150 so hergestellt, dass jeder dieser Gräben 150 innerhalb nur einer Halbleiterschicht hergestellt wird. Das heißt, jeder der in einer Halbleiterschicht 140i hergestellten Gräben 150 erstreckt sich nicht in eine Halbleiterschicht 140i-1 , die direkt vor der Halbleiterschicht 140i hergestellt wurde. Dies stellt jedoch nur ein Beispiel dar. Gemäß einem anderen Beispiel (nicht dargestellt) können sich die ersten Gräben 150, die in einer Halbleiterschicht 140i hergestellt werden, in die zuvor hergestellte Halbleiterschicht 140i-1 erstrecken.
  • Bezug nehmend auf 3 beinhaltet das Verfahren weiterhin das Herstellen zumindest eines zweiten Grabens 160 in jeder aus einer Auswahl der mehreren Halbleiterschichten 1401-140n und das Implantieren von Dotierstoffatomen vom ersten Dotierungstyp in zumindest eine Oberfläche des zweiten Grabens 160. Bei dem in 3 dargestellten Beispiel wurden Dotierstoffatome vom ersten Dotierungstyp in eine erste Seitenwand 161 eines jeden zweiten Grabens 160, um erste implantierte Gebiete 51 herzustellen, eine zweite Seitenwand 162, um zweite implantierte Gebiete 52 herzustellen, und einen Boden 163 eines jeden zweiten Grabens 160, um dritte implantierte Gebiete 53 herzustellen, implantiert. Dies stellt jedoch nur ein Beispiel dar. Gemäß einem anderen Beispiel werden nur ein oder nur zwei dieser Gebiete 51, 52, 53 hergestellt. Gemäß einem Beispiel enthält die Auswahl der Halbleiterschichten jedes m-te der mehreren der Halbleiterschichten 1401-140n , wobei m eine ganze Zahl größer als eins ist (m>1). Gemäß einem Beispiel ist m ausgewählt aus 2 bis 5. Bei diesem Beispiel befinden sich m-1 Halbleiterschichten zwischen zwei ausgewählten Halbleiterschichten. Es ist aber auch möglich, dass die Anzahl der Halbleiterschichten zwischen zwei benachbarten ausgewählten Halbleiterschichten variiert. Im Allgemeinen umfasst die Auswahl von Halbleiterschichten zwei oder mehr der mehreren der Halbleiterschichten 1401-140n , jedoch weniger als jede der mehreren der Halbleiterschichten 1401-140n .
  • Lediglich zum Zweck der Darstellung ist bei dem in 3 dargestellten Beispiel m = 2. Das heißt, die Auswahl der Halbleiterschichten enthält jede zweite Halbleiterschicht der mehreren der Halbleiterschichten 1401-140n . Bei dem in 3 dargestellten Beispiel, bei dem die mehreren Halbleiterschichten 1401-140n n = 4 Halbleiterschichten enthalten, enthält jede zweite Halbleiterschicht die zweite Halbleiterschicht 1402 und die n-te Halbleiterschicht 140n. Allerdings enthält die Auswahl von Halbleiterschichten nicht notwendigerweise Halbleiterschichten, die in einer regelmäßigen Reihenfolge aus den mehreren Halbleiterschichten 1401-140n ausgewählt werden. Das heißt, m kann variieren. Wenn beispielsweise m zwischen 2 und 3 variiert, können die ausgewählten Halbleiterschichten eine zweite Halbleiterschicht 1402 , eine fünfte Halbleiterschicht 1405 , eine siebte Halbleiterschicht 1407 und so weiter enthalten.
  • Die 4A bis 4C zeigen ein Beispiel eines Verfahrens zum Herstellen der ersten Gräben 150 und der ersten und zweiten implantierten Gebiete 41, 42 in einer Halbleiterschicht 140i. Jede der 4A bis 4C zeigt eine vertikale Querschnittsansicht der Halbleiterschicht 140i während verschiedener Prozessschritte, wobei nur die Halbleiterschicht 140i in diesen Figuren dargestellt ist und wobei nur der Abschnitt, in dem die ersten Gräben 150 hergestellt werden, dargestellt ist.
  • Bezug nehmend auf 4A beinhaltet das Verfahren das Herstellen einer strukturierten Ätzmaske 210 auf der Oberfläche 141i der Halbleiterschicht 140i. Die Ätzmaske 210 ist so strukturiert, dass sie Öffnungen an den Positionen der Oberfläche 141i, an denen die Gräben 150 hergestellt werden sollen, enthält. Das Strukturieren der Ätzmaske 210 kann einen Lithographieprozess beinhalten. Bezug nehmend auf 4A beinhaltet das Verfahren weiterhin das Ätzen der ersten Gräben 150 unter Verwendung der Ätzmaske 210. Das Ätzen der ersten Gräben 150 beinhaltet zum Beispiel einen anisotropen Ätzprozess. Gemäß einem Beispiel werden die ersten Gräben 150 so hergestellt, dass ein Aspektverhältnis, welches ein Verhältnis zwischen einer Tiefe d2 und einer Breite w2 der ersten Gräben 150 ist, zwischen 1:1 und 5:1, insbesondere zwischen 1:1 und 3:1, beträgt. Die „Tiefe d2“ der ersten Gräben 150 ist die Abmessung der in der vertikalen Richtung z, und die „Breite w2“ der ersten Gräben 150 ist ihre Abmessung in der ersten lateralen Richtung x. Ein Abstand w3 zwischen benachbarten Gräben beträgt zwischen dem 0,8-fachen der Breite w2 und dem 1,2-fachen der Breite w2 der ersten Gräben 150. Der Abstand zwischen benachbarten Gräben kann auch als Breite von zwischen den ersten Gräben 150 gebildeten Mesa-Gebieten bezeichnet werden.
  • Bezug nehmend auf 4B beinhaltet das Verfahren weiterhin das Herstellen der ersten implantierten Gebiete 41 entlang der ersten Seitenwände 151 durch Implantieren von Dotierstoffatomen in die ersten Seitenwände 151. Der Implantationsprozess ist ein Schrägimplantationsprozess, bei dem eine Implantationsrichtung relativ zu der vertikalen Richtung z geneigt ist, so dass Dotierstoffatome in die ersten Seitenwände 151, nicht aber in die Böden 153 der ersten Gräben 150 implantiert werden. Gemäß einem Beispiel beinhaltet der Implantationsprozess das Herstellen einer Schutzschicht, die verhindert, dass Dotierstoffatome in die Oberfläche 141i implantiert werden, auf der Oberfläche 141i. Gemäß einem Beispiel wird die Ätzmaske 210 als Schutzschicht verwendet. Optional wird die Ätzmaske 210 entfernt und auf der ersten Oberfläche 141i eine Schutzschicht hergestellt.
  • Bezug nehmend auf 4C beinhaltet das Verfahren weiterhin einen zweiten Implantationsprozess, bei dem Dotierstoffatome in die zweiten Seitenwände 152 implantiert werden, um die zweiten implantierten Gebiete 42 herzustellen. Der zweite Implantationsprozess ist ebenfalls ein Schrägimplantationsprozess, so dass die Dotierstoffatome in die Seitenwände 152, nicht aber in die Böden 153 der Gräben 150 implantiert werden. Die ersten und zweiten implantierten Gebiete 41, 42 bilden die Grundlage für zumindest eines der Drift-Gebiete 11 und die Kompensationsgebiete 12. Genauer ausgedrückt diffundieren in einem thermischen Prozess, der hierin weiter unten erläutert wird, Dotierstoffatome, die in den ersten und zweiten implantierten Gebieten enthalten sind, und werden aktiviert, um die Drift-Gebiete 11 und/oder die Kompensationsgebiete 12 herzustellen.
  • Der erste und zweite Implantationsprozess kann auf unterschiedliche Weise implementiert werden, d.h. die ersten und zweiten implantierten Gebiete 41, 42 können auf verschiedene Arten hergestellt werden:
    1. (a) Die Halbleiterschicht 140i kann so hergestellt werden, dass sie eine Grunddotierung von einem vom ersten und zweiten Dotierungstyp aufweist, und nur Dotierstoffatome vom anderen vom ersten und zweiten Dotierungstyp werden im ersten und zweiten Implantationsprozess implantiert in jede der ersten und zweiten Seitenwände 151, 152. In diesem Fall bilden die implantierten Dotierstoffatome in den ersten und zweiten implantierten Gebieten 41, 42 - nach dem thermischen Prozess - die Drift-Gebiete 11 oder die Kompensationsgebiete 12, und die jeweils anderen von den Drift-Gebieten 11 und den Kompensationsgebieten werden durch jene Abschnitte der Halbleiterschicht 140i, in denen die Basisdotierung vom ersten Dotierungstyp erhalten bleibt, gebildet.
    2. (b) Die Halbleiterschicht 140i kann so hergestellt werden, dass sie intrinsisch ist (d.h. eine Grunddotierungskonzentration von weniger als 1E14 cm-3 aufweist), im ersten Implantationsprozess Dotierstoffe nur von einem von dem ersten und zweiten Dotierungstyp in die ersten Seitenwände 151 implantiert werden und im zweiten Implantationsprozess Dotierstoffatome nur vom anderen von dem ersten und zweiten Dotierungstyp in die zweiten Seitenwände 152 implantiert werden, so dass die ersten und zweiten implantierten Gebiete 41, 42 jeweils Dotierstoffatome nur von einem vom ersten und zweiten Dotierungstyp enthalten. Wenn zum Beispiel die ersten implantierten Gebiete 41 nur Dotierstoffe vom ersten Dotierungstyp enthalten und die zweiten implantierten Gebiete 42 nur Dotierstoffe vom zweiten Dotierungstyp enthalten, bilden die ersten implantierten Gebiete 41 die Basis der Drift-Gebiete 11 und die zweiten implantierten Gebiete 42 bilden die Basis der Kompensationsgebiete 12.
    3. (c) Gemäß einem anderen Beispiel werden bei jedem von dem ersten und zweiten Implantationsprozesse sowohl Dotierstoffe vom ersten Dotierungstyp als auch Dotierstoffe vom zweiten Dotierungstyp in jede der ersten und zweiten Seitenwände 151, 152 implantiert, so dass von den ersten und zweiten implantierten Gebieten 41, 42 jedes sowohl Dotierstoffe vom ersten Dotierungstyp als auch Dotierstoffe vom zweiten Dotierungstyp enthält. In diesem Fall bildet jeder der ersten und zweiten implantierten Gebiete 41, 42 die Basis für ein Drift-Gebiet und ein Kompensationsgebiet. Das Implantieren von Dotierstoffatomen sowohl vom ersten Dotierungstyp als auch vom zweiten Dotierungstyp in entsprechende der ersten und zweiten Seitenwände 151, 152 kann zwei Implantationsunterprozesse beinhalten, einen ersten Implantationsunterprozess, bei dem Dotierstoffe vom ersten Dotierungstyp implantiert werden, und einen zweiten Implantationsunterprozess, bei dem Dotierstoffe vom zweiten Dotierungstyp implantiert werden. Gemäß einem anderen Beispiel beinhaltet das Implantieren sowohl von Dotierstoffen vom ersten Dotierungstyp als auch von Dotierstoffen vom zweiten Dotierungstyp in die jeweiligen der ersten und zweiten Seitenwände 151, 152 nur einen Implantationsprozess, bei dem Dotierstoffe vom ersten Dotierungstyp und Dotierstoffe vom zweiten Dotierungstyp gleichzeitig implantiert werden, zum Beispiel durch Implantieren von Molekülen, die sowohl Dotierstoffe vom ersten Dotierungstyp als auch Dotierstoffe vom zweiten Dotierungstyp enthalten. Gemäß einem Beispiel können die Dotierstoffatome, wenn Dotierstoffatome beider Typen in eine Seitenwand implantiert werden, so gewählt werden, dass sie unterschiedliche Diffusionskoeffizienten aufweisen. Gemäß einem Beispiel sind die Dotierstoffatome vom ersten Typs Arsen-(As)- oder Antimon-(Sb)-Atome und die Atome vom zweiten Typ sind Bor-(B)-Atome. Bor, das ein Dotierstoff vom Typ p ist, diffundiert schneller als As oder Sb, die Dotierstoffe vom Typ n sind.
  • Die 5A bis 5D veranschaulichen ein Beispiel eines Verfahrens zum Herstellen eines zweiten Grabens 160 in einer ausgewählten Halbleiterschicht 140j und zum Herstellen zumindest eines implantierten Gebiets entlang zumindest einer Seitenwand des zweiten Grabens 160. Jede der 5A bis 5D zeigt eine vertikale Querschnittsansicht der ausgewählten Halbleiterschicht 140j und einer Halbleiterschicht 140j-1 , auf deren Oberseite die ausgewählte Halbleiterschicht 140j hergestellt wurde. 5A zeigt die Anordnung mit den zwei Halbleiterschichten nach dem Herstellen der ausgewählten Halbleiterschicht 140j auf der Oberseite der vorhergehenden Halbleiterschicht 140j-1 . Die ausgewählte Halbleiterschicht 140j wird hergestellt, nachdem die ersten und zweiten implantierten Gebiet 41, 42 in der vorhergehenden Halbleiterschicht 140j-1 hergestellt wurden. Das Herstellen dieser ersten und zweiten implantierten Gebiete 41, 42 kann jeden der in Bezug auf die 4A bis 4C erläuterten Prozesse beinhalten.
  • Bezug nehmend auf 5B beinhaltet das Verfahren weiterhin das Herstellen der ersten Gräben 150 und des zweiten Grabens 160 in der ausgewählten Halbleiterschicht 140j . Das Herstellen der ersten Gräben 150 und des zweiten Grabens 160 kann einen Ätzprozess unter Verwendung derselben Ätzmaske 210 beinhalten, wobei die Ätzmaske 210 Öffnungen im Innenbereich 110 zum Herstellen der ersten Gräben 150 und eine Öffnung im Randbereich 120 zum Herstellen des zweiten Grabens 160 enthält. Der Ätzprozess ist zum Beispiel ein anisotroper Ätzprozess. Bei dieser Art von Prozess hängt eine Tiefe der Gräben von einer Dauer des Ätzprozesses und einer Breite der jeweiligen Öffnung in der Ätzmaske ab. Grundsätzlich gilt: Je länger der Ätzprozess, desto tiefer der Graben, und je breiter die Öffnung, desto tiefer der Graben, der man bei einer vorgegebenen Dauer des Ätzprozesses erhält.
  • Gemäß einem Beispiel wird die Dauer des Ätzvorgangs so gewählt, dass die ersten Gräben 150 die gewünschte Tiefe d2 erreichen. Die Tiefe des zweiten Grabens 160 hängt von einer Breite w4 des zweiten Grabens 160 relativ zu der Breite der ersten Gräben 150 ab. Gemäß einem Beispiel ist die Öffnung in der Ätzmaske 210 zum Herstellen des zweiten Grabens 160 breiter als die Öffnungen zum Herstellen der ersten Gräben 150, so dass eine Breite w4 des zweiten Grabens 160 größer ist als eine Breite w2 der ersten Gräben 150 (w4>w2). In diesem Fall ist, wie in 5B dargestellt, der zweite Graben 160 tiefer als die ersten Gräben 150, das heißt d4>d2, wobei d2 die Tiefe der ersten Gräben 150 und d4 die Tiefe des zweiten Grabens 160 ist.
  • Gemäß einem Beispiel wird der zweite Graben 160 so hergestellt, dass er sich in die vorhergehende Halbleiterschicht 140j-i erstreckt.
  • Das Implementieren des zweiten Grabens 160 breiter und damit tiefer als die ersten Gräben 150 stellt jedoch nur ein Beispiel dar. Gemäß einem anderen Beispiel (nicht dargestellt) wird der zweite Graben 160 so hergestellt, dass seine Breite w4 im Wesentlichen gleich der Breite w2 (w4=w2) der ersten Gräben 150 und seine Tiefe d4 im Wesentlichen gleich der Tiefe d2 (d4=d2) der ersten Gräben 150 ist.
  • Bezug nehmend auf 5C beinhaltet das Verfahren weiterhin das Herstellen der ersten und zweiten implantierten Gebiete 41, 42 durch Implantieren von Dotierstoffatomen in die Seitenwände der ersten Gräben 150. Diese ersten und zweiten implantierten Gebiete 41, 42 können nach irgendeinem unter Bezugnahme auf die 4A bis 4C erläuterten Verfahren hergestellt werden. Gemäß einem Beispiel wird dasselbe Verfahren verwendet, um die ersten und zweiten implantierten Gebiete 41, 42 in jeder der Halbleiterschichten 1401-140n herzustellen. Das heißt, in jeder der Halbleiterschichten 1401-140n enthält jedes der ersten und zweiten implantierten Gebiete 41, 42 Dotierstoffe von nur einem Dotierungstyp oder in jeder der Halbleiterschichten 1401-140n enthält jedes der ersten und zweiten implantierten Gebiete 41, 42 sowohl Dotierstoffe vom ersten Dotierungstyp als auch Dotierstoffe vom zweiten Dotierungstyp.
  • Gemäß einem Beispiel ist der zweite Graben 160 während der Implantationsprozesse, die die ersten und zweiten implantierten Gebiete 41, 42 herstellen, nicht bedeckt. In diesem Fall werden entsprechende implantierte Gebiete entlang jener ersten und zweiten Seitenwände 161, 162 des zweiten Grabens 160, die parallel zu den ersten und zweiten Seitenwänden 151, 152 der ersten Gräben 150 verlaufen, hergestellt. Solche implantierten Gebiete sind in 5C anhand gestrichelter Linien dargestellt. Gemäß einem weiteren Beispiel bedeckt eine Schutzschicht 230 (in 5C anhand gestrichelter Linien dargestellt) wie beispielsweise eine Resistschicht den zweiten Graben 160 während der Implantationsprozesse, so dass Dotierstoffatome nicht in die Seitenwände 161, 162 des zweiten Grabens 160 implantiert werden.
  • Bezug nehmend auf 5D beinhaltet das Verfahren weiterhin das Implantieren von Dotierstoffatomen vom ersten Dotierungstyp in zumindest eine der Oberflächen des zweiten Grabens 160. Die „Oberflächen“ des zweiten Grabens 160 enthalten die erste Seitenwand 161, die zweite Seitenwand 162 und den Boden 163. Dotierstoffatome vom ersten Dotierungstyp können in eine dieser Oberflächen 161-163, zwei dieser Oberflächen 161-163 oder, wie in 5D dargestellt, in jede dieser Oberflächen 161-163 implantiert werden. Das Implantieren von Dotierstoffatomen in eine Oberfläche führt zur Bildung eines implantierten Gebiets benachbart zu der jeweiligen Oberfläche. Bei dem in 5D dargestellten Beispiel wurde ein erstes implantiertes Gebiet 51 entlang der ersten Seitenwand 161 hergestellt, ein zweites implantiertes Gebiet 52 wurde entlang der zweiten Seitenwand 162 hergestellt, und ein drittes implantiertes Gebiet 53 wurde entlang des Bodens 163 des zweiten Grabens 160 hergestellt.
  • Das Herstellen des ersten implantierten Gebiets 51 kann einen ersten Schrägimplantationsprozess beinhalten. Bei diesem Implantationsprozess kann der Neigungswinkel so gewählt werden, dass Dotierstoffatome nur in die erste Seitenwand 161 implantiert werden. Alternativ wird der Neigungswinkel so gewählt, dass Dotierstoffatome in die erste Seitenwand 161 und in den Boden 163 implantiert werden, so dass das erste implantierte Gebiet 51 und das dritte implantierte Gebiet 53 (zumindest Abschnitte von diesem) durch denselben Implantationsprozess hergestellt werden. Das Herstellen des zweiten implantierten Gebiets 52 kann einen zweiten Schrägimplantationsprozess beinhalten. Bei diesem Implantationsprozess kann der Neigungswinkel so gewählt werden, dass Dotierstoffatome nur in die zweite Seitenwand 162 implantiert werden. Alternativ wird der Neigungswinkel so gewählt, dass Dotierstoffatome in die zweite Seitenwand 162 und in den Boden 163 implantiert werden, so dass das zweite implantierte Gebiet 52 und das dritte implantierte Gebiet 53 (zumindest Abschnitte von diesem) durch denselben Implantationsprozess hergestellt werden. Alternativ oder zusätzlich zum Herstellen des dritten implantierten Gebiets 53 durch einen der Schrägimplantationsprozesse kann das Herstellen des dritten implantierten Gebiets einen nicht geneigten Implantationsprozess, d.h. einen Implantationsprozess, bei dem Dotierstoffatome unter Verwendung eines Implantationswinkels von im Wesentlichen 0° in den Boden 163 implantiert werden, beinhalten.
  • Daher kann das Herstellen der drei implantierten Gebiete 51, 52, 53 zwei Schrägimplantationsprozesse beinhalten, einen ersten Implantationsprozess, bei dem der Neigungswinkel so gewählt ist, dass Dotierstoffe in die erste Seitenwand 1611 und den Boden 163 implantiert werden, und einen zweiten Implantationsprozess, bei dem der Neigungswinkel so gewählt ist, dass Dotierstoffatome in die zweite Seitenwand 162 und den Boden 163 implantiert werden. Ein Beispiel des Implantationsvektors im ersten Implantationsprozess ist in 5D mit VI bezeichnet und ein Beispiel für den Implantationsvektor im zweiten Implantationsprozess ist in 5D mit V2 bezeichnet. Ein anderes Beispiel für einen Prozess zum Herstellen der drei implantierten Gebiete wird unter Bezugnahme auf die 6A und 6B weiter unten erläutert.
  • Bei dem zumindest einen Implantationsprozess zum Herstellen des zumindest einen implantierten Gebiets wird auf der Oberfläche 141j eine Schutzschicht 220 hergestellt, so dass die Schutzschicht 220 verhindert, dass Dotierstoffatome in die ersten Gräben 150 implantiert werden. Die Schutzschicht 220 ist z.B. eine Resistschicht. Die Schutzschicht 220 kann nach Entfernen der Ätzmaske 210 (wie dargestellt) oder bei noch vorhandener Ätzmaske 210 (nicht dargestellt) hergestellt werden. Im ersten Fall wird die Schutzschicht 210 so hergestellt, dass sie die ersten Gräben 150 und Abschnitte der Oberfläche 141j der Halbleiterschicht 140j zwischen den ersten Gräben 150 bedeckt. Weiterhin bedeckt die Schutzschicht einen Abschnitt der Oberfläche 141j im Randbereich 120 zwischen den ersten Gräben 150 und dem zweiten Graben 160. Die Schutzschicht 210 kann die Oberfläche 141j vollständig bedecken und nur die Oberflächen 161-163 des zweiten Grabens 160 unbedeckt lassen. Gemäß einem weiteren Beispiel (wie dargestellt) werden Oberflächenabschnitte, die an die Seitenwände 161, 162 des zweiten Grabens 160 angrenzen, nicht von der Schutzschicht 210 abgedeckt. Eine Abmessung dieser Oberflächenabschnitte in Richtungen senkrecht zu den Grabenseitenwänden 161, 162 beträgt zwischen 10 Nanometern (nm) und mehreren Mikrometern (µm), insbesondere zwischen 300 Nanometern und 1 Mikrometer.
  • Bezug nehmend auf das Obige kann der zweite Graben 160 so hergestellt werden, dass er in der horizontalen Ebene eine geschlossene Schleife um den Innenbereich 110 bildet. Gemäß einem Beispiel beinhaltet das Herstellen der implantierten Gebiete 51, 52, 53 entlang der Seitenwände 161, 162 und des Bodens dieser Art von zweitem Graben 160 vier Schrägimplantationsprozesse. Dies ist in 6 dargestellt.
  • Die 6A und 6B zeigen eine Draufsicht auf die ausgewählte Halbleiterschicht 140j während des Implantationsprozesses. Genauer ausgedrückt zeigt 6A eine Oberseite der ausgewählten Halbleiterschicht 140j und 6B zeigt eine Draufsicht auf einen von vier Eckabschnitten der ausgewählten Halbleiterschicht 140j . Der zweite Graben 160, der eine geschlossene Schleife um den Innenbereich 110 bildet, enthält vier Grabenabschnitte, einen ersten Grabenabschnitt 1601 , der im Wesentlichen parallel zu einem ersten Abschnitt 1031 der Randoberfläche 103 ist, einen zweiten Grabenabschnitt 1602 , der im Wesentlichen parallel zu einem zweiten Abschnitt 1032 der Randoberfläche 103 und im Wesentlichen vertikal zu dem ersten Grabenabschnitt 1601 ist, einen dritten Grabenabschnitt 1603 , der im Wesentlichen parallel zu einem dritten Abschnitt der Randoberfläche 103 und im Wesentlichen parallel zu dem ersten Grabenabschnitt 1601 ist, und einen vierten Grabenabschnitt 1604 , der im Wesentlichen parallel zu einem vierten Abschnitt der Randoberfläche 103 und im Wesentlichen parallel zu dem zweiten Grabenabschnitt 1602 ist. Jeder der vier Grabenabschnitte 1601 , 1602 , 1603 , 1604 weist eine erste Seitenwand 1611 , 1612 , 1613 , 1614 und eine zweite Seitenwand 1621 , 1622 , 1621 , 1622 auf, wobei im Folgenden die ersten Seitenwände 1611 , 1612 , 1613 , 1614 auch als innere Seitenwände und die zweiten Seitenwände 1621 , 1622 , 1621 , 1622 auch als äußere Seitenwände bezeichnet werden.
  • Die Implantationswinkel bei den vier Schrägimplantationsprozessen können so gewählt werden, dass bei jedem dieser Implantationsprozesse Dotierstoffatome in eine innere Seitenwand und eine äußere Seitenwand eines Paares paralleler Grabenabschnitte und in die Böden eines zweiten Paares von Grabenabschnitten, das sich vom ersten Paar unterscheidet, implantiert werden. Zum Beispiel,
    1. (1) werden in einem ersten Implantationsprozess Dotierstoffatome vom ersten Dotierungstyp in die innere Seitenwand 1611 des ersten Grabenabschnitts 1601 , die äußere Seitenwand des dritten Grabenabschnitts 1603 und die Böden des zweiten Grabenabschnitts 1602 und des vierten Grabenabschnitts 1604 implantiert;
    2. (2) werden in einem zweiten Implantationsprozess Dotierstoffatome vom ersten Dotierungstyp in die äußere Seitenwand 1611 des ersten Grabenabschnitts 1601 , die innere Seitenwand des dritten Grabenabschnitts 1603 und die Böden des zweiten Grabenabschnitts 1602 und des vierten Grabenabschnitts 1604 implantiert;
    3. (3) werden in einem dritten Implantationsprozess Dotierstoffatome vom ersten Dotierungstyp in die innere Seitenwand 1612 des zweiten Grabenabschnitts 1602 , die äußere Seitenwand des vierten Grabenabschnitts 1604 und die Böden des ersten Grabenabschnitts 1601 und des dritten Grabenabschnitts 1603 implantiert; und
    4. (4) werden in einem vierten Implantationsprozess Dotierstoffatome vom ersten Dotierungstyp in die äußere Seitenwand 1612 des zweiten Grabenabschnitts 1602 , die innere Seitenwand des vierten Grabenabschnitts 1604 und die Böden des ersten Grabenabschnitts 1601 und des dritten Grabenabschnitts 1603 implantiert.
  • Horizontale Komponenten V1x , V2x , V3x , V4x der Implantationsvektoren in diesen vier Schrägimplantationsprozessen sind in 6B dargestellt. Ein Implantationsprozess mit vier geneigten Implantationsprozessen, bei dem die Implantationswinkel so gewählt werden, dass Dotierstoffatome in innere und äußere Seitenwände eines schlaufenförmigen Grabens implantiert werden, wird manchmal als Vierfach-(engl.: „quad-mode“)-Implantationsprozess bezeichnet.
  • Optional ist der Neigungswinkel im ersten Implantationsprozess derart, dass Dotierstoffatome auch in die Böden des ersten Grabenabschnitts 1601 und des dritten Grabenabschnitts 1603 implantiert werden und/oder der Neigungswinkel im zweiten Implantationsprozess ist derart, dass Dotierstoffatome auch in die Böden des ersten Grabenabschnitts 1601 und des dritten Grabenabschnitts 1603 implantiert werden und/oder der Neigungswinkel im dritten Implantationsprozess ist derart, dass Dotierstoffatome auch in die Böden des zweiten Grabenabschnitts 1602 und des vierten Grabenabschnitts 1604 implantiert werden und/oder der Neigungswinkel im vierten Implantationsprozess derart, dass Dotierstoffatome auch in die Böden des zweiten Grabenabschnitts 1602 und des vierten Grabenabschnitts 1604 implantiert werden.
  • Die Implantationsdosis in den einzelnen Implantationsprozessen ist abhängig von dem/den Neigungswinkel(en), der Anzahl der Implantationsprozesse in jeder ausgewählten Halbleiterschicht 140j und der Anzahl der ausgewählten Halbleiterschichten, in denen ein zweiter Graben 160 hergestellt wird. Wie im Folgenden näher erläutert, wird das Feldstoppgebiet 30 durch Diffundieren der in den implantierten Gebieten 51, 52, 53 enthaltenen Dotierstoffe hergestellt. Grundsätzlich sollte die Gesamtzahl der in die implantierten Gebiete 51, 52, 53 eingebrachten Dotierstoffatome hoch genug sein, um ein Feldstoppgebiet mit einer gewünschten effektiven horizontalen Dotierstoffdosis zu ergeben. Die „effektive horizontale Dotierstoffdosis“ im Feldstoppgebiet 30 ist das Integral der effektiven Dotierungskonzentration in einer horizontalen Richtung. Genauer ausgedrückt weist der Feldstoppgebiet 30 vier Abschnitte auf, wobei jeder dieser Abschnitte im Wesentlichen parallel zu einem Seitenwandabschnitt 1031 -1034 verläuft. Die effektive Dotierungsdosis eines Abschnitts des Feldstoppgebiets ist das Integral der effektiven Dotierungskonzentration in einer horizontalen Richtung, die senkrecht zu dem Seitenwandabschnitt, der parallel zu dem jeweiligen Abschnitt des Feldstoppgebiets verläuft, steht. Gemäß einem Beispiel sind die Implantationsdosen derart, dass die effektive horizontale Dotierstoffdosis höher als 2E12 cm-2 ist.
  • Bei dem in den 5A bis 5D dargestellten Beispiel wurden die ersten und zweiten implantierten Gebiete 41, 42 in der ausgewählten Halbleiterschicht 140j vor dem Herstellen des zweiten Grabens 160 hergestellt. Dies stellt jedoch nur ein Beispiel dar. Gemäß einem weiteren, in den 7A und 7B dargestellten Beispiel werden die Dotierstoffatome vor dem Herstellen der ersten und zweiten implantierten Gebiete 41, 42 entlang der Seitenwände 151, 152 der ersten Gräben 150 in die Oberflächen 161-163 des zweiten Grabens 160 implantiert. Bei diesem Beispiel kann die Schutzschicht 210 auf der Ätzmaske 210 hergestellt werden, wobei die Ätzmaske 210 als Schutzschicht beim Prozess des Herstellens der ersten und zweiten implantierten Gebiete 41, 42 wirkt und verhindert, dass Dotierstoffatome in die Oberfläche 141j implantiert werden.
  • 8 zeigt die Anordnung mit den mehreren Halbleiterschichten 1401 -140n nach einem weiteren Prozessschritt. Dieser Verfahrensschritt beinhaltet das Herstellen einer weiteren Halbleiterschicht 170 auf der obersten Halbleiterschicht 140n . Diese weitere Halbleiterschicht 170 füllt die ersten Gräben 150 und den zweiten Graben 160 in der obersten Halbleiterschicht 140n . Das Herstellen dieser weiteren Halbleiterschicht 170 kann einen epitaktischen Wachstumsprozess beinhalten.
  • Optional wird, wie in 9 dargestellt, eine Implantationsmaske 230 auf einer Oberfläche 171 der weiteren Halbleiterschicht 170 hergestellt und Dotierstoffatome vom ersten Dotierungstyp werden unter Verwendung der Implantationsmaske 230 in die weitere Halbleiterschicht 170 implantiert. Bei diesem Implantationsprozess wird ein weiteres implantiertes Gebiet 54, das Dotierstoffatome vom ersten Dotierungstyp enthält, im Randbereich 120 hergestellt.
  • Zusätzlich oder alternativ zu dem in 9 dargestellten Prozess beinhaltet das Verfahren Bezug nehmend auf 10 weiterhin das Herstellen zumindest eines dritten implantierten Gebiets 43 über den ersten implantierten Gebieten 41 und zumindest eines vierten implantierten Gebiets 44 über den zweiten implantierten Gebieten 42 in der weiteren Halbleiterschicht 170 unter Verwendung zumindest einer weiteren Implantationsmaske 240. Die dritten implantierten Gebiete 43 sind vom selben Typ wie die ersten implantierten Gebiete 41. Das heißt, die dritten implantierten Gebiete 43 enthalten entweder Dotierstoffe nur von nur einem vom ersten und zweiten Dotierungstyp oder Dotierstoffe beiden Dotierstofftypen, und die vierten implantierten Gebiete 44 enthalten entweder Dotierstoffe von nur einem vom ersten und zweiten Dotierungstyp oder Dotierstoffe von beiden Dotierstofftypen. Gemäß einem Beispiel enthalten die ersten und zweiten implantierten Gebiete 41, 42 jeweils Dotierstoffe vom ersten Dotierungstyp und vom zweiten Dotierungstyp. Bei diesem Beispiel sind die dritten und vierten implantierten Gebiete so hergestellt, dass jedes der dritten und vierten implantierten Gebiete 43, 44 sowohl Dotierstoffatome vom ersten Dotierungstyp als auch Dotierstoffatome vom zweiten Dotierungstyp enthält. Dritte und vierte implantierte Gebiete dieses Typs können unter Verwendung nur einer Implantationsmaske 240 (dargestellt in 10), die Öffnungen an Positionen oberhalb der ersten und zweiten implantierten Gebiete 41, 42 aufweist, hergestellt werden.
  • Das Verfahren beinhaltet weiterhin einen Temperaturprozess, in dem die Dotierstoffe in den ersten und zweiten implantierten Gebieten 41, 42, die Dotierstoffatome in den optionalen dritten und vierten implantierten Gebieten 43, 44, die Dotierstoffatome in dem zumindest einen implantierten Gebiet 51-53, das an jeden zweiten Graben 160 angrenzt, und die Dotierstoffatome in dem optionalen implantierten Gebiet 54 aktiviert werden und diffundieren, um die Drift-Gebiete 11 und die Kompensationsgebiete 12 im Innenbereich 110 und das Feldstoppgebiet 30 im Randbereich 120 herzustellen. Gemäß einem Beispiel beträgt eine Temperatur in dem thermischen Prozess zwischen 1000°C und 1200°C und die Dauer des thermischen Prozesses beträgt zwischen 20 Minuten und 10 Stunden. Optional findet der Temperaturprozess in einer oxidierenden oder nassen oxidierenden Atmosphäre statt. 11 zeigt eine vertikale Querschnittsansicht des Halbleiterkörpers 100 nach dem thermischen Prozess.
  • 11 zeigt ein Beispiel, in dem die ersten und zweiten implantierten Gebiete 41, 42 Dotierstoffatome sowohl vom ersten Dotierungstyp als auch vom zweiten Dotierungstyp enthalten, und 12 enthält ein Beispiel, bei dem die ersten implantierten Gebiete 41 Dotierstoffatome nur eines vom ersten und zweiten Dotierungstyp enthalten und die zweiten implantierten Gebiete 42 Dotierstoffe nur des anderen vom ersten und zweiten Dotierungstyp enthalten.
  • Bezug nehmend auf das Obige können die ersten Gräben 150 so hergestellt werden, dass sie in der vertikalen Richtung ausgerichtet sind, so dass die ersten implantierten Gebiete 41 im Wesentlichen übereinander und die zweiten implantierten Gebiete 42 im Wesentlichen übereinander hergestellt werden. Die resultierenden Drift- und Kompensationsgebiete 11, 12 sind längliche Gebiete in der vertikalen Richtung z des Halbleiterkörpers 100. Die zweiten Gräben 160 in den ausgewählten Halbleiterschichten können, wie in den 8 bis 10 dargestellt, in der vertikalen Richtung ausgerichtet sein oder sie können, wie in 3 dargestellt, in der lateralen Richtung gegeneinander versetzt sein. In jedem Fall sind die zweiten Gräben 160 relativ zueinander so positioniert, dass im thermischen Prozess die Dotierstoffatome in dem zumindest einen implantierten Gebiet entlang der zweiten Gräben diffundieren, so dass ein zusammenhängendes Feldstoppgebiet 30 hergestellt wird. Durch Herstellen eines zweiten Grabens 160 nur in ausgewählten der Halbleiterschichten kann das Feldstoppgebiet 30 mit annehmbaren Kosten erzeugt werden.
  • Bezug nehmend auf das Obige wird zumindest ein implantiertes Gebiet 51, 52, 53 benachbart zu zumindest einer Oberfläche eines jeden der in den ausgewählten Halbleiterschichten 140j ausgebildeten zweiten Gräben hergestellt, so dass, nachdem die mehreren Halbleiterschichten 1401-140n hergestellt wurden, zwei oder mehr implantierte Gebiete, die in der vertikalen Richtung z voneinander beabstandet sind, vorhanden sind. Ein Beispiel für implantierte Gebiete 51-53, die in der vertikalen Richtung voneinander beabstandet sind, ist in 3 dargestellt. Gemäß einem Beispiel ist die Dauer des thermischen Prozesses an einen vertikalen Abstand dieser implantierten Gebiete und eine Diffusionsrate der implantierten Dotierstoffatome angepasst, so dass ein zusammenhängendes Feldstoppgebiet 30 hergestellt wird.
  • Gemäß einem Beispiel sind Dotierstoffatome, die in die zweiten Gräben 160 implantiert werden, um zumindest ein implantiertes Gebiet benachbart zu jedem zweiten Graben 160 herzustellen, so ausgewählt, dass sie schneller diffundieren als Dotierstoffatome desselben Dotierungstyps, die in die ersten Gräben 150 implantiert werden. Gemäß einem Beispiel sind die in die ersten Gräben 150 implantierten Dotierstoffatome vom ersten Typ Arsen-(As)-Atome, das Feldstoppgebiet 30 ist ein Gebiet vom ersten Dotierungstyp, und die in die zweiten Gräben 160 implantierten Dotierstoffatome sind Phosphor-(P)-Atome. Jedes von As und P ist in Silizium ein Dotierstoff vom Typ n, wobei P schneller diffundiert als As.
  • Gemäß einem weiteren Beispiel weisen Dotierstoffatome, die in die zweiten Gräben 160 implantiert werden, um zumindest ein implantiertes Gebiet benachbart zu jedem zweiten Graben 160 herzustellen, und Dotierstoffatome, die in die ersten Gräben 150 implantiert werden, ähnliche Diffusionsraten auf. Daher kann Arsen in die ersten Gräben 150 implantiert werden, um die Drift-Gebiete herzustellen, und in die zweiten Gräben 160, um das Feldstoppgebiet herzustellen. Gemäß einem anderen Beispiel wird Bor in die ersten Gräben 150 implantiert, um die Kompensationsgebiete 12 herzustellen, und in die zweiten Gräben 160, um das Feldstoppgebiet herzustellen.
  • Basierend auf einer Struktur gemäß einer der 11 und 12 wird das Transistorbauelement durch Herstellen der Body-Gebiete 13 und der Source-Gebiete 14 in der weiteren Halbleiterschicht 170, durch Herstellen der Gate-Elektrode 15 und des Gate-Dielektrikums 16 und durch Herstellen der Source-Elektrode 21 vervollständigt. Verfahren zum Herstellen dieser Bauelementmerkmale sind allgemein bekannt, so dass in dieser Hinsicht keine weiteren Erklärungen erforderlich sind.
  • 13 zeigt eine Modifikation des in 1 dargestellten Transistorbauelements. Bei diesem Beispiel sind mehrere dotierte Gebiete 61 vom ersten Dotierungstyp und mehrere dotierte Gebiete 62 vom zweiten Dotierungstyp im Randbereich 120 zwischen dem Feldstoppgebiet 30 und dem Innenbereich 110 enthalten. Die ersten Gebiete 61 können durch dieselben Prozessschritte hergestellt werden, durch die die Drift-Gebiete 11 im Innenbereich 110 hergestellt werden, und die zweiten Gebiete 62 können durch dieselben Prozessschritte hergestellt werden, durch die die Kompensationsgebiete 12 im Innenbereich 110 hergestellt werden. Die im Randbereich 120 befindlichen ersten und zweiten Gebiete 61, 62 grenzen jedoch nicht an irgendwelche Body-Gebiete 13 von Transistorzellen an.
  • Bei den in den 1 und 13 dargestellten Beispielen enthalten die Transistorzellen eine planare Gate-Elektrode 14, die auf der Oberfläche 101 des Halbleiterkörpers 100 angeordnet ist. Dies stellt jedoch nur ein Beispiel dar. Gemäß einem weiteren, in 14 dargestellten Beispiel können die Transistorzellen ebenso gut mit Graben-Gate-Elektroden 15 realisiert werden. Es wird darauf hingewiesen, dass 14 nur jene Abschnitte mehrerer Transistorzellen 10, die die Gate-Elektroden 15 enthalten, zeigt.
  • Bei den oben erläuterten Beispielen bildet der zweite Graben 160 in jeder ausgewählten Halbleiterschicht 140j eine geschlossene Schleife um den Innenbereich 110. Dies stellt jedoch nur ein Beispiel dar. Gemäß einem weiteren, in 15 dargestellten Beispiel enthält der zweite Graben 160 mehrere Grabenabschnitte (Grabensegmente) 164, die durch Mesa-Gebiete 142 der Halbleiterschicht 140j voneinander beabstandet sind. Die Mesa-Gebiete 142 sind Gebiete der Halbleiterschicht 140j , die zwei Grabenabschnitte trennen und sich zur Oberfläche 141j der Halbleiterschicht 140j erstrecken. Die Grabenabschnitte 164 und die Mesa-Gebiete 142 bilden eine Graben-Mesa-Gebiets-Struktur, die eine geschlossene Schleife um den Innenbereich 110 bildet.
  • Ein Abstand d164 zwischen zwei benachbarten Grabenabschnitten 164, das heißt, eine Breite der Mesa- Gebiete 142, ist derart, dass in dem thermischen Prozess die in Oberflächen der Grabenabschnitte 164 implantierten Dotierstoffatome in laterale Richtungen diffundieren können, so dass ein zusammenhängender Feldstoppgebiet 30, das eine geschlossene Schleife um den Innenbereich 110 bildet, hergestellt wird.
  • Weiterhin weist der zweite Graben 160 bei den oben erläuterten Beispielen einen im Wesentlichen rechten Winkel in jeder der Ecken der jeweiligen Halbleiterschicht 140j auf. Dies stellt jedoch nur ein Beispiel dar. Gemäß anderen, in den 16A und 16B dargestellten Beispielen enthält der zweite Graben 160 zwei oder mehr stufenförmige Abschnitte in einer oder mehr der Ecken.
  • Obwohl die vorliegende Offenbarung nicht hierauf beschränkt ist, zeigen die folgenden nummerierten Beispiele einen oder mehr Aspekte der Offenbarung.
  • Beispiel 1. Ein Verfahren beinhaltet: Herstellen aktiver Gebiete von mehreren Transistorzellen in einem Innenbereich eines Halbleiterkörpers, wobei jede Transistorzelle ein Drift-Gebiet eines ersten Dotierungstyps und ein Kompensationsgebiet eines zweiten Dotierungstyps enthält; und Herstellen eines Feldstoppgebiets von einem vom ersten Dotierungstyp und vom zweiten Dotierungstyp in einem Randbereich des Halbleiterkörpers, wobei das Herstellen der Drift- und Kompensationsgebiete beinhaltet: Herstellen mehrerer Halbleiterschichten übereinander; in jeder der mehreren Halbleiterschichten vor dem Herstellen einer jeweils nächsten der mehreren Halbleiterschichten: Herstellen mehrerer erster Gräben und Implantieren zumindest eines von Dotierstoffatomen vom ersten Dotierungstyp und Dotierstoffatomen vom zweiten Dotierungstyp in Seitenwände der mehreren ersten Gräben, und wobei das Herstellen des Feldstoppgebiets beinhaltet: in jeder Halbleiterschicht einer Auswahl aus den mehreren Halbleiterschichten: Herstellen zumindest eines zweiten Grabens und Implantieren von Dotierstoffatomen von einem vom ersten und zweiten Dotierungstyp zumindest in eine Oberfläche des zumindest einen zweiten Grabens.
  • Beispiel 2. Verfahren gemäß Beispiel 1, wobei die in zumindest eine Oberfläche des zumindest einen zweiten Grabens implantierten Dotierstoffatome so ausgewählt sind, dass sie schneller diffundieren als die zumindest einen von Dotierstoffatomen vom ersten Dotierungstyp und Dotierstoffatomen vom zweiten Dotierungstyp, die in zumindest eine von den ersten und zweiten Seitenwänden der ersten Gräben implantierten werden.
  • Beispiel 3. Verfahren gemäß Beispiel 1 oder 2, wobei das Implantieren von Dotierstoffatomen zumindest in eine Oberfläche des zumindest einen zweiten Grabens das Implantieren von Dotierstoffatomen in einen Boden des zumindest einen zweiten Grabens beinhaltet.
  • Beispiel 4. Verfahren gemäß einem der vorangehenden Beispiele, wobei in jeder der Auswahl der mehreren Halbleiterschichten das Implantieren von zumindest einem von Dotierstoffatomen vom ersten Dotierungstyp und Dotierstoffatomen vom zweiten Dotierungstyp in Seitenwände der mehreren ersten Gräben gleichzeitig das Implantieren der zumindest einen von Dotierstoffatomen vom ersten Dotierungstyp und von Dotierstoffatomen vom zweiten Dotierungstyp in Seitenwände des zumindest einen zweiten Grabens beinhaltet, wobei das Implantieren von Dotierstoffatomen von einem vom ersten und zweiten Dotierungstyp zumindest in eine Oberfläche des zumindest einen zweiten Grabens zusätzlich zum Implantieren des zumindest einen von Dotierstoffatomen vom ersten Dotierungstyp und von Dotierstoffatomen vom zweiten Dotierungstyp in Seitenwände des zumindest einen zweiten Grabens erfolgt.
  • Beispiel 5. Verfahren gemäß einem der Beispiele 1 bis 4, wobei das Feldstoppgebiet vom ersten Dotierungstyp ist.
  • Beispiel 6. Verfahren gemäß einem der Beispiele 1 bis 4, wobei das Feldstoppgebiet vom zweiten Dotierungstyp ist.
  • Beispiel 7. Verfahren gemäß einem der vorangehenden Beispiele, wobei die Auswahl der mehreren Halbleiterschichten jede m-te der mehreren Halbleiterschichten enthält, wobei m eine ganze Zahl größer als 1 ist.
  • Beispiel 8. Verfahren gemäß einem der vorangehenden Beispiele, wobei in zumindest einer Halbleiterschicht der Auswahl das Herstellen der mehreren ersten Gräben das Herstellen der mehreren ersten Gräben zusammen mit dem zumindest einen zweiten Graben beinhaltet.
  • Beispiel 9. Verfahren gemäß Beispiel 8, wobei das Verfahren weiterhin beinhaltet: Herstellen einer Schutzschicht über den ersten Gräben vor dem Implantieren der Dotierstoffatome vom ersten Dotierungstyp in zumindest eine Oberfläche des zumindest einen zweiten Grabens.
  • Beispiel 10. Verfahren gemäß einem der vorangehenden Beispiele, wobei das Herstellen der mehreren Halbleiterschichten das Herstellen einer untersten der mehreren Halbleiterschichten auf einem Träger beinhaltet.
  • Beispiel 11. Verfahren gemäß einem der vorangehenden Beispiele, wobei das Herstellen der mehreren Transistorzellen ferner beinhaltet: Herstellen zumindest einer weiteren Halbleiterschicht auf einer obersten der mehreren Halbleiterschichten; und Herstellen von Body-Gebieten und Source-Gebieten der Transistorzellen in der zumindest einen weiteren Halbleiterschicht.
  • Beispiel 12. Verfahren gemäß einem der vorangehenden Beispiele, wobei das Implantieren von Dotierstoffatomen in die zumindest eine Oberfläche des zweiten Grabens das Implantieren von Dotierstoffatomen vom ersten Dotierungstyp in gegenüberliegende Seitenwände des zweiten Grabens und in einen Boden des zweiten Grabens beinhaltet.
  • Beispiel 13. Verfahren gemäß Beispiel 12, wobei der zweite Graben eine geschlossene Schleife um den Innenbereich bildet.
  • Beispiel 14. Verfahren gemäß Beispiel 12, wobei der zweite Graben mehrere durch Mesa-Gebiete getrennte Grabenabschnitte enthält, wobei eine Anordnung, die die Grabenabschnitte und die Mesa-Gebiete enthält, eine geschlossene Schleife um den Innenbereich bildet.
  • Beispiel 15. Verfahren gemäß Beispiel 13 oder 14, wobei das Implantieren der Dotierstoffatome in zumindest eine Oberfläche des zweiten Grabens vier Schrägimplantationsprozesse beinhaltet.
  • Beispiel 16. Verfahren gemäß einem der Beispiele 1 bis 15, wobei das Implantieren von zumindest einem von Dotierstoffatomen vom ersten Dotierungstyp und Dotierstoffatomen vom zweiten Dotierungstyp in die Seitenwände der mehreren ersten Gräben beinhaltet: Implantieren von Dotierstoffatomen nur vom ersten Dotierungstyp in erste Seitenwände; und Implantieren von Dotierstoffatomen nur vom zweiten Dotierungstyp in zweite Seitenwände gegenüberliegend den ersten Seitenwänden.
  • Beispiel 17. Verfahren gemäß einem der Beispiele 1 bis 15, wobei das Implantieren von zumindest einem von Dotierstoffatomen vom ersten Dotierungstyp und Dotierstoffatomen vom zweiten Dotierungstyp in die Seitenwände der mehreren ersten Gräben beinhaltet: Implantieren von Dotierstoffatomen sowohl vom ersten Dotierungstyp als auch vom zweiten Dotierungstyp in jede der ersten Seitenwände und zweiten Seitenwände gegenüberliegend den ersten Seitenwänden.
  • Beispiel 18. Verfahren gemäß einem der vorangehenden Beispiele, das weiterhin einen thermischen Prozess bei einer Temperatur zwischen 1000°C und 1200°C beinhaltet.
  • Obwohl die Erfindung unter Bezugnahme auf veranschaulichende Beispiele beschrieben wurde, soll diese Beschreibung nicht in einem beschränkenden Sinn ausgelegt werden. Fachleuten werden vielfältige Modifikationen und Kombinationen der veranschaulichenden Beispiele sowie andere Beispiele der Erfindung einleuchten. Deshalb ist beabsichtigt, dass die angehängten Ansprüche jegliche derartigen Modifikationen oder Beispiele umfassen.

Claims (18)

  1. Verfahren, das aufweist: Herstellen aktiver Gebiete von mehreren Transistorzellen (10) in einem Innenbereich (110) eines Halbleiterkörpers (100), wobei jede Transistorzelle ein Drift-Gebiet (11) eines ersten Dotierungstyps und ein Kompensationsgebiet (12) eines zweiten Dotierungstyps enthält; und Herstellen eines Feldstoppgebiets (30) von einem vom ersten Dotierungstyp und vom zweiten Dotierungstyp in einem Randbereich (120) des Halbleiterkörpers, wobei das Herstellen der Drift- und Kompensationsgebiete (11, 12) aufweist: Herstellen mehrerer Halbleiterschichten (1401-140n) übereinander; in jeder der mehreren Halbleiterschichten (1401-140n) vor dem Herstellen einer jeweils nächsten der mehreren Halbleiterschichten (1401-140n): Herstellen mehrerer erster Gräben (150) und Implantieren zumindest eines von Dotierstoffatomen vom ersten Dotierungstyp und Dotierstoffatomen vom zweiten Dotierungstyp in Seitenwände (151, 152) der mehreren ersten Gräben (150), und wobei das Herstellen des Feldstoppgebiets (30) aufweist: in jeder Halbleiterschicht einer Auswahl aus den mehreren Halbleiterschichten (1401-140n): Herstellen zumindest eines zweiten Grabens (160) und Implantieren von Dotierstoffatomen von einem vom ersten und zweiten Dotierungstyp zumindest in eine Oberfläche (161-163) des zumindest einen zweiten Grabens (160).
  2. Verfahren gemäß Anspruch 1, wobei die in zumindest eine Oberfläche (161-163) des zumindest einen zweiten Grabens (160) implantierten Dotierstoffatome so ausgewählt sind, dass sie schneller diffundieren als die zumindest einen von Dotierstoffatomen vom ersten Dotierungstyp und Dotierstoffatomen vom zweiten Dotierungstyp, die in zumindest eine von den ersten und zweiten Seitenwänden (151, 152) der ersten Gräben (150) implantierten werden.
  3. Verfahren gemäß Anspruch 1 oder 2, wobei das Implantieren von Dotierstoffatomen zumindest in eine Oberfläche (161-163) des zumindest einen zweiten Grabens (160) das Implantieren von Dotierstoffatomen in einen Boden (163) des zumindest einen zweiten Grabens (160) aufweist.
  4. Verfahren gemäß einem der vorangehenden Ansprüche, wobei in jeder der Auswahl der mehreren Halbleiterschichten (1401-140n) das Implantieren von zumindest einem von Dotierstoffatomen vom ersten Dotierungstyp und Dotierstoffatomen vom zweiten Dotierungstyp in Seitenwände (151, 152) der mehreren ersten Gräben (150) gleichzeitig das Implantieren der zumindest einen von Dotierstoffatomen vom ersten Dotierungstyp und von Dotierstoffatomen vom zweiten Dotierungstyp in Seitenwände (161, 162) des zumindest einen zweiten Grabens (160) aufweist, wobei das Implantieren von Dotierstoffatomen von einem vom ersten und zweiten Dotierungstyp zumindest in eine Oberfläche (161-163) des zumindest einen zweiten Grabens (160) zusätzlich zum Implantieren des zumindest einen von Dotierstoffatomen vom ersten Dotierungstyp und von Dotierstoffatomen vom zweiten Dotierungstyp in Seitenwände (161, 162) des zumindest einen zweiten Grabens (160) erfolgt.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei das Feldstoppgebiet (30) vom ersten Dotierungstyp ist.
  6. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei das Feldstoppgebiet (30) vom zweiten Dotierungstyp ist.
  7. Verfahren gemäß einem der vorangehenden Ansprüche, wobei die Auswahl der mehreren Halbleiterschichten (1401-140n) jede m-te der mehreren Halbleiterschichten (1401-140n) aufweist, wobei m eine ganze Zahl größer als 1 ist.
  8. Verfahren gemäß einem der vorangehenden Ansprüche, wobei in zumindest einer Halbleiterschicht (140j) der Auswahl das Herstellen der mehreren ersten Gräben (150) das Herstellen der mehreren ersten Gräben (150) zusammen mit dem zumindest einen zweiten Graben (160) aufweist.
  9. Verfahren gemäß Anspruch 8, wobei das Verfahren weiterhin aufweist: Herstellen einer Schutzschicht (220) über den ersten Gräben (150) vor dem Implantieren der Dotierstoffatome vom ersten Dotierungstyp in zumindest eine Oberfläche (161-163) des zumindest einen zweiten Grabens (160).
  10. Verfahren gemäß einem der vorangehenden Ansprüche, wobei das Herstellen der mehreren Halbleiterschichten (1401-140n) das Herstellen einer untersten (1401) der mehreren Halbleiterschichten (1401-140n) auf einem Träger (130) aufweist.
  11. Verfahren gemäß einem der vorangehenden Ansprüche, wobei das Herstellen der mehreren Transistorzellen ferner aufweist: Herstellen zumindest einer weiteren Halbleiterschicht (170) auf einer obersten (140n) der mehreren Halbleiterschichten (1401-140n); und Herstellen von Body-Gebieten (130) und Source-Gebieten (140) der Transistorzellen (10) in der zumindest einen weiteren Halbleiterschicht (170).
  12. Verfahren gemäß einem der vorangehenden Ansprüche, wobei das Implantieren von Dotierstoffatomen in die zumindest eine Oberfläche des zweiten Grabens (160) das Implantieren von Dotierstoffatomen vom ersten Dotierungstyp in gegenüberliegende Seitenwände (161, 162) des zweiten Grabens (160) und in einen Boden (163) des zweiten Grabens (160) aufweist.
  13. Verfahren gemäß Anspruch 12, wobei der zweite Graben (160) eine geschlossene Schleife um den Innenbereich (110) bildet.
  14. Verfahren gemäß Anspruch 12, wobei der zweite Graben (160) mehrere durch Mesa-Gebiete (142) getrennte Grabenabschnitte (164) aufweist, wobei eine Anordnung, die die Grabenabschnitte (164) und die Mesa-Gebiete (142) aufweist, eine geschlossene Schleife um den Innenbereich (110) bildet.
  15. Verfahren gemäß Anspruch 13 oder 14, wobei das Implantieren der Dotierstoffatome in zumindest eine Oberfläche des zweiten Grabens (160) vier Schrägimplantationsprozesse aufweist.
  16. Verfahren gemäß einem der Ansprüche 1 bis 15, wobei das Implantieren von zumindest einem von Dotierstoffatomen vom ersten Dotierungstyp und Dotierstoffatomen vom zweiten Dotierungstyp in die Seitenwände (151, 152) der mehreren ersten Gräben (150) aufweist: Implantieren von Dotierstoffatomen nur vom ersten Dotierungstyp in erste Seitenwände (151); und Implantieren von Dotierstoffatomen nur vom zweiten Dotierungstyp in zweite Seitenwände (152) gegenüberliegend den ersten Seitenwänden (151).
  17. Verfahren gemäß einem der Ansprüche 1 bis 15, wobei das Implantieren von zumindest einem von Dotierstoffatomen vom ersten Dotierungstyp und Dotierstoffatomen vom zweiten Dotierungstyp in die Seitenwände (151, 152) der mehreren ersten Gräben (150) aufweist: Implantieren von Dotierstoffatomen sowohl vom ersten Dotierungstyp als auch vom zweiten Dotierungstyp in jede der ersten Seitenwände (151) und zweiten Seitenwände (152) gegenüberliegend den ersten Seitenwänden (151).
  18. Verfahren gemäß einem der vorangehenden Ansprüche, das weiterhin einen thermischen Prozess bei einer Temperatur zwischen 1000°C und 1200°C aufweist.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018132435B4 (de) 2018-12-17 2021-01-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements
EP3916761A1 (de) * 2020-05-27 2021-12-01 Infineon Technologies Austria AG Verfahren zur herstellung einer superjunction-vorrichtung
EP4220729A1 (de) * 2022-01-26 2023-08-02 Infineon Technologies Austria AG Halbleiterbauelement und verfahren zur herstellung davon

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6949798B2 (en) * 2002-01-28 2005-09-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20060138536A1 (en) * 2004-12-28 2006-06-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20060160309A1 (en) * 2003-12-19 2006-07-20 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
DE102007026745A1 (de) * 2007-06-06 2008-12-24 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102016115759A1 (de) * 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090166722A1 (en) * 2007-12-28 2009-07-02 Alpha & Omega Semiconductor, Ltd: High voltage structures and methods for vertical power devices with improved manufacturability
JP6063280B2 (ja) * 2013-02-05 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置
US10263070B2 (en) * 2017-06-12 2019-04-16 Alpha And Omega Semiconductor (Cayman) Ltd. Method of manufacturing LV/MV super junction trench power MOSFETs

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6949798B2 (en) * 2002-01-28 2005-09-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20060160309A1 (en) * 2003-12-19 2006-07-20 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
US20060138536A1 (en) * 2004-12-28 2006-06-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
DE102007026745A1 (de) * 2007-06-06 2008-12-24 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102016115759A1 (de) * 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung

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