CN104124276B - 一种超级结器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种超级结半导体器件及其制作方法，器件的交替排列的P‑N薄层至少由两段交替排列的P‑N薄层构成。相邻两段交替排列的P‑N薄层中的同种类型的杂质浓度可以相等，也可以不相等；相邻两段交替排列的P‑N薄层中一段的交替排列的P‑N薄层中一个步长中P‑N薄层的排列方式可以和与它比邻的另一段的交替排列的P‑N薄层中一个步长中P‑N薄层的排列方式相同，也可以不相同；同一段交替排列的P‑N薄层的P型杂质总量与N型杂质总量可以相等，也可以不相等；本发明能够减小交替排列的P‑N薄层的加工难度，提高器件性能的一致性，并能提高器件的抗电流冲击能力、抗电压冲击能力和器件设计的灵活性。本发明并公开了器件的制造工艺。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超级结高压器件的结构，本发明还涉及该超级结器件的制作方法。
背景技术
超级结金属-氧化层半导体场效晶体管，简称超级结MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)采用新的耐压层结构，利用一系列的交替排列的P型半导体薄层和N型半导体薄层来在截止状态下在较低电压下就将所述P型半导体薄层和N型半导体薄层耗尽，实现电荷相互补偿，从而使P型半导体薄层和N型半导体薄层在高掺杂浓度下能实现高的反向击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET理论极限。在美国专利US5216275中，以上的交替排列的P型半导体薄层和N型半导体薄层是与N+衬底相连的；在美国专利US6630698B1中，中间的P型半导体薄层和N型半导体薄层与N+衬底可以有大于0的间隔。
现有技术中，P型半导体薄层和N型半导体薄层的形成一种是通过外延成长然后进行光刻和注入，多次反复该过程得到需要的厚度的P型半导体薄层和N型半导体薄层，这种工艺在600V以上的MOSFET中，一般需要重复5次以上，生产成本高、生产周期长。另一种是通过一次生长一种类型的需要厚度的外延之后，进行沟槽的刻蚀，之后在沟槽中填入相反类型的硅；采用沟槽结构之后，由于P/N薄层即交替排列的P型半导体薄层和N型半导体薄层中P型半导体薄层和N型半导体薄层在纵方向上的掺杂浓度易于控制，而且没有多次外延工艺造成的薄层中P型半导体薄层和N型半导体薄层或其中之一的掺杂浓度在纵向上发生变化从而带来附加的纵向电场，保证了器件能获得好的漏电特性和高的击穿电压。这种方法具有简化工艺流程，提高稳定性的效果，但工艺难度大。
如图1所示，是现有超级结器件的俯视示意图。器件包括了1区、2区和3区，其中所述1区为所述超级结器件的电流流动区，该电流流动区包含多个并行排列的电流流动区沟槽。所述2区和所述3区构成所述超级结器件的终端保护结构，在所述超级结器件导通时不提供电流，在反向截止状态用于承担从所述1区到所述超级结器件最外端的电压。所述2区和3区都环绕在所述电流流动区的外周，其中所述2区和所述1区相邻接，所述2区包括至少一P型环24、和至少一沟槽环23，所述P型环24至少覆盖一所述沟槽环23；所述3区包括至少一沟槽环23和一沟道截止环21。所述沟槽环23为四方形的结构，在所述沟槽环23的四角各形成有一附加沟槽22，该附加沟槽22用做电荷平衡补偿。
如图2所示是一种现有超级结器件的截面示意图，该截面图是沿做如图1所示的AA′方向的截面图。在一N+硅基片上形成有一N型硅外延层2，在所述N型硅外延层2中形成有多个沟槽41，所述沟槽41包括由如图1所示的电流流动区沟槽25和沟槽环23以及附件沟槽22；在所述沟槽41中填充有P型硅51，所述P型硅51和所述N型外延层形成交替排列的P型硅薄层和N型外延层薄层结构，一个P型硅51和相邻的一个N型外延层(置于两个相邻的沟槽之间的N外延层)形成交替排列的P-N薄层的一个重复单元，在此称为一个步长。在所述1区中的所述沟槽41即所述电流流动区沟槽25的上部的所述P型硅51和所述N型外延层中形成有P型阱62，同时在和所述1区相邻的所述2区的第一个沟槽41即第一个沟槽环23的上部的所述P型硅51和所述N型外延层中形成有所述P型环24；所述P型环24的数量为至少一个，所述P型环一般与所述P型阱连接在一起。在所述P型阱中形成有一N+离子注入形成的源区6，同时在所述3区最外侧的所述的N型外延层上部形成有所述沟道截止环21。所述1区还包括一P+离子注入形成的P+欧姆接触区63、栅氧4、多晶硅栅5、层间介质膜7，接触孔8，以及源极和栅极(金属9图形化后两个电极)，在所述N+硅基片底部形成有一漏极10。在所述超级结器件导通时电流会由源极经过沟道和N型外延层薄层到达漏极，而所述电流流动区沟槽25中的P型硅薄层则是在反向截止状态下与所述N型外延层薄层一起形成耗尽区一起承受电压。
所述2区的所述外延层2顶部形成有最内侧场板43，该最内侧场板43由表面金属组成即为一金属场板，在所述最内侧场板下通过所述终端介质层和所述外延层2相隔离，所述最内侧场板43的内侧端形成于最外侧多晶硅栅5上并形成接触，所述最内侧场板43和所述栅极互相连接，所述终端介质层由介质层一66和介质层二69组成。在所述3区的所述外延层2顶部形成有多个互相隔离的所述外侧场板，所述外侧场板为金属场板，所述最外侧场板和所述外延层2之间通过所述介质层一66相隔离；所述3区中可以有P型环也可以没有；在所述3区的最外端有所述沟道截止环21，是由N+掺杂环构成。所述2区和3区都属于所述终端保护结构区，在所述超级结器件导通时它不提供电流，在反向截止状态用于承担从所述1区到所述超级结器件最外端的电压。
以一个反向击穿电压600-1000伏超级结NMOSFET，需要的P-N薄层的厚度为35-70微米，以沟槽41宽度为5微米(一般在2-7微米间)为例，沟槽41的深宽比在7～12。这样深，而且深宽比高的沟槽要一次性完成无缺陷的外延填充，工艺难度很大，同时，一次性刻蚀深度35-70微米深的沟槽，不仅难度大，而且沟槽的均匀性难以满足器件性能一致性的要求：假设在同一硅片上刻蚀深度的均一性控制在5％之内(均一性为硅片中深度差异的最大值除以硅片中最大深度和最小深度之和)，深度的变化范围将达到3.5-7微米，带来的反向击穿电压的差异在30-100伏，甚至大于100伏，因此现有器件结构的实现工艺实现难度大，而且器件的非均一性较大。
在上述沟槽填充的现有技术中，由于P-N薄层是一次沟槽刻蚀和填充完成的，终端区中(2区和3区)的沟槽一般采用与电荷流动区的沟槽一样的设计，对器件设计的灵活性有一定的限制。
发明内容
本发明要解决的技术问题是提供一种新的高压超级结半导体器件的结构，为此本发明还提供该超级结器件结构的工艺方法的制造方法，能够有效减小P-N薄层形成工艺的难度，提高P-N薄层的均一性，改善器件性能并增加器件设计的灵活性。
为解决上述技术问题，本发明提供了一种超级结半导体器件结构，其交替排列的P-N薄层在垂直于器件表面的方向上由至少两段交替排列的P-N薄层构成；不同段的相邻的交替排列的P-N薄层之间，一段的交替排列的P-N薄层中的P薄层的宽度，可以和与它比邻的另一段的交替排列的P-N薄层中的P薄层的宽度相等，也可以不相等；一段的交替排列的P-N薄层中的N薄层的宽度，可以和与它比邻的另一段的交替排列的P-N薄层中的N薄层的宽度相等，也可以不相等；一段的交替排列的P-N薄层中一个步长中P-N薄层的排列方式可以和与它比邻的另一段的交替排列的P-N薄层中一个步长中P-N薄层的排列方式相同，也可以不相同；一段的交替排列的P-N薄层中的P薄层中P型杂质的浓度，可以和与它比邻的另一段的交替排列的P-N薄层中的P薄层中P型杂质的浓度相等，也可以不相等；一段的交替排列的P-N薄层中的N薄层中N型杂质的浓度，可以和与它比邻的另一段的交替排列的P-N薄层中的N薄层中N型杂质的浓度相等，也可以不相等；
进一步的改进是，不同段的相邻的交替排列的P-N薄层之间，一段的交替排列的P-N薄层中的P薄层的宽度，大于与它比邻的，位置比它更靠近器件正面表面的另一段的交替排列的P-N薄层中的P薄层的宽度。
进一步的改进是，最靠近器件背面表面的一段交替排列的P-N薄层的薄层厚度小于等于20微米。
进一步的改进是，最靠近器件背面表面的一段交替排列的P-N薄层的N薄层中N型杂质的浓度小于与它比邻的，位置比它更靠近器件正面表面的另一段的交替排列的P-N薄层中的N薄层中N型杂质的浓度。
进一步的改进是，最靠近器件背面表面的一段交替排列的P-N薄层的P薄层中P型杂质小于N薄层中N型杂质总量；与它比邻的，位置比它更靠近器件正面表面的另一段的交替排列的P-N薄层中P薄层中P型杂质大于N薄层中N型杂质总量。
进一步的改进是，最靠近器件背面表面的一段交替排列的P-N薄层中的P薄层的宽度，小于与它比邻的，位置比它更靠近器件正面表面的另一段的交替排列的P-N薄层中的P薄层的宽度。
进一步的改进是，最靠近器件背面表面的一段交替排列的P-N薄层的N薄层中N型杂质的浓度大于与它比邻的，位置比它更靠近器件正面表面的另一段的交替排列的P-N薄层中的N薄层中N型杂质的浓度。
进一步的改进是，最靠近器件背面表面的一段交替排列的P-N薄层中一个步长中P-N薄层排列方式，不同于与它比邻的，位置比它更靠近器件正面表面的另一段的交替排列的P-N薄层一个步长中P-N薄层排列方式。
本发明提供的第一种实现上述超级结器件结构的制作方法，包括以下工艺步骤：
步骤一、在高浓度的第一种类型半导体基板上进行第一种类型半导体的第一外延层成长；
步骤二、通过光刻刻蚀，在所述第一外延层上形成一定高宽比的第一沟槽；
步骤三、在所述第一沟槽中填入第二种类型半导体的第一硅；
步骤四、利用化学机械研磨得到第一段交替排列的P-N薄层。
步骤五、包括如下分步骤：
1、在所述第一段交替排列的P-N薄层上进行第一种类型半导体的第二外延层成长；
2、采用光刻刻蚀工艺形成第二沟槽，所诉第二沟槽的底部要接触或穿通第一沟槽的顶部；
3、在所述第二沟槽中填入第二种类型半导体的第二硅；
4、采用化学机械研磨得到叠加在所述第一段交替排列的P-N薄层之上的第二段交替排列的P-N薄层
然后重复实施步骤五的各分步骤1、2、3和4，直到所述P-N薄层的厚度达到器件反向击穿电压的要求。
本发明提供的第二种实现上述超级结器件结构的制作方法，包括以下工艺步骤：
步骤一、在高浓度的第一种类型半导体基板上进行一种高电阻率的第一外延层成长；
步骤二、通过光刻和第一种类型半导体离子注入，在所述外延层上形成第一种类型半导体薄层。
步骤三、通过光刻和第二种种类型半导体离子注入，在所述外延层上形成第二种类型半导体薄层。所述第一种类型半导体薄层和所述第二种类型半导体薄层在芯片电流流动区交替排列，组成第一段交替排列的P-N薄层。
步骤四、包括如下分步骤：
1、在上述步骤一到三形成的所述第一段交替排列的P-N薄层上进行第一种类型半导体的第二外延层成长；
2、采用光刻刻蚀工艺形成第一沟槽，第一沟槽的底部要接触或穿通步骤一到三形成的所述第一段交替排列的P-N薄层上P型薄层顶部；
3、在所述第一沟槽中填入第二种类型半导体的硅；
4、采用化学机械研磨得到叠加在所述第一段交替排列的P-N薄层之上的第二段交替排列的P-N薄层。
然后重复实施步骤四的各分步骤1、2、3和4，直到P-N薄层的厚度达到器件反向击穿电压的要求。
本发明提供的第一种和第二种实现上述超级结器件结构的制作方法，还包括如下步骤：
步骤1、通过光刻和注入，在所述P-N薄层的表面形成第二种类型半导体的阱；
步骤2、通过热氧化在所述P-N薄层的表面形成栅氧，然后再淀积第一种类型半导体的多晶硅或无定型硅，并通过光刻刻蚀形成栅区。
步骤3、通过光刻和离子注入，进行第一种类型半导体的源区离子注入，形成源区；
步骤4、在硅片正面表面进行层间膜成长；
步骤5、进行接触孔光刻刻蚀；
步骤6、利用高能量第二种类型半导体的杂质离子注入，实现接触孔中金属与第二种类型半导体阱的欧姆接通；
步骤7、在硅片正面表面金属成长-光刻-刻蚀形成源极，多晶硅栅的走线；
步骤8、硅片背面减薄-背面金属化，形成漏极。
本发明采用至少两段的交替排列的P-N薄层结构，减小了每一交替排列的P-N薄层的厚度，降低了高宽比，减小了交替排列的P-N薄层的工艺难度，并改善了P-N薄层的均匀性，提高了器件性能的一致性。
本发明采用至少两段交替排列的P-N薄层结构，在整体考虑P-N薄层的电荷平衡的条件下，可以对每一段的P-N薄层的结构独立设计，方便了器件结构的设计。
本发明采用至少两段交替排列的P-N薄层结构，通过优化P-N薄层中杂质的分布，可以使器件的反向击穿发生点发生在电流流动区中，而不发生在器件的终端区中，可以改善器件的耐电压，耐电流过冲的能力，提高了器件的可靠性。
本发明采用至少两段交替排列的P-N薄层结构，在器件的终端区中可以方便的采用与电流流动区不同的交替排列的P-N薄层，方便了器件终端结构的设计。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1现有超级结器件的一个俯视示意图
图2现有超级结器件的一个截面示意图
图3-图7是本发明的实施例的示意图
图3是本发明实施例一的电流流动区器件结构示意图
图4是本发明实施例二的电流流动区器件结构示意图
图5是本发明实施例三的电流流动区器件结构示意图
图6是本发明实施例四的电流流动区器件结构示意图
图7是本发明实施例五的电流流动区器件结构示意图
具体实施方式
在下面的实施例中均以一个漏源反向击穿电压700伏的超级结NMOSFET器件为例进行具体说明，这样第一种类型的半导体是N型半导体，第二种类型的半导体是P型半导体。
实施例一
参见图3所示，是本发明第一个实施例的电荷流动区器件结构示意图。在一低电阻率的N型硅基片01上形成有一N型硅外延层1，所述N型硅基片01的电阻率为0.001～0.005欧姆.厘米，厚度为0.2～750微米，所述N型硅外延层1的电阻率为1～5欧姆.厘米(掺磷或砷，浓度4.83E15～8.95E14原子数/立方厘米)，所述N型硅外延层1中可以由电阻率不同的外延层组成，也可以是单一电阻率的外延层。在所述N型硅外延层1中有第一段交替排列的P-N薄层，所述第一段交替排列的P-N薄层的厚度T1为15微米，其中33是第一段P-N中薄层中的P型薄层，每个P型薄层33的宽度5微米，电阻率为2.83欧姆.厘米(硼掺杂，杂质浓度为4.83E15原子数/立方厘米)，43是所述第一段交替排列的P-N中薄层中的N型薄层，每个N型薄层43的宽度5微米，电阻率为1欧姆.厘米(磷掺杂，杂质浓度为4.83E15原子数/立方厘米)，一个P型薄层33和相邻的一个N型薄层43构成一个步长。在所述第一段交替排列的P-N之上有第二段交替排列的P-N薄层，所述第二段交替排列的P-N中薄层的厚度T2为25微米，其中34是所述第二段P-N中薄层中的P型薄层，每个P型薄层34的宽度5微米，电阻率为2.83欧姆.厘米(硼掺杂，杂质浓度为4.83E15原子数/立方厘米)，44是所述第二段交替排列的P-N中薄层中的N型薄层，每个N型薄层44的宽度5微米，电阻率为1欧姆.厘米(磷掺杂，杂质浓度为4.83E15原子数/立方厘米)，一个P型薄层34和相邻的一个N型薄层44构成一个步长。所述第一段交替排列的P-N薄层的底部与所述低电阻率的N型硅基片01之间的N型硅外延层1的厚度为2～10微米，电阻率为1～5欧姆.厘米(掺磷或砷，浓度4.83E15～8.95E14原子数/立方厘米)。
上述P薄层和N薄层的宽度和其中的杂质浓度的选择，每一段交替排列的P-N中薄层P薄层中P型杂质总量等于了N薄层中N型杂质总量，实现了完美的电荷平衡，从而使器件能得到最高的反向击穿电压。在实际器件设计和制造中，P薄层和N薄层的宽度和其中的杂质浓度在一定范围内变化，只要能使整个P-N薄层(两段交替排列的P-N薄层的总和)中P薄层中P型杂质总量和N薄层中N型杂质总量的差值的绝对值小于等于P薄层中P型杂质总量的15％，也小于等于N薄层中N型杂质总量的15％，仍然可以得到较高的反向击穿电压。
在所述第二段交替排列的P-N中薄层的上部，即靠近器件正面的外延区域中，形成有P型阱62。在所述P型阱62中形成有一N+离子注入形成的源区6。在硅正面之上有栅氧4、多晶硅栅5、层间介质膜7，接触孔8以及源极和栅极金属9，还包括一P+离子注入形成的P+欧姆接触区(在接触孔形成后注入硼获得，未图示)、在所述低电阻率硅基片01底部(称为硅片背面，或器件背面)有一漏极10(背面金属)。这些器件的组成部分的特征与现有技术的相应部分一致，其工艺过程在此不再赘述。
在上述实施例中，第二段交替排列的P-N中薄层中的P型薄层34必须与第一第二段交替排列的P-N中薄层中的P型薄层33相接，可以部分或全部重迭。如果P型薄层34和P型薄层33都是通过沟槽的外延填充实现的，那么重迭的部分只有P型薄层34被保留，这样，在第二段P型薄层34的杂质浓度与第一段P型薄层33的杂质浓度相等时，整个交替排列的P-N中薄层中的P型薄层总杂量不受第二段P型薄层34的沟槽深度的影响，只要保证第二段P型薄层34与第一段P型薄层33相接。
本实施例的器件中，P-N薄层的厚度为40微米，沟槽宽度为5微米，假设在同一硅片上刻蚀深度的均一性控制在5％之内(均一性为硅片中深度差异的最大值除以硅片中最大深度和最小深度之和)。那么，按现有只有一段P-N薄层的工艺，沟槽目标深度40微米，一个硅片内深度的差异将达到4微米，带来的反向击穿电压的差异在40-80伏。本实施例，第一段P-N薄层的厚度为15微米，一个硅片内深度的差异最大为1.5微米，第二段P-N薄层的厚度为25微米，只要保证在整个硅片上第二段P-N薄层中薄层与第一段P-N薄层的P薄层都直接接触(可以通过适当加深第二段P-N薄层的沟槽的刻蚀深度)，第二段P-N薄层的P薄层的深度变化对器件结构没有影响(第二段P-N薄层的P薄层与第一段P-N薄层的P薄层的重迭区，是把第二段P-N薄层的重迭区的P薄层刻蚀掉，再填充好，对器件没有影响)，因此整个器件的P型薄层的厚度变化就等于第一段P-N薄层的P薄层的变化量，硅片内的最大差异是1.5微米，带来的反向击穿电压的差异在15-30伏，比现有技术有明显的改进。
本实施例中，第一段P-N薄层的P薄层的高宽比为3，第二P-N薄层的P薄层的高宽比为5，都比现有技术中高宽比为8有了明显的减小，这样也减小了沟槽刻蚀和沟槽外延填充的工艺难度。
对实施例一的进一步的改进是，器件的交替排列的P-N薄层可以由三段，或三段以上的交替排列的P-N薄层组成，进一步减小每一段P-N薄层的厚度，从而减小器件的制造工艺难度和改善P型薄层厚度的均一性，改善器件的反向击穿电压的均一性。
对实施例一的进一步的改进是，不同段的相邻的交替排列的P-N薄层之间，一段的交替排列的P-N薄层中的P薄层的宽度，可以和与它比邻的另一段的交替排列的P-N薄层中的P薄层的宽度不相等，这样更方便器件的设计。
对实施例一的进一步的改进是，一段的交替排列的P-N薄层中一个步长中P-N薄层的排列方式可以和与它比邻的另一段的交替排列的P-N薄层中一个步长中P-N薄层的排列方式不相同，这样更方便器件的设计。
对实施例一的进一步的改进是，一段的交替排列的P-N薄层中的P薄层中P型杂质的浓度，可以和与它比邻的另一段的交替排列的P-N薄层中的P薄层中P型杂质的浓度可以不相等，例如在第一段中P型杂质的浓度可以低于或高于第二段中P型杂质的浓度，改善器件的性能并方便器件设计。
对实施例一的进一步的改进是，一段的交替排列的P-N薄层中的N薄层中N型杂质的浓度，可以和与它比邻的另一段的交替排列的P-N薄层中的N薄层中N型杂质的浓度不相等，例如在第一段中N型杂质的浓度可以低于或高于第二段中N型杂质的浓度，较低的第一段N型杂质的浓度可以提高器件的反向击穿电压，较高的第一段N型杂质的浓度可以提高器件的耐电流冲击和耐电压冲击能力，从而改善器件的性能并方便器件设计。
对实施例一的进一步的改进是，最靠近器件背面表面的一段交替排列的P-N薄层，即第一段交替排列的P-N薄层中的薄层厚度小于等于20微米，通过减小这一厚度可以减小整个交替排列的P-N薄层中P薄层厚度的均一性，从而改善器件性能的均一性。
对实施例一的进一步的改进是，最靠近器件背面表面的一段交替排列的P-N薄层，即第一段交替排列的P-N薄层中的薄层中N薄层中N型杂质的浓度小于与它比邻的，位置比它更靠近器件正面表面的第二段的交替排列的P-N薄层中的N薄层中N型杂质的浓度，如第一段交替排列的P-N薄层中的薄层中N薄层中N型杂质的浓度为3.97E15原子数/立方厘米(1.2欧姆.厘米)，第二段交替排列的P-N薄层中的薄层中N薄层中N型杂质的浓度为4.83E15原子数/立方厘米(1欧姆.厘米)，相应的P薄层中P型杂质的浓度与同段中N薄层中N型杂质的浓度相等，这样进一步减小第一段交替排列的P-N薄层中P薄层厚度(刻蚀沟槽深度)的影响，进一步提高器件反向击穿电压的均匀性。
对实施例一的进一步的改进是，第一段交替排列的P-N薄层中P薄层的杂质浓度为4.35E15原子数/立方厘米，第一段交替排列的P-N薄层中N薄层的杂质浓度为4.83E15原子数/立方厘米，使得第一段(最靠近器件背面表面的一段)交替排列的P-N薄层的P薄层中P型杂质总量小于N薄层中N型杂质总量；第二段交替排列的P-N薄层中P薄层的杂质浓度为5.31E15原子数/立方厘米，第二段交替排列的P-N薄层中N薄层的杂质浓度为4.83E15原子数/立方厘米，使得第二段(更靠近器件正面表面的一段)交替排列的P-N薄层的P薄层中P型杂质大于N薄层中N型杂质总量。这样进一步提高器件耐电压和电流过冲的能力，改善器件的可靠性。
实施例二
图4是本发明第二个实施例的电荷流动区器件结构示意图，如图4的交替排列的P-N薄层与实施例一不同的是，第一段交替排列的P-N薄层中的P薄层的宽度大于第二段交替排列的P-N薄层中的P薄层的宽度：第一段交替排列的P-N薄层中的P薄层33的宽度为6微米，P型杂质浓度为3.22E15原子数/立方厘米，N薄层43的宽度为4微米，N型杂质浓度为4.83E15原子数/立方厘米；第二段的交替排列的P-N薄层中的P薄层34的宽度5微米，P型杂质浓度为4.83E15原子数/立方厘米；N薄层44的宽度为5微米，N型杂质浓度为4.83E15原子数/立方厘米。由于第一段交替排列的P-N薄层中的P薄层的宽度大于第二段交替排列的P-N薄层中的P薄层的宽度，这样使得即使在第二段交替排列的P-N薄层中的P薄层的制造中，沟槽的宽度有一定的变化，对第一段交替排列的P-N薄层中的P薄层的位置有一定的偏差，只要变化量之和不超过0.5微米，第二段交替排列的P-N薄层中的P薄层一定能落在第一段交替排列的P-N薄层中的P薄层之上，进一步提高了工艺的稳定性，改善了器件性能的均一性。
对实施例一的所述改进，在实施例二中同样可以实施，只要保证第一和第二段交替排列的P-N薄层的N型杂质总量和P型杂质总量可以满足电荷平衡的要求，各杂质浓度的设计可以根据器件性能和可靠性的要求进行优化。
实施例三
图5是本发明第三个实施例的电荷流动区器件结构示意图，如图5的交替排列的P-N薄层与实施例一不同的是，第一段交替排列的P-N薄层中的P薄层的宽度小于第二段交替排列的P-N薄层中的P薄层的宽度：第一段交替排列的P-N薄层(最靠近器件背面表面的一段交替排列的P-N薄层)中的P薄层33的宽度为4.5微米，P薄层33杂质浓度为4.83E15原子数/立方厘米，N薄层43的宽度为5.5微米，N薄层43杂质浓度为5.07E15原子数/立方厘米；第二段交替排列的P-N薄层(与第一段比邻，靠近器件正面表面的一段交替排列的P-N薄层)中的P薄层34的宽度为5微米，P薄层34杂质浓度为4.83E15原子数/立方厘米，N薄层44的宽度为5微米，N薄层44杂质浓度为4.83E15原子数/立方厘米，即第一段交替排列的P-N薄层的P薄层宽度小于与它比邻的，位置比它更靠近器件正面表面的第二段的交替排列的P-N薄层中的P薄层的宽度，第一段交替排列的P-N薄层的N薄层中N型杂质的浓度大于与它比邻的，位置比它更靠近器件正面表面的第二段的交替排列的P-N薄层中的N薄层中N型杂质的浓度。这样保证第一段(最靠近器件背面表面的一段)交替排列的P-N薄层的N薄层中N型杂质总量大于同一段中P薄层中P型杂质的总和，增加了靠近器件背面的不被耗尽的N型杂质区域，或者使靠近器件背面的P-N薄层中的部分N杂质会与第二段交替排列的P-N薄层中型杂质互相耗尽，从而进一步提高器件耐电压和电流过冲的能力，改善器件的可靠性。
对实施例一的所述改进，在实施例三中同样可以实施，只要保证第一和第二段交替排列的P-N薄层的N型杂质总量和P型杂质总量可以满足电荷平衡的要求，各杂质浓度的设计可以根据器件性能和可靠性的要求进行优化。
实施例四
图6是本发明第四个实施例的电荷流动区器件结构示意图，如图6的交替排列的P-N薄层与实施例一不同的是，最靠近器件背面表面的一段交替排列的P-N薄层35中一个步长中P-N薄层排列方式，不同于与它比邻的，位置比它更靠近器件正面表面的另一段的交替排列的P-N薄层36一个步长中P-N薄层排列方式。如图6，第一段P-N薄层35中，一个步长中包含P薄层a-N薄层b-P薄层c-N薄层d，其中a＝c＝1.5微米，b＝2微米，d＝5微米，P薄层的P型杂质浓度为1.01E16原子数/立方厘米，N薄层的N型杂质浓度为4.83E15原子数/立方厘米，P型杂质的总量小于N型杂质的总量，位于其上的第二段P-N薄层36中，一个步长中包含P薄层e-N薄层f，其中e＝5微米，f＝5微米。P薄层的P型杂质浓度为5.31E15～4.83E15原子数/立方厘米，N薄层的N型杂质浓度为4.83E15原子数/立方厘米，P型杂质的总量大于或等于N型杂质的总量。
经过上面的改进，使得在靠近硅片背面的第一段交替排列的P-N薄层35中，出现局部的高电场，从而使得器件反向击穿发生点易于出现在第一段交替排列的P-N薄层中，击穿发生时形成的电子空穴对中，电子很快被抽取到硅片背面，空穴抽取到正表面的过程中，被第二段交替排列P-N薄层36中的带负电的空间电荷中和，使第二段交替排列P-N薄层中的最大电场减小，从而提高了器件的耐电压过冲和耐电流过冲的能力。
对实施例一到实施例四任一实施例的进一步的改进是，参考图2的结构，在终端区只有第二交替排列P-N薄层，没有第一段交替排列P-N薄层，这样更使得器件反向击穿发生点易于出现在电流流动区的第一段交替排列的P-N薄层中，从而提高了器件的耐电压过冲和耐电流过冲的能力。
对上述实施例一到实施例四的所有实施例，及其改进中，采用可以采用如下的工艺步骤形成交替排列P-N薄层：
步骤一、在高浓度的N型基板01上进行N型第一外延层成长；
步骤二、通过光刻刻蚀，在所述第一外延层上形成一定高宽比的第一沟槽；光刻之前可以在所述第一外延层表面成长介质膜，这样刻蚀后可以保留一些介质膜作为之后化学机械研磨的阻挡层。外延层表面也可以不成长介质膜，可以直接用光刻胶作为沟槽刻蚀的保护层。
步骤三、在所述沟槽中填入的P型第一硅，P型第一硅可以是P型外延层；可以采用低压化学汽相淀积或低压外延工艺形成所述P型第一硅。
步骤四、利用化学机械研磨得到第一段交替排列的P-N薄层。如果有介质膜作为化学机械研磨的阻挡层，研磨之后需要把介质膜去除。
步骤五、包括如下分步骤：
1、在所述第一段交替排列的P-N薄层上进行N型的第二外延层成长；
2、采用光刻刻蚀工艺形成第二沟槽，所述第二沟槽的底部要接触或穿通所述第一段交替排列的P-N薄层的P薄层的顶部；需要保证硅片内所有的位置上第二沟槽的底部要接触或穿通所述第一段交替排列的P-N薄层的P薄层的顶部，因此第二沟槽刻蚀的工艺可以适当增加刻蚀量。
3、在所述第二沟槽中填入P型半导体的第二硅；P型半导体的第二硅可以是P型外延层。可以采用低压化学气相淀积或低压外延工艺形成所述P型第二硅。
4、采用化学机械研磨工艺得到叠加在第一段交替排列的P-N薄层之上的第二段交替排列的P-N薄层。
这样就获得了两段的交替排列的P-N薄层。
由于相比于现有技术，采用两段交替排列的P-N薄层结构，减小了工艺的难度，并提高了沟槽深度的均一性，因此改善了整个交替排列的P-N薄层中P薄层厚度的均一性，从而改善了器件的反向击穿电压的均一性。
对上述工艺步骤的进一步的改进是，在完成上述工艺步骤之后，重复实施步骤五的各分步骤1、2、3和4，直到所述P-N薄层的厚度达到器件反向击穿电压的要求，这样进一步减少每一段交替排列的P-N薄层的厚度，减小了工艺的难度。
实施例五
图7是本发明第五个实施例的电荷流动区器件结构示意图，如图7的交替排列的P-N薄层的与实施例一不同的是，最靠近器件背面表面的一段交替排列的P-N薄层中P-N薄层是利用外延工艺，光刻和离子注入形成的。
实施例五的制作工艺中，包括以下工艺步骤：
步骤一、在高浓度的N型半导体基板01上进行一种较低电阻率(如1-5欧姆.厘米)的零次N型外延层成长，之后成长一个高电阻率的第一外延层，所述第一外延层38可以是N型，电阻率可以大于所述零次N型外延层电阻率的50倍；
较低电阻率(如1-5欧姆.厘米)的零次N型外延层的厚度为2-10微米。
步骤二、通过光刻和N型半导体离子注入，如磷离子注入，在所述第一外延层上形成N型薄层区。
步骤三、通过光刻和P型半导体离子注入，如硼注入，在所述第一外延层上形成P型薄层区。
上面步骤二和步骤三注入的离子，在此后的高温工艺中被激活和扩散，形成由P型薄层37和N型薄层38组成的第一段交替排列的P-N薄层。第一段交替排列的P-N薄层中N薄层的电阻率大约在1-5欧姆.厘米，P-N薄层的厚度大约6-8微米。
步骤四、包括如下分步骤：
1、在上述步骤一到三形成的所述第一段交替排列的P-N薄层上进行N型半导体的第二外延层成长，所述N型半导体第二外延层的厚度为32～34微米，电阻率1～5欧姆.厘米。
2、采用光刻刻蚀工艺形成第一沟槽，所述第一沟槽的底部要接触或穿通步骤一到三形成的所述第一段交替排列的P-N薄层上P型薄层顶部；所述第一沟槽的深度大于N型半导体第二外延层的厚度，例如35-36微米，保证硅片中所有位置所述第一沟槽的底部接触或穿通步骤一到三形成的所述第一段交替排列的P-N薄层上P型薄层顶部。
3、在所述第一沟槽中填入P型半导体的硅39，如P型外延硅。可以采用低压化学汽相淀积或低压外延工艺形成所述P型半导体的硅。
4、采用化学机械研磨得到叠加在所述第一段交替排列的P-N薄层之上的第二段交替排列的P-N薄层。
第二段交替排列的P-N薄层由P型薄层39和N型薄层40组成。
采用上述的工艺方法，将现有技术中一次工艺完成的交替排列的P-N薄层，分成两段完成，第一段通过外延淀积、光刻和离子注入进行，第二段通过沟槽刻蚀和沟槽外延成长，减少了工艺难度，提高了器件的均一性。
对上述工艺方法的进一步改进是，在完成上述工艺步骤之后，重复实施步骤四的各分步骤1、2、3和4，直到所述P-N薄层的厚度达到器件反向击穿电压的要求，这样进一步减少每一段交替排列的P-N薄层的厚度，减小了工艺的难度。
在上述实施例一到实施例五的任一实施例的器件制作工艺中，还还包括如下步骤，
步骤1、通过光刻和注入，在所述P-N薄层的表面形成第二种类型半导体的阱；
步骤2、通过热氧化在所述P-N薄层的表面形成栅氧，然后再淀积第一种类型半导体的多晶硅或无定型硅，并通过光刻刻蚀形成栅区。
步骤3、通过光刻和离子注入，进行第一种类型半导体的源区离子注入，形成源区；
步骤4、在硅片正面表面进行层间膜成长；
步骤5、进行接触孔光刻刻蚀；
步骤6、利用高能量第二种类型半导体的杂质离子注入，实现接触孔中金属与第二种类型半导体阱的欧姆接通；
步骤7、在硅片正面表面金属成长-光刻-刻蚀形成源极，多晶硅栅的走线；
步骤8、硅片背面减薄-背面金属化，形成漏极。
以上所有实施例中，如果把N型换成P型，P型换成N型(即第一种类型的半导体是P型半导体，第二种类型的半导体是N型半导体)，就得到相应的PMOSFET器件的制作方法。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种超级结半导体器件，其特征在于：器件的交替排列的P-N薄层在垂直于器件表面的方向上由至少两段交替排列的P-N薄层构成，且各段所述P-N薄层纵向叠加形成器件的交替排列的P-N薄层的结构中，相邻段的所述P-N薄层的P型薄层对准并接触以及N型薄层对准接触；
最靠近器件背面表面的一段交替排列的P-N薄层的第二导电类型薄层由填充于沟槽中的第二导电类型硅组成或者由第二导电类型离子注入区组成，第一导电类型薄层由第二导电类型薄层之间的第一导电类型外延层组成；位于最靠近器件背面表面的一段交替排列的P-N薄层之上的各段交替排列的P-N薄层的第二导电类型薄层由填充于沟槽中的第二导电类型硅组成，第一导电类型薄层由第二导电类型薄层之间的第一导电类型外延层组成；位于最靠近器件背面表面的一段交替排列的P-N薄层之上的各段交替排列的P-N薄层的第二导电类型薄层的沟槽具有在底部对应的第二导电类型薄层形成之后再形成的自下而上的结构关系；
通过设置最靠近器件背面表面的一段交替排列的P-N薄层使得整个器件的交替排列的P-N薄层的纵向深度的均一性由最靠近器件背面表面的一段交替排列的P-N薄层的深度的均匀性确定，从而减少整个器件的交替排列的P-N薄层的纵向深度的变化范围并改善纵向深度的均一性，从而改善器件反向击穿电压的差异；
通过设置位于最靠近器件背面表面的一段交替排列的P-N薄层之上的各段交替排列的P-N薄层，能降低位于最靠近器件背面表面的一段交替排列的P-N薄层之上的各段交替排列的P-N薄层的沟槽的深宽比，从而减少器件的制造工艺难度并改善P型薄层厚度的均一性，改善器件反向击穿电压的均一性；
最靠近器件背面表面的一段交替排列的P-N薄层的底部与高浓度的第一种类型半导体基板之间隔离有第一导电类型外延层；
最靠近器件背面表面的一段交替排列的P-N薄层的薄层厚度小于等于20微米，使器件的反向击穿电压的面内差异由深度为20微米以下的刻蚀深度均匀性控制或离子注入深度均匀性控制；
不同段的相邻的交替排列的P-N薄层的P型薄层的宽度、N型薄层的宽度、P型薄层的掺杂浓度、N型薄层的掺杂浓度和一个步长中P-N薄层的排列方式对应的结构能根据器件所需性能独立调节。
2.如权利要求1所述的超级结半导体器件，其特征在于：不同段的相邻的交替排列的P-N薄层的P型薄层的宽度、N型薄层的宽度、P型薄层的掺杂浓度和N型薄层的掺杂浓度组成的第一种结构为：不同段的相邻的交替排列的P-N薄层之间，一段的交替排列的P-N薄层中的P型薄层的宽度，和与它比邻的另一段的交替排列的P-N薄层中的P型薄层的宽度相等；一段的交替排列的P-N薄层中的N型薄层的宽度，和与它比邻的另一段的交替排列的P-N薄层中的N型薄层的宽度相等；一段的交替排列的P-N薄层中的P型薄层中P型杂质的浓度，和与它比邻的另一段的交替排列的P-N薄层中的P型薄层中P型杂质的浓度相等；一段的交替排列的P-N薄层中的N型薄层中N型杂质的浓度，和与它比邻的另一段的交替排列的P-N薄层中的N型薄层中N型杂质的浓度相等；第一种结构使每一段交替排列的P-N薄层中的P型杂质总量和N型杂质总量实现电荷平衡，从而提高反向击穿电压。
3.如权利要求1所述的超级结半导体器件，其特征在于：不同段的相邻的交替排列的P-N薄层的P型薄层的宽度、N型薄层的宽度、P型薄层的掺杂浓度和N型薄层的掺杂浓度组成的第二种结构为：不同段的相邻的交替排列的P-N薄层之间，一段的交替排列的P-N薄层中的P型薄层的宽度，和与它比邻的另一段的交替排列的P-N薄层中的P型薄层的宽度相等；一段的交替排列的P-N薄层中的N型薄层的宽度，和与它比邻的另一段的交替排列的P-N薄层中的N型薄层的宽度相等；
最靠近器件背面表面的第一段的交替排列的P-N薄层中的N型薄层中N型杂质的浓度小于和与第一段比邻且位置更靠近器件正面表面的第二段的交替排列的P-N薄层中的N型薄层中N型杂质的浓度；各段P-N薄层中的P型薄层的P型杂质的浓度和同段中的N型薄层的N型杂质的浓度相等；第二种结构减少第一段交替排列的P-N薄层中P型薄层厚度的影响，进一步提高器件反向击穿电压的均匀性。
4.如权利要求1所述的超级结半导体器件，其特征在于：不同段的相邻的交替排列的P-N薄层的P型薄层的宽度、N型薄层的宽度、P型薄层的掺杂浓度和N型薄层的掺杂浓度组成的第三种结构为：不同段的相邻的交替排列的P-N薄层之间，一段的交替排列的P-N薄层中的P型薄层的宽度，和与它比邻的另一段的交替排列的P-N薄层中的P型薄层的宽度相等；一段的交替排列的P-N薄层中的N型薄层的宽度，和与它比邻的另一段的交替排列的P-N薄层中的N型薄层的宽度相等；一段的交替排列的P-N薄层中的N型薄层中N型杂质的浓度和与它比邻的另一段的交替排列的P-N薄层中的N型薄层中N型杂质的浓度相等；
最靠近器件背面表面的第一段的交替排列的P-N薄层中的P型薄层的P型杂质总量小于第一段的交替排列的P-N薄层中的N型薄层的N型杂质总量；与第一段比邻且位置更靠近器件正面表面的第二段的交替排列的P-N薄层中的P型薄层的P型杂质总量大于第二段的交替排列的P-N薄层中的N型薄层的N型杂质总量；第三种结构进一步提高器件耐电压和电流过冲的能力，改善器件的可靠性。
5.如权利要求1所述的超级结半导体器件，其特征在于：不同段的相邻的交替排列的P-N薄层的P型薄层的宽度、N型薄层的宽度、P型薄层的掺杂浓度和N型薄层的掺杂浓度组成的第四种结构为：不同段的相邻的交替排列的P-N薄层之间，最靠近器件背面表面的第一段的交替排列的P-N薄层中的P型薄层的宽度大于与第一段比邻且位置更靠近器件正面表面的第二段交替排列的P-N薄层中的P型薄层的宽度；每一段交替排列的P-N薄层中的P型杂质总量和N型杂质总量实现电荷平衡；第四种结构进一步提高工艺的稳定性，改善器件性能的均一性。
6.如权利要求1所述的超级结半导体器件，其特征在于：不同段的相邻的交替排列的P-N薄层的P型薄层的宽度、N型薄层的宽度、P型薄层的掺杂浓度和N型薄层的掺杂浓度组成的第五种结构为：不同段的相邻的交替排列的P-N薄层之间，最靠近器件背面表面的第一段的交替排列的P-N薄层中的P型薄层的宽度小于与第一段比邻且位置更靠近器件正面表面的第二段交替排列的P-N薄层中的P型薄层的宽度；第一段的交替排列的P-N薄层中的N型薄层中N型杂质的浓度大于与它比邻的另一段的交替排列的P-N薄层中的N型薄层中N型杂质的浓度；第一段的交替排列的P-N薄层中的P型薄层的P型杂质总量小于第一段的交替排列的P-N薄层中的N型薄层的N型杂质总量；第五种结构进一步提高器件耐电压和电流过冲的能力，改善器件的可靠性。
7.如权利要求1所述的超级结半导体器件，其特征在于：不同段的相邻的交替排列的P-N薄层的一个步长中P-N薄层的排列方式组成的第六种结构为：最靠近器件背面表面的第一段交替排列的P-N薄层中一个步长中P-N薄层的排列方式不同于与第一段比邻且位置更靠近器件正面表面的第二段的交替排列的P-N薄层中一个步长中P-N薄层的排列方式，且第一段交替排列的P-N薄层中一个步长中P-N薄层的排列方式使器件的反向击穿发生点出现在第一段交替排列的P-N薄层中；第六种结构提高器件的耐电压和电流过冲的能力。
8.一种超级结半导体器件的制作方法，其特征在于，包括以下工艺步骤：
步骤一、在高浓度的第一种类型半导体基板上进行第一种类型半导体的第一外延层成长；
步骤二、通过光刻刻蚀，在所述第一外延层上形成第一沟槽；
步骤三、在所述第一沟槽中填入第二种类型半导体的第一硅；
步骤四、利用化学机械研磨得到第一段交替排列的P-N薄层；第一段交替排列的P-N薄层为最靠近器件背面表面的一段交替排列的P-N薄层，通过设置最靠近器件背面表面的一段交替排列的P-N薄层使得整个器件的交替排列的P-N薄层的纵向深度的均一性由最靠近器件背面表面的一段交替排列的P-N薄层的深度的均匀性确定，从而减少整个器件的交替排列的P-N薄层的纵向深度的变化范围并改善纵向深度的均一性，从而改善器件反向击穿电压的差异；
最靠近器件背面表面的一段交替排列的P-N薄层的底部与高浓度的第一种类型半导体基板之间隔离有第一导电类型外延层；
最靠近器件背面表面的一段交替排列的P-N薄层的薄层厚度小于等于20微米，使器件的反向击穿电压的面内差异由刻蚀深度为20微米以下的刻蚀均匀性控制；步骤五、包括如下分步骤：
1、在所述第一段交替排列的P-N薄层上进行第一种类型半导体的第二外延层成长；
2、采用光刻刻蚀工艺形成第二沟槽，所述第二沟槽的底部要接触或穿通所述第一沟槽的顶部；
3、在所述第二沟槽中填入第二种类型半导体的第二硅；
4、利用化学机械研磨得到叠加在所述第一段交替排列的P-N薄层之上的第二段交替排列的P-N薄层；
然后重复实施步骤五的各分步骤1、2、3和4，形成在垂直于器件表面的方向上由至少两段交替排列的P-N薄层构成的器件的交替排列的P-N薄层，直到器件的交替排列的P-N薄层的厚度达到器件反向击穿电压的要求；
各段所述P-N薄层纵向叠加形成器件的交替排列的P-N薄层的结构中，相邻段的所述P-N薄层的P型薄层对准并接触以及N型薄层对准接触；
位于最靠近器件背面表面的一段交替排列的P-N薄层之上的各段交替排列的P-N薄层的第二导电类型薄层由填充于第二沟槽中的第二导电类型硅组成，第一导电类型薄层由第二导电类型薄层之间的第一导电类型外延层组成；
通过设置位于最靠近器件背面表面的一段交替排列的P-N薄层之上的各段交替排列的P-N薄层，能降低位于最靠近器件背面表面的一段交替排列的P-N薄层之上的各段交替排列的P-N薄层的沟槽的深宽比，从而减少器件的制造工艺难度并改善P型薄层厚度的均一性，改善器件反向击穿电压的均一性；
不同段的相邻的交替排列的P-N薄层的P型薄层的宽度、N型薄层的宽度、P型薄层的掺杂浓度、N型薄层的掺杂浓度和一个步长中P-N薄层的排列方式对应的结构能根据器件所需性能独立调节。
9.一种超级结半导体器件的制作方法，其特征在于，包括以下工艺步骤：
步骤一、在高浓度的第一种类型半导体基板上进行一种高电阻率的第一外延层成长；
步骤二、通过光刻和第一种类型半导体离子注入，在所述外延层上形成第一种类型半导体薄层；
步骤三、通过光刻和第二种类型半导体离子注入，在所述外延层上形成第二种类型半导体薄层；第一种类型半导体薄层和第二种类型半导体薄层在芯片电流流动区交替排列，组成第一段交替排列的P-N薄层；
第一段交替排列的P-N薄层为最靠近器件背面表面的一段交替排列的P-N薄层，通过设置最靠近器件背面表面的一段交替排列的P-N薄层使得整个器件的交替排列的P-N薄层的纵向深度的均一性由最靠近器件背面表面的一段交替排列的P-N薄层的深度的均匀性确定，从而减少整个器件的交替排列的P-N薄层的纵向深度的变化范围并改善纵向深度的均一性，从而改善器件反向击穿电压的差异；步骤四、包括如下分步骤：
1、在上述步骤一到三形成的所述第一段交替排列的P-N薄层上进行第一种类型半导体的第二外延层成长；
2、采用光刻刻蚀工艺在所述第二外延层形成第一沟槽，所述第一沟槽的底部要接触或穿通步骤一到三形成的所述第一段交替排列的P-N薄层上P型薄层顶部；
3、在所述第一沟槽中填入第二种类型半导体的硅；
4、利用化学机械研磨得到叠加在所述第一段交替排列的P-N薄层之上的第二段交替排列的P-N薄层；
然后重复实施步骤五的各分步骤1、2、3和4，形成在垂直于器件表面的方向上由至少两段交替排列的P-N薄层构成的器件的交替排列的P-N薄层，直到器件的交替排列的P-N薄层的厚度达到器件反向击穿电压的要求；
各段所述P-N薄层纵向叠加形成器件的交替排列的P-N薄层的结构中，相邻段的所述P-N薄层的P型薄层对准并接触以及N型薄层对准接触；
位于最靠近器件背面表面的一段交替排列的P-N薄层之上的各段交替排列的P-N薄层的第二导电类型薄层由填充于第一沟槽中的第二导电类型硅组成，第一导电类型薄层由第二导电类型薄层之间的第一导电类型外延层组成；
通过设置位于最靠近器件背面表面的一段交替排列的P-N薄层之上的各段交替排列的P-N薄层，能降低位于最靠近器件背面表面的一段交替排列的P-N薄层之上的各段交替排列的P-N薄层的沟槽的深宽比，从而减少器件的制造工艺难度并改善P型薄层厚度的均一性，改善器件反向击穿电压的均一性。
10.如权利要求8和9中任一所述的制作方法，其特征在于：还包括如下步骤，
步骤1、通过光刻和注入，在所述P-N薄层的表面形成第二种类型半导体的阱；
步骤2、通过热氧化在所述P-N薄层的表面形成栅氧，然后再淀积第一种类型半导体的多晶硅或无定型硅，并通过光刻刻蚀形成栅区；
步骤3、通过光刻和离子注入，进行第一种类型半导体的源区离子注入，形成源区；
步骤4、在硅片正面表面进行层间膜成长；
步骤5、进行接触孔光刻刻蚀；
步骤6、进行高能量第二种类型半导体的杂质离子注入，实现接触孔中金属与第二种类型半导体阱的欧姆接触；
步骤7、在硅片正面表面进行金属成长、光刻和刻蚀形成源极，多晶硅栅的走线；
步骤8、进行硅片背面减薄并进行背面金属化形成漏极。
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