CN102623350A

CN102623350A - 具有超结结构的半导体器件的制造方法

Info

Publication number: CN102623350A
Application number: CN2012101046840A
Authority: CN
Inventors: 朱袁正; 李宗清; 叶鹏
Original assignee: NCE POWER SEMICONDUCTOR CO Ltd
Current assignee: Wuxi NCE Power Co Ltd
Priority date: 2012-04-11
Filing date: 2012-04-11
Publication date: 2012-08-01

Abstract

本发明公开了一种具有超结结构的半导体器件的制造方法，第二导电类型柱通过倾角离子注入的工艺来实现，通过调整注入剂量、注入能量和注入角度可以更轻易的控制第二导电类型柱的浓度、宽度与深度，能够大大降低第二导电类型柱的宽度，从而在缩小整体P-N柱对宽度的同时，增加第一导电类型柱宽度占P-N柱对宽度的比例，达到降低导通电阻的目的；深沟槽内填充有第一导电类型外延层，所述第一导电类型外延层与所述第二导电类型柱之间的第一导电类型台面区共同构成第一导电类型柱，在器件导通时共同提供了电流流通的路径，大大增大了电流流通路径，从而有效的降低了导通电阻。

Description

具有超结结构的半导体器件的制造方法

技术领域

本发明涉及一种半导体器件的制造方法，尤其是一种具有超结结构的半导体器件的制造方法。

背景技术

在中高压功率半导体器件领域，超结结构（Super Junction）已经被广泛采用，对比传统功率MOSFET器件，超结结构能获得更加优异的器件耐压与导通电阻的折中关系。超结结构形成于器件的漂移区内，该漂移区包括N导电类型柱（N柱）和P导电类型柱（P柱），N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。N柱具有N导电类型杂质，P柱具有P导电类型杂质，而且，N柱的杂质量与P柱的杂质量保持一致。当具有超结结构的MOSFET器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，由于N柱内的杂质量和P柱内的杂质量相等，因此耗尽层延伸并且完全耗尽N柱与P柱，从而支持器件耐压。

若想进一步降低器件的导通电阻，降低半导体基板漂移区的电阻率是重要途径之一，而要想同时确保器件耐压能力以及适宜于大生产的工艺窗口，则需要缩小元胞尺寸，缩小元胞尺寸就需要缩小有源区内每个超结结构的宽度，每个超结结构的宽度又是P柱的宽度与N柱的宽度之和，在P柱与N柱当中，只有与器件漂移区具有相同导电类型的一组导电类型柱才能作为电流流通的路径，因此，若能有效缩小与漂移区具有相反导电类型的那组导电类型柱的宽度，就可以确保在缩小总的P-N柱对宽度的前提下不影响器件导通电阻。

然而在实际制造工艺中，P柱的宽度很大程度上受到制造工艺的限制。以目前使用最多的“多次外延、光刻、注入工艺”为例，形成一个宽度为6um、深度为36um的P柱仅需要6次外延、光刻、注入即可；如果形成一个宽度为3um，深度为36um的P柱则需要的外延次数将增加到10次以上，制造成本也会极大的增加。

在美国专利US7601597中提及先刻蚀深沟槽，然后使用P型外延填充形成超结结构中P柱的方法虽然可以有效的避免使用多次外延、光刻、注入，但在实际工艺中，要形成非常窄的P柱时，由于所需沟槽的深宽比非常高，因此对刻蚀和外延填充工艺的能力要求极高，实际成本仍会极大的增加。

中国专利200680013510.6所提及的一种使用倾角注入的方式实现超结结构中P柱的方法，虽然有可能生产出比较窄的P柱，但由于注入后使用绝缘材料填充深沟槽，填充绝缘材料的部分不能作为电流流通路径，不能充分利用芯片面积，因此也不利于降低器件的导通电阻。

发明内容

针对现有技术中存在的上述不足，申请人经过研究改进，提供一种具有超结结构的半导体器件的制造方法，该方法工艺难度低，工艺步骤简单，可以制作出具有极小元胞宽度的超结半导体器件。

本发明的技术方案如下：

一种具有超结结构的半导体器件的制造方法，包括如下步骤：

（a）提供具有第一导电类型的半导体基板，所述半导体基板具有对应的第一主面与第二主面，半导体基板的第一主面与第二主面间包括第一导电类型漂移区与第一导电类型衬底层，所述第一导电类型漂移区的杂质浓度小于第一导电类型衬底层的杂质浓度；

（b）在所述半导体基板的第一主面上淀积硬掩膜层；选择性的掩蔽和刻蚀硬掩膜层，形成多个沟槽刻蚀的硬掩膜开口；

（c）通过所述硬掩膜开口，利用各向异性刻蚀方法在第一导电类型漂移区内刻蚀出多个深沟槽，所述深沟槽由第一主面垂直向下延伸，深度不超过第一导电类型漂移区的深度，所述每个深沟槽都具有第一侧壁和第二侧壁，所述第一侧壁与第二侧壁之间的间距为M，并且每个深沟槽都具有底部，所述深沟槽将第一导电类型漂移区分隔为多个第一导电类型台面区；

（d）通过倾角离子注入的方式分别向所述深沟槽的第一侧壁和第二侧壁注入第二导电类型杂质，从而在相邻深沟槽之间的第一导电类型台面区中形成第二导电类型柱，所述第二导电类型柱的深度不超过深沟槽的深度，同一个第一导电类型台面区内包含两个第二导电类型柱，所述两个第二导电类型柱的间距为N，并且N=M；

（e）去除第一主面上的硬掩膜层；

（f）利用外延生长工艺，在所述深沟槽内及第一主面上方生长第一导电类型外延层，所述第一导电类型外延层的第一导电类型杂质浓度与第一导电类型台面区的第一导电类型杂质浓度相等，所述深沟槽内的第一导电类型外延层与相邻深沟槽之间的第一导电类型台面区共同构成第一导电类型柱；

（g）平坦化和抛光第一主面，去除第一主面上的第一导电类型外延层，从而在半导体基板中形成具有由交替邻接排布的第一导电类型柱与第二导电类型柱所构成的超结结构；

（h）在上述具有超结结构半导体基板的第一主面上，通过常规半导体工艺，得到半导体器件对应的元件区域和周边区域，所述半导体器件的元件区域为平面型MOS结构或沟槽型MOS结构；

对于N型半导体器件的制造方法，所述第一导电类型为N型，所述第二导电类型为P型；对于P型半导体器件的制造方法，所述第一导电类型为P型，所述第二导电类型为N型。

其进一步的技术方案为：

所述步骤（d）中，通过倾角离子注入在所述深沟槽之间的第一导电类型台面区内注入第二导电类型杂质，所述深沟槽底部未注入第二导电类型杂质。

所述步骤（f）中，深沟槽内所填充生长的第一导电类型外延层的杂质浓度与第一导电类型漂移区的杂质浓度相等。

所述步骤（d）中，第一导电类型台面区内的第二导电类型柱具有相同的深度、宽度和杂质浓度。

所述步骤（d）中，需先后分别向深沟槽的第一侧壁与第二侧壁完成倾角离子注入工艺。

所述步骤（d）中，通过倾角离子注入的第二导电类型杂质种类包括硼或二氟化硼。

所述步骤（d）中，所述倾角离子注入的注入入射角度介于0度与45度之间。

所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。

所述半导体基板的材料包括硅。

本发明的有益技术效果是：

一、本发明超结结构的制造方法中，第二导电类型柱是通过倾角离子注入的工艺来实现，因此，通过调整注入剂量、注入能量和注入角度可以更轻易的控制第二导电类型柱的浓度、宽度与深度，能够大大降低第二导电类型柱的宽度，从而在缩小整体P-N柱对宽度的同时，增加第一导电类型柱宽度占P-N柱对宽度的比例，达到降低导通电阻的目的。

二、本发明超结结构的制造方法中，深沟槽内填充有第一导电类型外延层，所述第一导电类型外延层与所述第二导电类型柱之间的第一导电类型漂移区共同构成第一导电类型柱，在器件导通时共同提供了电流流通的路径，大大增大了电流流通路径，从而有效的降低了导通电阻。

三、本发明超结结构的制造方法，其制造工艺简单易行，成本低廉，适宜于批量生产。

附图说明

图1～图8是本发明半导体器件具体实施工艺各阶段的剖视图，其中：图1是本发明半导体基板材料的剖视图。

图2是在半导体基板第一主面上形成沟槽刻蚀的硬掩膜开口后的剖视图。

图3是形成深沟槽后的剖视图。

图4是向深沟槽第一侧壁进行倾角离子注入形成P柱后的剖视图。

图5是向深沟槽第二侧壁进行倾角离子注入形成P柱后的剖视图。

图6是在深沟槽内及第一主面表面上生长N型外延层后的剖视图。

图7是去除第一主面表面上的N型外延层后的剖视图。

图8是形成完整平面型MOS结构后的器件元件区域的剖视图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

以下实施例以N型超结MOSFET器件为例，所述具有超结结构的半导体器件制造方法包括如下步骤：

a、提供具有N型导电类型的半导体基板（材料包括硅），所述半导体基板具有对应的第一主面（半导体基板上表面）与第二主面（半导体基板下表面），半导体基板的第一主面与第二主面间包括N型漂移区与N+衬底层，N+衬底层的杂质浓度大于N型漂移区的杂质浓度；如图1所示。

b、在所述半导体基板的第一主面上淀积硬掩膜层（LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅），然后选择性的掩蔽和刻蚀所述硬掩膜层，形成沟槽刻蚀的硬掩膜开口；如图2所示。

c、通过所述硬掩膜开口，利用各向异性干法刻蚀工艺刻蚀出多个深沟槽，所述深沟槽由第一主面垂直向下在N型漂移区内延伸，深度为T1，并且T1小于N型漂移区的厚度，所述每个深沟槽都具有第一侧壁S1和第二侧壁S2，所述深沟槽的宽度为M，并且每个深沟槽都具有底部，所述深沟槽将N型漂移区分隔为多个N型台面区；如图3所示。

d、通过倾角离子注入工艺分别向所述深沟槽的第一侧壁S1和第二侧壁S2注入P型杂质（种类为硼B或二氟化硼BF2），所述P型杂质在相邻深沟槽之间的N型台面区内形成P柱，所述P柱的深度为T2，其中T2略小于T1，并且在所述深沟槽的底部未注入P型杂质，在同一个N型台面区内包括两个P柱，所述两个P柱分别紧邻N型台面区两侧的深沟槽的第一侧壁S1和第二侧壁S2，同一个N型台面区内的两个P柱间距为N，其中M=N；如图4和图5所示。

e、去除第一主面上的硬掩膜层。

f、利用外延生长工艺在所述深沟槽内和第一主面上面生长N型外延层，所述N型外延层的杂质浓度与N型台面区、N型漂移区的杂质浓度相同，所述深沟槽内的N型外延层与N型台面区共同构成N柱；如图6所示。

g、平坦化和剖光第一主面，去除第一主面上的N型外延层，从而在半导体基板中形成具有由交替邻接排布的N柱与P柱所构成的超结结构；如图7所示。

h、在上述具有超结结构半导体基板的第一主面上，通过常规半导体工艺得到半导体器件对应的元件区域和周边区域，所述半导体器件的元件区域可为平面型MOS结构或沟槽型MOS结构。

所述平面型MOS结构的制造方法可以参考ZL01807673.4中所公开的制造方法；所述沟槽型MOS结构的制造方法可以参考ZL200510110709.8中所公开的制造方法。本实施例中元件区域采用的是平面型MOS结构；如图8所示。

在对深沟槽的第一侧壁S1和第二侧壁S2分别进行倾角离子注入时，注入的入射角度为θ（介于0度与45度之间），即注入的路径与其法线之间的夹角为θ，θ的设定是根据深沟槽的宽度M与深沟槽的深度T1来决定的，具体来讲，θ、M、T1三者之间遵循直角三角形的三角函数关系。在注入时，首先对第一侧壁S1进行注入，使得P型杂质均匀的注入第一侧壁S1外侧的N型台面区内，从而在第一侧壁S1外侧的N型台面区内形成P柱，然后，再以相等的角度对第二侧壁S2进行注入，使得P型杂质均匀的注入第二侧壁S2外侧的N型台面区内，从而在第二侧壁S2外侧的N型台面区内形成P柱，上述两组P柱中的P型杂质在第一主面下面与深沟槽侧壁底部之间，且紧邻深沟槽侧壁的N型台面区内均匀连续的分布，且具有相同的深度、宽度和杂质浓度；如图4和图5所示。

由于倾角离子注入的角度θ可以根据深沟槽的深度与宽度来灵活设定，同时，通过设定离子注入的能量可以改变P柱的宽度，通过设定离子注入的剂量可以改变P柱的杂质浓度，因此，P柱的深度、宽度与浓度可以根据实际产品的参数性能需求来灵活设定，并且由于P柱是通过离子注入形成的，所以可以将P柱的宽度较大幅度的缩小，从而获得更小的P-N柱对的宽度，大大降低了器件的导通电阻。

深沟槽内通过外延生长工艺填充了N型外延层，所述N型外延层的浓度与深沟槽之间的N型台面区浓度相同，两者共同组成了构成超结结构的N柱，在器件导通工作时，N柱为电流提供了流通路径，流通路径越宽，器件的导通电阻越低，因此，通过本发明提供的制造方法所制造的具有超结结构的半导体器件具有更低的导通电阻，而且制造工艺简单，成本低廉，适宜于批量生产，大大提高了产品的性价比。

上述实施例是以N型半导体器件的制造方法来加以描述的。本发明也可以用于P型半导体器件的制造方法，仅需要上述方法中的导电类型由P型改为N型、N型改为P型即可。

以上所述的仅是本发明的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的基本构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims

1.一种具有超结结构的半导体器件的制造方法，其特征在于包括如下步骤：

（e）去除第一主面上的硬掩膜层；

2. 根据权利要求1所述具有超结结构的半导体器件的制造方法，其特征在于：所述步骤（d）中，通过倾角离子注入在所述深沟槽之间的第一导电类型台面区内注入第二导电类型杂质，所述深沟槽底部未注入第二导电类型杂质。

3. 根据权利要求1所述具有超结结构的半导体器件的制造方法，其特征在于：所述步骤（f）中，深沟槽内所填充生长的第一导电类型外延层的杂质浓度与第一导电类型漂移区的杂质浓度相等。

4. 根据权利要求1所述具有超结结构的半导体器件的制造方法，其特征在于：所述步骤（d）中，第一导电类型台面区内的第二导电类型柱具有相同的深度、宽度和杂质浓度。

5. 根据权利要求1所述具有超结结构的半导体器件的制造方法，其特征在于：所述步骤（d）中，需先后分别向深沟槽的第一侧壁与第二侧壁完成倾角离子注入工艺。

6. 根据权利要求1所述具有超结结构的半导体器件的制造方法，其特征在于：所述步骤（d）中，通过倾角离子注入的第二导电类型杂质种类包括硼或二氟化硼。

7. 根据权利要求1所述具有超结结构的半导体器件的制造方法，其特征在于：所述步骤（d）中，所述倾角离子注入的注入入射角度介于0度与45度之间。

8. 根据权利要求1所述具有超结结构的半导体器件的制造方法，其特征在于：所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。

9. 根据权利要求1所述具有超结结构的半导体器件的制造方法，其特征在于：所述半导体基板的材料包括硅。