TWI398945B - 電氣元件、記憶體裝置、及半導體積體電路 - Google Patents

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Description

電氣元件、記憶體裝置、及半導體積體電路
本發明係有關採用了按照被給予的電脈衝其電阻值產生變化之可變電阻材料的電氣元件、記憶體裝置和半導體積體電路。
近幾年，隨著在電子機器的數位技術的發展，為了保存影像等資料，對不揮發性記憶元件的期望益增，進而對記憶容量的大容量化、寫入時功率的削減、寫入/讀出時間的高速化、長壽命化的要求益發高漲。對於這樣的要求，在美國專利第6204139號公報明確提出使用按照被給予的電脈衝電阻值產生變化的鈣鈦礦(perovskite)材料(譬如Pr(1 － X )CaX MnO(PCMO)、LaSrMnO3 (LSMO)、GdBaCoX OY (GBCO)等)構成不揮發記憶元件的技術。也就是，經由向這些材料(以下記為可變電阻材料)給予規定的電脈衝來增加或減少其電阻值、其結果將變化的電阻值用於不同的數值記憶，作為記憶元件加以使用。
並且，在日本特開2004－342843號公報(專利文獻2)提出了一種有關不揮發性記憶元件之技術，該不揮發性記憶元件為，經由在非結晶氧化物(譬如Ti、V、Fe、Co、Y、Zr、Nb、Mo、Hf、Ta、W、Ge、Si中選出1個以上的元素的氧化物)設置Ag或Cu電極施加(impress)電壓，使得作為電極材料的Ag或Cu離子化擴散到薄膜，來使非結晶氧化物的電阻值產生變化。
【專利文獻1】美國專利第6,204,139號公報【專利文獻2】日本特開2004－342843號公報
然而，若敘述有關使用了高溫超傳導材料和類似CMR材料之類、具有鈣鈦礦結構的氧化物之不揮發性記憶元件作為可變電阻薄膜材料，即使是在同樣條件下製造的複數記憶元件，有時也會產生各個記憶元件所示的可變電阻特性不會互相相同而產生落差。譬如，即使對在同樣條件下製造的各個記憶元件施加同樣電脈衝，有時各個記憶元件會顯示互相不同的電阻值(顯示相異可變電阻特性)。如此的，有時記憶元件重現性(能夠重複製造出具有相同特性的元件之程度)低，成品率不良。
並且，專利文獻2所記載的不揮發性記憶元件(非結晶氧化物材料與Ag或Cu電極之不揮發性記憶元件)，由於可變電阻薄膜材料為非結晶薄膜，長期間使用時可能產生非結晶薄膜的結晶化所造成的特性變化。
本發明之目的在於：提供一種重現性高、成品率優良之電氣元件。
按照本發明之1個局面，電氣元件具備：第1電極、第2電極、以及可變電阻薄膜。可變電阻薄膜連接至上述第1電極和上述第2電極之間。並且，可變電阻薄膜，含Fe(鐵)及O(氧)作為構成元素，氧含有量在薄膜厚度方向產生變化。
可以得知：在具備含Fe(鐵)及O(氧)作為構成元素的可變電阻薄膜之電氣元件中，經由在薄膜厚度方向來改變可變電阻薄膜之氧含有量，能夠比現有技術抑制可變電阻特性之落差。經由此，比起現有技術，能夠提高電氣元件的重現性，以優良成品率製造電氣元件。並且，可變電阻薄膜的材料，不是非結晶而具有微結晶結構。因此，比起現有技術，即使長時間使用也難以產生特性變化。
最好是，上述可變電阻薄膜含有在上述薄膜厚度方向連續疊層的複數基準層。複數基準層得每一個所示的氧含有量，與鄰接該基準層的基準層所示的氧含有量相異。
最好是，上述可變電阻薄膜，含有在上述薄膜厚度方向連續疊層的複數週期單位層。複數週期單位層的每一個，含有在上述薄膜厚度方向連續疊層的複數基準層。複數基準層的每一個所示的氧含有量，與該基準層鄰接的基準層所示氧含有量相異。
最好是，上述複數基準層，為第1基準層和第2基準層。第1基準層顯示第1氧含有量。第2基準層顯示第2氧含有量且在第1基準層上被疊層。
最好是，上述複數基準層的每一個所示氧含有量，與該基準層同一週期單位層中所含的其他基準層的每一個所示氧含有量相異。
最好是，上述可變電阻薄膜，含有在上述薄膜厚度方向被連續疊層的複數週期單位層。複數週期單位層的每一個，在薄膜厚度方向氧含有量連續性變化。
最好是，上述週期單位層的厚度為50nm以下。
最好是，上述可變電阻薄膜的薄膜厚度為200nm以下。
最好是，上述第1電極及上述第2電極中至少其中之一，為使用Ag、Au、Pt、Ru、RuO2 、Ir、IrO2 中其中之一所構成的電極。
最好是，上述電氣元件，經由在上述第1電極和上述第2電極之間施加規定電脈衝使其電阻值變化，來記憶1位元或多位元的情報。
最好是，上述電氣元件，經由在上述第1電極和上述第2電極之間使規定的電壓被施加按照電氣元件的電阻值使電流流動，讀出1位元或多位元的情報。
按照本發明之另1個局面，記憶體裝置包括：複數字線、複數位元線、與上述複數位元線以一對一的方式對應的複數陽極線、複數電晶體、與複數電晶體以一對一的方式對應的複數電氣元件、驅動複數字線的字線驅動部、以及驅動複數位元線和複數陽極線的位元線/陽極線驅動部；上述複數電晶體與分別和該電晶體對應的電氣元件，在複數位元線的其中之一與和該位元線對應的陽極線之間被串聯連接。複數電晶體分別被連接到和該電晶體對應的位元線與和該電晶體對應的電氣元件之間，其閘極和上述複數字線的其中之一連接。複數電氣元件分別包括：第1電極、第2電極、以及可變電阻薄膜。第1電極，連接到與該電氣元件對應的電晶體。第2電極，連接到與該電氣元件對應的陽極線。可變電阻薄膜連接到上述第1電極和上述第2電極之間。可變電阻薄膜，含Fe(鐵)和O(氧)作為構成元素，並且在薄膜厚度方向氧含有量受到改變。
由於上述記憶體裝置，能夠準確來製造佔有記憶體裝置的大半區域的記憶體陣列，因此比起現有技術，能夠以特別良好的成品率來製造記憶體裝置。並且，構成記憶體的可變電阻薄膜之材料，不是非結晶而是具有微結晶結構。因此，比起現有技術，即使長時間使用也能夠維持記憶體陣列之可靠性。
最好是，再生上述複數電氣元件的其中之一記憶情報時，上述字線驅動部，向上述複數字線中欲記憶上述情報之電氣元件所連接的字線施加活性化電壓。並且，上述位元線/陽極線驅動部，向上述複數位元線中欲記憶上述情報的電氣元件所連接的位元線，施加第1電脈衝，同時，向該位元線對應的陽極線施加第2電脈衝。
在上述記憶體裝置，由於僅向欲記憶情報的電氣元件施加規定電脈衝，而能夠向該電氣元件寫入情報。
最好是，再生上述複數電氣元件中的其中之一所記憶的1個情報時，上述字線驅動部，向上述複數字線中欲讀出上述情報的電氣元件所連接的字線施加活性化電壓。上述位元線/陽極線驅動部，向上述複數位元線中欲讀出上述情報的電氣元件所連接的位元線施加第1再生電壓，同時，向與該位元線對應的陽極線施加第2再生電壓。
在上述記憶體裝置，由於僅向欲讀出情報的電氣元件施加規定電壓，而能夠從該電氣元件讀出情報。
按照本發明之另外1個局面，半導體積體電路，具有上述記憶體裝置和進行規定演算的邏輯電路。邏輯電路，具有記憶模式 及處理模式。在上述記憶模式時，邏輯電路向上述記憶體裝置記憶位元資料。在上述處理模式時，邏輯電路向上述記憶體裝置讀出被記憶的位元資料。
按照本發明之另外1個局面，半導體積體電路，包括：上述記憶體裝置，以及具有程式執行模式和程式改寫模式的處理器。在程式執行模式，處理器按照上述記憶體裝置所記憶的程式動作。並且，在程式改寫模式，處理器將上述記憶體裝置所記憶的程式改寫成從外部所輸入的新程式。
如上所述，能夠提高電氣元件之重現性，以優良成品率製造電氣元件。
以下，參照附圖詳細說明本發明之實施形態。並且，在附圖中相同或相當之部分標記相同符號而不重複其說明。
(電氣元件之基本結構及基本特性)
首先，說明本發明實施形態所使用之電氣元件之基本結構及基本特性。
圖1表示電氣元件之基本結構。電氣元件中，在基板4上形成下部電極3，在下部電極3上形成可變電阻薄膜2，在可變電阻薄膜2上形成上部電極1。電源5在上部電極1和下部電極3之間施加規定電壓。若根據電源5施加滿足規定條件的電壓，電氣元件的電阻值將增加/減少。譬如，若施加大於臨限電壓值的電脈衝，則電氣元件的電阻值將減少。另一方面，即使施加小於該臨限電壓值的電壓值的電壓(未滿規定條件的電壓)，該電壓不會對電氣元件的電阻變化帶來影響(換言之，電氣元件的電阻值也不會變化)。
最好是，上部電極1及下部電極3所用的材料為工作函數低。譬如，宜為Ag、Au、Pt、Ru、RuO2 、Ir、IrO2 。但是，形成可變電阻薄膜2時，通常基板4受到加熱，因此下部電極3所使用的 材料，最好是使用即使是在該加熱溫度也穩定者。
最好是，可變電阻薄膜2的薄膜厚度為1μm以下。若使可變電阻薄膜2的薄膜厚度為1μm以下，則根據電脈衝讓電氣元件的電阻變化也是十分可能。
並且，最好是，可變電阻薄膜2薄膜厚度為200nm以下。若在製程中進行微影，則可變電阻薄膜2的薄膜厚度愈薄愈容易加工。並且，可變電阻薄膜2的薄膜厚度愈薄，則使電氣元件的電阻值變化的電脈衝之電壓值可以為低。
本實施形態之可變電阻薄膜2，含Fe(鐵)及O(氧)作為主要構成元素，而且，在薄膜厚度方向氧含有量受到改變。以下，有關使用這類可變電阻薄膜的理由，將以在薄膜厚度方向氧含有量受到改變之可變電阻薄膜的電氣元件(電氣元件(A)、電氣元件(A')、電氣元件(A"))、與在薄膜厚度方向氧含有量均一之可變電阻薄膜的電氣元件(電氣元件(B))加以比較進行說明。
<電氣元件(A)>
首先，說明有關電氣元件(A)之特性。電氣元件(A)中，複數的基準層在薄膜厚度方向連續疊層，而形成可變電阻薄膜2。於此，所謂基準層，意謂著在薄膜厚度方向的氧含有量為一定的層。並且，複數基準層的每一個所示的氧含有量，與該基準層鄰接的基準層所示氧含有量相異。
如圖1般，在基板4上形成下部電極3。其次，使用Fe-O的靶(target)實行濺射，在下部電極3上形成可變電阻薄膜2。其次，在可變電阻薄膜2上形成上部電極1。並且，形成可變電阻薄膜2之際，對Ar氣體中週期性混合“4%”的氧分壓，以使得其結構組成變化之週期(即在薄膜厚度方向的氧含有量之變化週期)為“10nm”。詳細來說，如圖2般，經由在某個期間不混合氧(即氧分壓“0%”的條件下)實行濺射而形成5nm的基準層a1，經由在另一個期間混合氧(即氧分壓“4%”的條件下)實行濺射來形成5nm的基準層a2。如此的，使氧分壓的條件輪流的週期性變化， 複數的週期單位層A在薄膜厚度方向連續疊層而形成可變電阻薄膜2。複數的週期單位層的每一個為互相相同之結構。於此，週期單位層A，如圖2中虛線所圍起的，由1個基準層a1和1個基準層a2構成。並且，上述的“組成變化週期10nm”，表示構成週期單位層A的基準層a1的厚度“5nm”和基準層a2的厚度“5nm”的和為“10nm”。如此來製造電氣元件(A)。
上部電極1：Pt(薄膜厚度0.4μm)
可變電阻薄膜2：Fe-O(薄膜厚度0.1μm，週期單位層厚度10nm，基準層2層)
下部電極3：Pt(薄膜厚度0.4μm)
其次，相對於上述製造出的電氣元件(A)，輪流施加2種電脈衝(正極性脈衝及負極性脈衝)，每施加電脈衝1次則測量電氣元件的電阻值。並且，正極性脈衝，是上部電極1對下部電極3成為“正”的電脈衝，於此，電壓值為“+2.5V”、脈衝持續時間為“100nsec”。並且，負極性脈衝，是上部電極1對下部電極3成為“負”的電脈衝，於此，電壓值為“-2.5V”、脈衝持續時間為“100nsec”。並且，於此，為了求出電氣元件的電阻值，在上部電極1和下部電極3之間測量電壓(不影響電氣元件的電阻變化之電壓。於此，施加“0.5V”)。換言之，使用測量電壓的電壓值和測量電壓施加時流經電流的電流值來求出電氣元件的電阻值。
圖3示出實驗的測量結果。電氣元件的電阻值，若正極性脈衝被施加則減少，若負極性脈衝的施加則增加。並且，於此，由於輪流施加2種電脈衝，因此，當被施加正極性脈衝則電氣元件從高電阻狀態(比另一狀態高電阻的狀態)變化為低電阻狀態(比另一狀態低電阻的狀態)，當被施加負極性脈衝則電氣元件從低電阻狀態變化為高電阻狀態，週期性的變化。並且，一般由於在測量開始初期的電阻變化有所落差而相異，圖3中，示出重複施加電脈衝而可變電阻的電阻變化大體呈現一定狀態的資料。並且，圖3所示電氣元件之電阻值，為使用測量結果中的最大電阻值並將各 個電阻值予以規格化。並且，此電子元件(A)的最大電阻為“1.2M Ω”。
<電氣元件(B)>
其次，說明作為電氣元件(A)的比較對象的電氣元件(B)之特性。
如圖1般，在基板4上形成下部電極3。其次，使用Fe-O的靶實行濺射，在下部電極3上形成可變電阻薄膜2。其次，在可變電阻薄膜2上形成上部電極1。並且，形成可變電阻薄膜2時，在氧分壓“2%”的Ar氣體中實行濺射。換言之，氧分壓為“2%”而固定。如此來製造電氣元件(B)。
上部電極1：Pt(薄膜厚度0.4μm)
可變電阻薄膜2：Fe-O(薄膜厚度0.1μm：組成均一)
下部電極3：Pt(薄膜厚度0.4μm)
其次，對如上述製造的電氣元件(B)，與電氣元件(A)的情況相同，輪流施加2種類電脈衝(正極性脈衝及負極性脈衝)，每施加一次電脈衝測量每次電氣元件的電阻值。
進行這樣實驗的結果，電氣元件(B)的電阻值，與電氣元件(A)相同的，正極性脈衝被施加時則減少，負極性脈衝被施加時則增加。
<電氣元件(A)和電氣元件(B)之比較>
其次，在同樣的成膜條件下，進行了10次的電氣元件(A)之製造。根據1次成膜所製造之基板，形成有複數的電氣元件(A)。其次，該10張基板的每一個選擇5個電氣元件(A)，對該被選擇的電氣元件(A)的每一個進行上述實驗，並測量電阻值。具體來說，對每一個電氣元件(A)輪流施加2種電脈衝合計施加40次，對1個電氣元件(A)測量40次電阻值。對50個電氣元件(A)均實施此一測量。其結果，總計全部獲得2000個測量值(電阻值)。
複數的電氣元件(A)的測量結果示於圖4。圖4表示該測量值的分佈。並且，圖4中，集中在較為高電阻側的電阻平均為“1”， 測量值(電阻值)被規格化。
和電氣元件(A)相同，在同樣的成膜條件下製造10次的電氣元件(B)。對複數的電氣元件(B)的測量結果示於圖5。並且，圖5中，和圖4同樣的，測量值(電阻值)被規格化。
比較圖4和圖5，則可以得知電氣元件(A)(圖4)得分佈落差少，測量值(電阻值)集中於特定電阻值(於此2個電阻)。
<電氣元件(A')>
其次，說明電氣元件(A')的特性。電氣元件(A')中，複數的週期單位層在薄膜厚度方向連續疊層而形成可變電阻薄膜2。複數的週期單位層的每一個，存在有在薄膜厚度方向連續疊層的3個基準層。並且，3個基準層的每一個所示氧含有量，與其他2個基準層的每一個所示氧含有量相異。
如圖1般，在基板4上形成下部電極3。其次，使用Fe-O的靶實行濺射，在下部電極3上形成可變電阻薄膜2。其次，在可變電阻薄膜2上形成上部電極1。並且，形成可變電阻薄膜2時，使對Ar氣體中混合的氧分週期性變化為氧分壓“0%”、“2%”、“4%”，以使得組成變化週期為“9nm”。詳細來說，如圖6般，經由在第1期間將氧分壓為“0%”實行濺射形成3nm的基準層b1，經由在第2期間將氧分壓為“2%”實行濺射形成3nm的基準層b2，經由在第3期間將氧分壓為“4%”實行濺射形成3nm的基準層b3。如此的，將氧分壓的條件週期性變化，在薄膜厚度方向連續疊層複數的週期單位層B而形成可變電阻薄膜2。於此，週期單位層B，如圖6中虛線所圍起，由1個基準層b1、1個基準層b2、1個基準層b3所構成。如此製造電氣元件(A')。
上部電極1：Pt(薄膜厚度0.4μm)
可變電阻薄膜2：Fe-O(薄膜厚度0.09μm，週期單位層的厚9nm，基準層3層)
下部電極3：Pt(薄膜厚度0.4μm)
其次，對如上述般製造的電氣元件(A')，進行和電氣元件(A) 同樣的實驗。對電氣元件(A')的實驗結果，與電氣元件(A)大體上為同樣結果(圖3、圖4)。
<變形例1>
並且，在電氣元件(A')，由於為了連續疊層具有同樣結構的複數週期單位層，在製造時使氧分壓為“0%→2%→4%”、“0%→2%→4%”…重複變化，即使在重複“0%→2%→4%→2%”、“0%→2%→4%→2%”…變化所製造的電氣元件，也能夠與電氣元件(A')獲得大體上同樣的實驗結果。換言之，如圖7般，即使在1個週期單位層B中存在有p個(p為3以上的自然數)的基準層b-1,b-2,…,b-p，也能夠獲得同樣效果。
<變形例2>
即使可變電阻薄膜2製造時氧分壓為“0%→2%→4%→0%→4%”、“0%→2%→4%→0%→4%”…重複變化的情況，也能夠獲得與電氣元件(A')大體上同樣的實驗結果。換言之，在1個週期單位層中，即使存在有示出同樣氧含有量的複數基準層，也能夠獲得同樣的效果。譬如，1個週期單位層中存在有5個基準層，並非如“0%”、“1%”、“2%”、“3%”、“4%”所示每一個基準層所示氧含有量互相不同的情況，即使如“0%”、“2%”、“4%”、“0”、“2%”所示、存在有兩個以上相同氧含有量的基準層，也能夠獲得同樣效果。
<電氣元件(A")>
其次，說明電氣元件(A")的特性。電氣元件(A")中，複數的週期單位層在薄膜厚度方向連續疊層而形成可變電阻薄膜2。複數的週期單位層的每一個，在薄膜厚度方向的氧含有量連續性地變化著。
如圖1般，在基板4上形成下部電極3。其次，使用Fe-O的靶子實行濺射，在下部電極3上形成可變電阻薄膜2。其次，在可變電阻薄膜2上形成上部電極1。並且，形成可變電阻薄膜2時，使Ar氣體中混合的氧分壓從“0%”連續性地變化為“4%”以使 得組成變化週期為“10nm”。詳細而言，如圖8般，經由在規定期間中使氧分壓從“0%”連續增加到“4%”來實行濺射，而形成10nm的週期單位層C。經由重複該作業，形成由在膜厚度方向連續疊層的複數週期單位層所構成的可變電阻薄膜2。如此來製造電氣元件(A")。
上部電極1：Pt(薄膜厚度0.4μm)
可變電阻薄膜2：Fe-O(薄膜厚度0.1μm，週期單位層的厚度10nm，連續性變化)
下部電極3：Pt(薄膜厚度0.4μm)
其次，對如上述般製造的電氣元件(A")，實行與電氣元件(A)同樣的實驗。對電氣元件(A")的實驗結果，與電氣元件(A)大體上成為相同結果(圖3、圖4)。
以上，由電氣元件(A)、電氣元件(A')、電氣元件(A")的實驗結果，可以得知若在薄膜厚度方向對電氣元件所具備的可變電阻薄膜的氧含有量加以改變，能夠抑制電氣元件的可變電阻特性的落差。經由此，比起現有技術，能夠提高電氣元件的重現性，以優良成品率製造電氣元件。
並且，氧分壓的比例和混入方法，並不限定在上述條件。
<週期單位層的厚度>
並且，製造週期單位層的厚度不同的複數電氣元件(A)，對每一個電氣元件(A)測量電阻值。於此，製造了週期單位層的厚度為10nm的電氣元件(A)、為35nm的電氣元件(A)、為50nm的電氣元件(A)、為100nm的電氣元件(A)、為150nm的電氣元件(A)。其次，對每一個電氣元件(A)測量電阻值之後，求得如圖4的電阻值分佈，求得高電阻狀態的峰值的半值寬度與低電阻狀態的峰值的半值寬度。
圖9為用來比較高電阻狀態的峰值的半值寬度的圖表。如圖9般，可以得知：若週期單位層的厚度為“50nm”以下，與平均值的落差將受到抑制。並且，在電氣元件(A')、電氣元件(A")中，也 為和電氣元件(A)同樣的結果。並且，低電阻狀態的峰值的減半值，也是大體上同樣的結果。
<結晶性的評價>
並且，經由使用了透過電子顯微鏡的電子線曲射進行在這些電氣元件所使用的可變電阻薄膜的結晶性之評價。電子線曲折圖形中，表示並非非結晶結構的電子線曲折圖形(環狀模樣)，而確認了為結晶結構之斑點模樣。進而，有關此一可變電阻薄膜，進行以透過電子顯微鏡的剖面TEM觀察的結果，能夠確認結晶。
(第1實施形態)
<電路記號之定義>
以下說明本發明第1實施形態之電氣元件。並且，如圖10來定義本實施形態所使用的電氣元件之電路記號。圖10中，圖1的上部電極1連接到端子101-1。另一方面，圖1的下部電極3連接到端子101-2。
如圖11所示，將對端子101-2端子101-1成為“正極性”的電脈衝(正極性脈衝)施加到電氣元件102，則電氣元件102的電阻減少。相反的，若將對端子101-2端子101-1成為“負極性”的電脈衝(負極性脈衝)施加到電氣元件102，則電氣元件102的電阻增加。換言之，使電流如箭形符號的方向流動來施加電脈衝，則電氣元件102之電阻減少。另一方面，使電流與箭形符號相反方向流動來施加電脈衝，則電氣元件102的電阻增加。
並且，如圖12所示，若施加不影響電氣元件的電阻變化之電壓(再生電壓)，則對應了電氣元件102電阻值的輸出電流將會流過。換言之，電氣元件102之電阻“Ra”時則具有電流值“Ia”的輸出電流流過，電氣元件102的電阻為“Rb”時則具有電流值“Ib”的輸出電流流過。
<動作>
其次，說明如圖10所示的電氣元件102之動作。於此，電氣元件102，作為記憶體被使用，進行1位元資料的處理。並且，電 氣元件102的電阻，被初始化為高電阻狀態。並且，使電氣元件102的電阻值為“高電阻狀態”時，為“0”時，使電氣元件102的電阻為“低電阻狀態”時，為“1”。
〔記憶〕
向電氣元件102寫入表示“1”的1位元資料時，將端子101-2降低到接地，向端子101-1施加記憶電壓。記憶電壓，譬如電壓值為“+2.5V”脈衝持續時間為“100nsec”的電脈衝。由於向電氣元件102施加正極性脈衝，因此，電氣元件102的電阻值成為低電阻狀態。如此的，電氣元件102將記憶表示“1”的1位元資料。
〔重設〕
將電氣元件102的記憶狀態回復到初始狀態時，將端子101-2降低到接地，向端子101-1施加重設電壓。重設電壓，譬如電壓值為“-2.5V”脈衝持續時間為“100nsec”的電脈衝。由於向電氣元件102施加負極性脈衝，因此，電氣元件102的電阻值回復到高電阻狀態。如此的，電氣元件102的記憶狀態回復到初始狀態“0”。
〔再生〕
其次，將端子101-2降低到接地，向端子101-1施加再生電壓。再生電壓，譬如為電壓值所示“+0.5V”的電壓。由於向電氣元件102施加再生電壓，因此，具有對應電氣元件102電阻的電流值之電流在端子101-1和端子101-2之間流動。其次，按照沿著端子101-1和端子101-2之間流動的電流之電流值以及再生電壓之電壓值，求得電氣元件102之電阻值。於此，若使電氣元件102電阻值為“高電阻狀態”時，為“0”、使電氣元件102電阻值為“低電阻狀態”時，為“1”，則從電氣元件102將再生1位元資料。
<效果>
如上述般，能夠利用電氣元件作為記憶體。並且，構成記憶體的可變電阻薄膜之材料，不是非結晶而是具有微結晶結構。因此，比起現有技術，即使長時間使用也能夠維持記憶體之可靠性。
並且，向端子101-1、101-2所分別施加的電壓，並不限定於前述數值。在記憶時，分別向端子101-1、101-2施加電壓，以使得對電氣元件施加正極性脈衝，則能夠得到同樣效果。相同的，在重設時，向端子101-1、101-2分別施加電壓，以使得對電氣元件施加負極性脈衝，能夠獲得同樣效果。再生時也是同樣情況。
並且，本實施形態中，將數值分配為2個電阻狀態來讀寫“1位元”的資料，但是，將數值分配到3個以上的電阻狀態而讀寫“多位元”的資料也是可能。這個情況，按照該多位元資料的值，調整施加的電脈衝之電壓值或次數即可。
(第2實施形態)
<整體結構>
圖13係顯示本發明第2實施形態之記憶體裝置200的整體結構。此一裝置200，具有記憶體陣列201、位址緩衝器202、控制部203、行解碼器204、字線驅動器205、列解碼器206、以及位元線/陽極線驅動器207。
在記憶體陣列201設有字線W1,W2、位元線B1,B2、陽極線P1,P2、電晶體T211,T212,T221,T222、以及記憶格(memory cell)MC211,MC212,MC221,MC222。記憶格MC211~MC222分別為圖10所示的電氣元件102。
電晶體T211~T222，記憶格MC211~MC222的連接關係相同，因此，作為代表說明電晶體T211及記憶格MC211之連接關係。電晶體T211及記憶格MC211在位元線B1和陽極線P1之間串聯連接。電晶體T211在位元線B1和記憶格MC211之間連接、閘極連接到字線W1。記憶格MC211連接到電晶體T211和陽極線P1之間。並且，電晶體T211~T222，當向各自所對應的字線施加規定電壓(活性化電壓)，則導通。
位址緩衝器202，輸入來自外部的位址信號ADDRESS，則向行解碼器204輸出行位址信號ROW，同時，向列解碼器206輸出列位址信號COLUMN。位址信號ADDRESS，表示記憶格MC211 ~MC222中被選擇的記憶格的位址。行位址信號ROW，顯示位址信號ADDRESS所示的位址中的行位址。列位址COLUMN，對位址信號ADDRESS所示位址中的列位址。
控制部203，按照來自外部的模式選擇信號模式，成為記憶模式、重設模式、和再生模式中的任一模式。在記憶模式，控制部203，按照來自外部的輸入資料Din，向位元線/陽極線驅動器207輸出指示“施加記憶電壓”的控制信號CONT。在再生模式，控制部203向位元線/陽極線驅動器207輸出指示“施加再生電壓”的控制信號CONT。進而，在再生模式，將顯示對應來自位元線/陽極線驅動器207的信號IREAD 的位元值的輸出資料Dout輸出到外部。信號IREAD ，表示再生模式時流過陽極線P1、P2的電流之電流值。並且，在重設模式，控制部203確認記憶格MC211~MC222的記憶狀態，按照該記憶狀態，向位元線/陽極線驅動器207輸出指示“施加重設電壓”的控制信號CONT。
行解碼器204，按照來自位址緩衝器202的行位址信號ROW，選擇字線W1、W2的其中之一。
字線驅動器205，向根據行解碼器204所選擇的字線施加活性化電壓。
列解碼器206，按照來自位址緩衝器202的列位址信號COLUMN，選擇位元線B1、B2其中之一，同時選擇陽極線P1、P2其中之一。
位元線/陽極線驅動器207，一旦接收來自控制部203的指示“施加記憶電壓”的控制信號CONT，則向根據列解碼器206所選擇的位元線施加記憶電壓VWRITE ，同時，將根據列解碼器206所選擇的陽極線降低到接地。並且，位元線/陽極線驅動器207，一旦接收來自控制部203的指示“施加再生電壓”的控制信號CONT，則向根據列解碼器206所選擇的位元線施加再生電壓VREAD ，同時，將根據列解碼器206所選擇的陽極線降低到接地。其後，位元線/陽極線驅動器207，向控制部203輸出表示流過該 陽極線的電流之電流值信號IREAD 。並且，位元線/陽極線驅動器207，一旦接收來自控制部203的指示“施加重設電壓”的控制信號CONT，則向根據列解碼器206所選擇的位元線施加重設電壓V，同時，向根據列解碼器206所選擇的陽極線降低到接地。
進而，記憶電壓VWRITE ，譬如電壓值為“+2.5V”、脈衝持續時間為“100nsec”的電脈衝。並且，再生電壓VREAD ，譬如電壓值為表示“+0.5V”的電壓。並且，重設電壓VRESET ，譬如，電壓值為“-2.5V”、脈衝持續時間為“100nsec”的電脈衝。
<動作>
其次，說明如圖13所示之記憶體裝置200之動作。在此一裝置200的動作，具有向記憶格寫入輸入資料Din的記憶模式、向記憶格重設被寫入的情報的重設模式、和向記憶格輸出(再生)被寫入的情報作為輸出資料Dout的再生模式。並且，記憶格MC211~MC222，被初始化為高電阻狀態。並且，位址信號ADDRESS為表示記憶格MC211位址。
〔記憶模式〕
首先，說明有關記憶模式之動作。
控制部203，當輸入資料Din顯示為“1”時，向位元線/陽極線驅動器207輸出表示“施加記憶電壓”的控制信號CONT。並且，控制部203，當輸入資料Din顯示為“0”時，則不輸出控制信號CONT。
其次，位元線/陽極線驅動器207，一旦接收來自控制部203表示“施加記憶電壓”的控制信號CONT，則向根據列解碼器206所選擇的位元線B1施加記憶電壓VWRITE 。並且，位元線/陽極線驅動器207，將根據列解碼器206所選擇的陽極線P1降低到接地。
另一方面，字線驅動器205，向根據行解碼器204所選擇的字線W1施加活性化電壓。
在記憶格MC211，由於將會被施加電壓值為“+2.5V”、脈衝持續時間為“100nsec”的電脈衝(正極性脈衝)，因此，記憶格 MC211的電阻值將成為低電阻狀態。
記憶格MC212、MC221、MC222並不施加正極性脈衝，因此，記憶格MC212、MC221、MC222的電阻狀態不變。
這樣的，僅有記憶格MC211的電阻狀態變化為“低電阻狀態”，因此，對記憶格MC211將被寫入表示“1”的1位元資料。
其次，記憶格MC211的寫入一旦完成，則對位址緩衝器202將被輸入新的位址信號ADDRESS，而重複前述的記憶模式的動作。
〔再生模式〕
其次，說明再生模式之動作。
控制部203，向位元線/陽極線驅動器207輸出指示“施加再生電壓”的控制信號CONT。
其次，位元線/陽極線驅動器207，一旦接收來自控制部203表示“施加再生電壓”的控制信號CONT，則向根據列解碼器206所選擇的位元線B1施加再生電壓VREAD 。並且，位元線/陽極線驅動器207，將根據列解碼器206所選擇的陽極線P1降低到接地。
另一方面，字線驅動器205，向根據行解碼器204所選擇的字線W1施加活性化電壓。
在記憶格MC211，由於將被施加電壓值為“0.5V”的電壓(測量電壓)，因此，具有對應記憶格MC211電阻值的電流值之電流流向記憶格MC211，該電流流出到位元線B1。
由於對記憶格MC212、MC221、MC222將不會被施加測量電壓，因此，電流不會流向記憶格MC212、MC221、MC222。
其次，位元線/陽極線驅動器207，測量流過陽極線P1的電流之電流值、向控制部203輸出表示該測量值的信號IREAD 。其次，控制部203，向外部輸出對應該信號IREAD 所示的電流值之輸出資料Dout。譬如若是低電阻狀態時流過的電流之電流值，控制部203輸出表示“1”的輸出資料Dout。
這樣的，電流僅流向記憶格MC211，由於該電流流出陽極線 P1，因此將從記憶格MC211讀出1位元資料。
其次，一旦來自記憶格MC211的讀出完成時，對位址緩衝器202輸入新的位址信號ADDRESS，則重複在前述再生模式的動作。
〔重設模式〕
其次，說明有關重設模式之動作。
首先，控制部203，經由進行再生模式的處理調查記憶格MC211之記憶狀態。
其次，控制部203，一旦判斷記憶格MC211記憶了表示“1”的位元資料(判斷記憶格MC211為低電阻狀態)，則向位元線/陽極線驅動器207輸出表示“施加重設電壓”的控制信號CONT。並且，控制部203，當記憶格NC211記憶了表示“0”的位元資料時(記憶格MC211為高電阻狀態)時，則不輸出控制信號CONT。
其次，位元線/陽極線驅動器207，一旦接收來自控制部203表示“施加重設電壓”的控制信號CONT，向根據列解碼器206所選擇的位元線B1施加重設電壓VRESET 。並且，位元線/陽極線驅動器207，將根據列解碼器206所選擇的陽極線P1降低到接地。
另一方面，字線驅動器205，向根據行解碼器204所選擇的字線W1施加活性化電壓。
在記憶格MC211，將施加電壓值為“-2.5V”、脈衝持續時間為“100nsec”的電脈衝(負極性脈衝)，因此，記憶格MC211電阻值將為高電阻狀態。
由於記憶格MC212、MC221、MC222不會被施加負極性脈衝，因此，記憶格MC212、MC221、MC222的電阻狀態不變。
這樣的，只有記憶格MC211的電阻狀態變化為“高電阻狀態”，記憶格MC211所記憶的1位元資料將被重設。
其次，當記憶格MC211的重設一旦完成時，對位址緩衝器202輸入新的位址信號ADDRESS，則重複前述的重設模式的動作。
<效果>
如上所述，能夠利用電氣元件作為記憶體陣列。並且，構成 記憶體的可變電阻薄膜材料，並不是非結晶而具有微結晶結構。因此，比起現有技術，即使長時間使用也能夠維持記憶體陣列的可靠性。
由於能夠準確來製造佔有記憶體裝置的大半區域的記憶體陣列，因此比起現有技術，能夠以特別良好的成品率來製造記憶體裝置。
並且，圖13中，記憶格僅存在4個，但是並不受限於此，也能夠將5個以上的記憶格配置成矩陣狀。
(第3實施形態)
<結構>
圖14係顯示本發明第3實施形態中半導體積體電路(Embedded-RAM)300之結構。此一電路300具備了圖12所示的記憶體裝置200和邏輯電路301，在1個半導體晶片上被形成。記憶體裝置200，作為資料RAM被使用。邏輯電路301為進行規定演算(譬如語音資料、影像資料的密碼化/解碼化)的電路，進行演算時利用記憶體裝置200。邏輯電路301，向記憶體裝置200控制位址信號ADDRESS及模式選擇信號MODE，進行對記憶體裝置200的資料寫入/讀出。
<動作>
其次，說明有關如圖14所示的半導體積體電路(Embedded-RAM)300之動作。在此一電路300之動作，具有向記憶體裝置200寫入規定資料(位元資料)之寫入處理、讀出被寫入記憶體裝置200的資料之讀出處理、重設被寫入記憶體裝置200的資料之重設處理。
〔寫入處理〕
首先，說明有關寫入處理。
邏輯電路301，為了向記憶體裝置200寫入規定資料(譬如密碼化的動畫影像資料等)，向記憶體電路200的控制部203輸出表示“記憶模式”的模式選擇信號MODE。
其次，邏輯電路301，為了選擇寫入該規定資料之記憶格，向記憶體裝置200的位址緩衝器202依次輸出位址信號ADDRESS。根據此，在記憶體裝置200，依序選擇對應位址信號ADDRESS的記憶格。
其次，邏輯電路301，向記憶體裝置200的控制部203輸出該規定資料各1位元作為1位元資料Din。
其次，在記憶體裝置200，進行和第2實施形態的記憶模式相同之動作。根據此，向記憶體裝置200寫入該規定資料各1位元。
〔讀出處理〕
其次，說明有關讀出處理。
邏輯電路301，為了讀出向記憶體裝置200所寫入的資料，向記憶體電路200的控制部203輸出表示“再生模式”的模式選擇信號MODE。
其次，邏輯電路301，為了選擇讀出所寫入的資料之記憶格，向記憶體裝置200的位址緩衝器202依序輸出位址信號ADDRESS。根據此，在記憶體裝置200，對應位址信號ADDRESS的記憶格被依序選擇。
其次，在記憶體裝置200，進行和第2實施形態的再生模式相同之動作。根據此，記憶體裝置200所記憶的資料各1位元作為輸出資料Dout被讀出。
〔重設處理〕
其次，說明有關重設處理。
邏輯電路301，為了重設記憶體裝置200所記憶的資料，向記憶體電路200的控制部203輸出表示“重設模式”的模式選擇信號MODE。
其次，邏輯電路301，為了選擇重設記憶體裝置200所記憶的資料的記憶格，向記憶體裝置200的位址緩衝器202依序輸出位址信號ADDRESS。根據此，對應記憶體裝置200的位址信號ADDRESS的記憶格被依序選擇。
其次，在記憶體裝置200，進行和第2實施形態的重設模式相同之動作。根據此，記憶體裝置200所記憶的資料各1位元受到重設。
<效果>
如上所述，將能夠向記憶體裝置高速的記憶大量的情報。
(第4實施形態)
<結構>
圖14係顯示本發明第4實施形態中半導體積體電路(reconfigurable LSI)400之結構。該電路400具備了圖13所示的記憶體裝置200、處理器401、界面402、在1個半導體晶片上被形成。記憶體裝置200，被使用來作為程式ROM，記憶處理器401動作時之必要程式。處理器401，按照記憶體裝置200所記憶的程式動作，控制記憶體裝置200及界面402。界面402，向記憶體裝置200依序輸出從外部被輸入的程式。
<動作>
其次，說明有關圖15所示的半導體積體電路(reconfigurable LSI)400之動作。在該電路400之動作，具有按照被記憶的程式動作之程式執行處理、和將記憶體裝置200所記憶的程式改寫成另外新的程式的程式改寫處理。
〔程式執行處理〕
首先，說明有關程式執行處理。
處理器401，為了讀出記憶體裝置200所記憶的程式，向記憶體電路200的控制部203輸出表示“再生模式”的模式選擇信號MODE。
其次，處理器401，向記憶體裝置200的位址緩衝器202依序輸出表示寫入了該必要程式的記憶格之位址信號ADDRESS。根據此，在記憶體裝置200，對應位址信號ADDRESS的記憶格被依序選擇。
其次，在記憶體裝置200，進行和第2實施形態的再生模式相 同之動作。根據此，記憶體裝置200所記憶的程式作為輸出資料Dout各1位元被讀出。
其次，處理器401按照讀出的程式，進行規定演算。
〔程式改寫處理〕
其次，說明有關程式改寫處理。
處理器401，為了消去記憶體裝置200所記憶的程式(改寫對象之程式)，向記憶體裝置200的控制部203輸出表示“重設模式”的模式選擇信號MODE。
其次，處理器401，向記憶體裝置200的位址緩衝器202依序輸出表示記憶成為改寫對象的程式之記憶格的位置之位址信號ADDRESS。根據此，在記憶體裝置200，對應位址信號ADDRESS的記憶格被依序選擇。
其次，在記憶體裝置200，進行和第2實施形態的重設模式相同之動作。根據此，被記憶格所記憶的程式各1位元被重設。
其次，處理器401，一旦完成記憶格之重設，為了寫入新的程式，向記憶體裝置200的控制部203輸出表示“記憶模式”的模式選擇信號MODE。
其次，處理器401，向記憶體裝置200的位址緩衝器202依序輸出表示了應該記憶的新程式之記憶格的位置之位址信號ADDRESS。根據此，在記憶體裝置200，對應了位址信號ADDRESS的記憶格被依序選擇。
其次，處理器401，從外部經由界面402向記憶體裝置200的控制部203各1位元被輸出。在記憶體裝置200，進行和第2實施形態的記憶模式相同的處理。根據此，新的程式各1位元被記憶到記憶體裝置200。
這樣的，由於記憶體裝置200為能夠改寫的非揮發型性記憶體，因此能夠改寫所記憶的程式之內容。換言之，在處理器501能夠取代實現的機能。並且，在記憶體裝置200預先記憶複數的程式，也能夠取代按照讀出程式以處理器401來實現之機能。
<效果>
如上所述，能夠以1個LSI實現相異之機能(所謂re-configurable)。
在上述之說明，為了使此電氣元件的電阻狀態改變，只要施加的電脈衝滿足規定條件即可。因此，在記憶/重設時向電氣元件施加滿足該條件的電脈衝，再生時向電氣元件施加不滿足該條件的電壓，則能夠獲得相同效果。換言之，雖然說明了施加電壓值為“+2.5V”、脈衝持續時間為“100nsec”的正極性脈衝時電氣元件的電阻狀態從“高電阻狀態”變化為“低電阻狀態”之例子，但是，即使此電脈衝之電壓值及脈衝持續時間為其他數值，也能夠獲得相同效果。並且，經由相當於電氣元件的初始化之格式化(forming)方法，施加負極性脈衝，電氣元件的電阻狀態也會從“高電阻狀態”變化為“低電阻狀態”。
並且，在上述的實施形態，雖然說明了利用本發明的電氣元件作為“記憶格”的例子，但是，利用用途並不限於此。譬如，也能夠將本發明的電氣元件利用在作為用來決定複數信號的轉換之開關元件、用來轉換頻率的可變電阻元件(參照圖16A)、決定複數信號的混合比率之可變電阻元件(參照圖16B)，和電容器的組合決定時間常數之時間常數變化元件等。譬如，在圖16A、圖16B中，改變電氣元件102的電阻值，切換開關SWa、SWb使電氣元件102和電源5電性連接。其次，以電源5向電氣元件102施加規定電脈衝。根據此，電氣元件102電阻值產生變化。其次，將開關SWa、SWb回復到原來連接狀態。像這樣的經由使用電氣元件102來作為可變電阻元件，能夠實現頻率可變電路(圖16A)、改變混合比率的混合電路(圖16B)。
【產業上之利用可能性】
本發明的電氣元件能夠以良好成品率進行製造，因此，作為非揮發性記憶體、或其他可變電阻元件等非常有用。
1．．．上部電極
2．．．可變電阻薄膜
3．．．下部電極
4．．．基板
5．．．電源
101－1,101－2．．．端子
102．．．電氣元件
200．．．記憶體裝置
201．．．記憶體陣列
202．．．位址緩衝器
203．．．控制部
204．．．行解碼器
205．．．字線驅動器
206．．．列解碼器
207．．．位元線/陽極線驅動器
a1,a2,b1,b2,b3,b－1,b－2,b－p．．．基準層
A,B,C．．．週期單位層
MC211,MC212,MC221,MC222．．．記憶格
T211,T212,T221,T222．．．電晶體
SWa,SWb．．．開關
W1,W2．．．字線
B1,B2．．．位元線
P1,P2．．．陽極線
300．．．半導體積體電路
301．．．邏輯電路
400．．．半導體積體電路
401．．．處理器
402．．．界面
圖1係顯示電氣元件之基本結構圖。
圖2係顯示圖1所示可變電阻薄膜組成之一例圖。
圖3係顯示圖2所示具有可變電阻薄膜之電氣元件之電阻變化表。
圖4係顯示圖2所示具有可變電阻薄膜之電氣元件的測量值分佈圖。
圖5係顯示具有組成均一的可變電阻薄膜之電氣元件的測量值分佈圖。
圖6係顯示圖1所示可變電阻薄膜組成之一例圖。
圖7係顯示圖1所示可變電阻薄膜組成之一例圖。
圖8係顯示圖1所示可變電阻薄膜組成之一例圖。
圖9係顯示電阻分佈的半值寬度與週期單位層的厚度之關係的圖表。
圖10係顯示電氣元件之電路記號圖。
圖11係為圖10所示電氣元件之電阻變化之說明圖。
圖12係為圖10所示電氣元件之輸出電流之說明圖。
圖13係為本發明第2實施形態之記憶體裝置之整體結構圖。
圖14係為本發明第3實施形態之半導體積體電路之整體結構圖。
圖15係為本發明第4實施形態之半導體積體電路之整體結構圖。
圖16A係顯示電氣元件用途之例圖。圖16B係顯示電氣元件用途之另外一個例圖。
1．．．上部電極
2．．．可變電阻薄膜
3．．．下部電極
4．．．基板
5．．．電源

Claims (16)

  1. 一種電氣元件，其具備：第1電極，第2電極，連接至上述第1電極和上述第2電極之間的可變電阻薄膜；上述可變電阻薄膜，含鐵及氧作為構成元素，氧含有量在薄膜厚度方向產生變化。
  2. 如申請專利範圍第1項之電氣元件，上述可變電阻薄膜含有複數基準層，該複數基準層在上述薄膜厚度方向連續疊層；上述複數基準層之每一個所示之氧含有量，相異於與該基準層鄰接的基準層所示之氧含有量。
  3. 如申請專利範圍第1項之電氣元件，上述可變電阻薄膜包含複數週期單位層，該複數週期單位層在上述薄膜厚度方向連續疊層；上述複數週期單位層之每一個含有在上述薄膜厚度方向連續疊層之複數基準層；上述複數基準層之每一個所示之氧含有量，相異於與該基準層鄰接的基準層所示之氧含有量。
  4. 如申請專利範圍第3項之電氣元件，上述複數基準層為，顯示第1氧含有量的第1基準層、和顯示第2氧含有量且在上述第1基準層上被疊層的第2基準層。
  5. 如申請專利範圍第3項之電氣元件，上述複數基準層之每一個所示之氧含有量，相異於與該基準層相同週期單位層中所含的其他基準層之每一個所示之氧含有量。
  6. 如申請專利範圍第1項之電氣元件，上述可變電阻薄膜含有在上述薄膜厚度方向連續被疊層的複數週期單位層，上述複數週期單位層之每一個在薄膜厚度方向之氧含有量連續性變化。
  7. 如申請專利範圍第3或6項之電氣元件，上述週期單位層之厚度為50nm以下。
  8. 如申請專利範圍第1項之電氣元件，上述可變電阻薄膜之厚度為200nm以下。
  9. 如申請專利範圍第1項之電氣元件，上述第1電極及上述第2電極之至少一個為使用Ag、Au、Pt、Ru、Ir、RuO2 、IrO2 之其中之一所構成的電極。
  10. 如申請專利範圍第1項之電氣元件，上述電氣元件，經由在上述第1電極和上述第2電極之間施加規定的電脈衝使電阻值變化，來記憶1位元或多位元之情報。
  11. 如申請專利範圍第1項之電氣元件，上述電氣元件，經由在上述第1電極和上述第2電極之間施加規定電壓使對應該電氣元件的電阻流過，來讀出1位元或多位元之情報。
  12. 一種記憶體裝置，包括：複數字線，複數位元線，與上述複數位元線以一對一的方式對應的複數陽極線，複數電晶體，與上述複數電晶體以一對一的方式對應的複數電氣元件，驅動上述複數字線的字線驅動部，以及驅動上述複數位元線和上述複數陽極線的位元線/陽極線驅動部；上述複數電晶體之每一個與和該電晶體對應的電氣元件，在上述複數位元線的其中之一與和該位元線對應的陽極線之間被串聯連接；上述複數電晶體之每一個，被連接到和該電晶體對應的位元線與和該電晶體對應的電氣元件之間，其閘極和上述複數字線的其中之一連接；上述複數電氣元件之每一個具有，連接到與該電氣元件對應的電晶體之第1電極、連接到與該電氣元件對應的陽極線之第2電極、以及連接到上述第1電極和上述第2電極之間之可變電阻薄膜；上述可變電阻薄膜，含鐵及氧作為構成元素，氧含有量在薄膜厚度方向產生變化。
  13. 如申請專利範圍第12項之記憶體裝置，其中，複數電氣元件的其中之一記憶情報時，字線驅動部，向上述複數字線中欲記憶上述情報的電氣元件所連接的字線施加活性化電壓，位元線/陽極線驅動部，向上述複數位元線中欲記憶上述情報的電氣元件所連接的位元線施加第1電脈衝，同時，向與該位元線對應的陽極線施加第2電脈衝。
  14. 如申請專利範圍第12項之記憶體裝置，其中，於再生上述複數電氣元件的其中之一所記憶的情報時，字線驅動部，向上述複數字線中欲讀出上述情報的電氣元件所連接的字線施加活性化電壓，位元線/陽極線驅動部，向上述複數位元線中欲讀出上述情報的電氣元件所連接的位元線施加第1再生電壓，同時，向與該位元線對應的陽極線施加第2再生電壓。
  15. 一種半導體積體電路，包括：如申請專利範圍第12項之記憶體裝置，和邏輯電路；該邏輯電路，具有向上述記憶體裝置記憶位元資料之記憶模式、以及向上述記憶體裝置讀出被記憶的位元資料之再生模式。
  16. 一種半導體積體電路，包括：如申請專利範圍第12項之記憶體裝置，以及具有程式執行模式和程式改寫模式的處理器；在上述程式執行模式，按照上述記憶體裝置所記憶的程式動作，在上述程式改寫模式，將上述記憶體裝置所記憶的程式改寫成從外部所輸入的新的程式。
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