JP5049491B2 - 電気素子，メモリ装置，および半導体集積回路 - Google Patents

電気素子，メモリ装置，および半導体集積回路 Download PDF

Info

Publication number
JP5049491B2
JP5049491B2 JP2005369090A JP2005369090A JP5049491B2 JP 5049491 B2 JP5049491 B2 JP 5049491B2 JP 2005369090 A JP2005369090 A JP 2005369090A JP 2005369090 A JP2005369090 A JP 2005369090A JP 5049491 B2 JP5049491 B2 JP 5049491B2
Authority
JP
Japan
Prior art keywords
bit
electrode
electric element
memory device
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005369090A
Other languages
English (en)
Other versions
JP2007173515A (ja
Inventor
浩一 小佐野
俊作 村岡
覚 三谷
久美男 名古
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2005369090A priority Critical patent/JP5049491B2/ja
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to PCT/JP2006/321387 priority patent/WO2007072628A1/ja
Priority to EP06822358A priority patent/EP1965426A4/en
Priority to CN200680013802XA priority patent/CN101164168B/zh
Priority to KR1020077017588A priority patent/KR101333448B1/ko
Priority to US11/883,481 priority patent/US7786548B2/en
Priority to TW095147094A priority patent/TWI398945B/zh
Publication of JP2007173515A publication Critical patent/JP2007173515A/ja
Application granted granted Critical
Publication of JP5049491B2 publication Critical patent/JP5049491B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、与えられる電気的パルスに応じてその抵抗値が変化する可変抵抗材料を用いた電気素子，メモリ装置，および半導体集積回路に関する。
近年、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するために、不揮発性記憶素子の要望が大きくなってきており、さらに記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、長寿命化の要求がますます高まりつつある。こうした要求に対し、与えられる電気的パルスに応じてその抵抗値が変化するペロブスカイト材料（例えば、Pr(1-X)CaXMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoXOY(GBCO)など）を用いて不揮発性記憶素子を構成する技術が、米国特許第6,204,139号公報（特許文献１）に開示されている。この特許文献１に開示された技術は、これらの材料（以下、可変抵抗材料と記す。）に所定の電気的パルスを与えてその抵抗値を増大もしくは減少させ、その結果変化した抵抗値を異なる数値の記憶に用いることにより、記憶素子として用いるというものである。
また、特開2004-342843号公報（特許文献２）には、アモルファス酸化物（例えば、Ti，V，Fe，Co，Y，Zr，Nb，Mo，Hf，Ta，W，Ge，Siの中から選ばれる１つ以上の元素の酸化物）にAgあるいはCuの電極を設けて電圧を印加することによって、電極材料であるAgあるいはCuをイオン化して薄膜中に拡散させ、アモルファス酸化物の抵抗値を変化させる不揮発性記憶素子に関する技術が開示されている。
米国特許第6,204,139号公報 特開2004-342843号公報
しかしながら、可変抵抗薄膜材料として高温超伝導材料やCMR材料のようなペロブスカイト構造を有する酸化物を用いた不揮発性記憶素子に関して述べると、同一の作製条件の下で複数の記憶素子を作製しても、各々の記憶素子が示す可変抵抗特性が互いに等しくならずにばらつきが生じることがある。例えば、同一条件の下に作製した各々の記憶素子に対して同一の電気的パルスを印加しても、各々の記憶素子が互いに異なる抵抗値を示す（異なる可変抵抗特性を示す）場合がある。このように、記憶素子の再現性（同じ特性を有する素子を繰り返し作製することができる程度）が低く、歩留まりが悪い場合がある。
また、特許文献２に記載の不揮発性記憶素子（アモルファス酸化物材料とAgあるいはCu電極による不揮発性記憶素子）は、可変抵抗薄膜材料がアモルファス薄膜であるため、長期間使用時にアモルファス薄膜の結晶化に起因する特性変化が生じる可能性がある。
本発明は、再現性が高く歩留まりが良い電気素子を提供することを目的とする。
この発明の１つの局面に従うと、電気素子は、第１の電極と、第２の電極と、可変抵抗薄膜とを備える。可変抵抗薄膜は、第１の電極と第２の電極との間に接続される。また、可変抵抗薄膜は、Fe（鉄）およびO（酸素）を主たる構成元素として含み、膜厚方向に酸素含有量が変調されている。
Fe（鉄）およびO（酸素）を主たる構成元素として含む可変抵抗薄膜を備える電気素子において、膜厚方向に可変抵抗薄膜の酸素含有量を変調することによって、従来よりも、可変抵抗特性のばらつきを抑制できることがわかった。これにより、従来よりも、電気素子の再現性を高めることができ、電気素子を歩留まり良く作製することができる。また、可変抵抗薄膜の材料は、アモルファスではなく、微結晶構造を有する。したがって、従来よりも、長時間使用しても特性変化が生じにくい。
好ましくは、上記可変抵抗薄膜は、上記膜厚方向に連続して積層された複数の基準層を含む。複数の基準層の各々が示す酸素含有量は、その基準層に隣接する基準層が示す酸素含有量とは異なる。
好ましくは、上記可変抵抗薄膜は、上記膜厚方向に連続して積層された複数の周期単位層を含む。複数の周期単位層の各々は、上記膜厚方向に連続して積層された複数の基準層を含む。複数の基準層の各々が示す酸素含有量は、その基準層に隣接する基準層が示す酸素含有量とは異なる。
好ましくは、上記複数の基準層は、第１基準層と、第２基準層とである。第１基準層は、第１の酸素含有量を示す。第２基準層は、第２の酸素含有量を示し、且つ、第１の基準層の上に積層される。
好ましくは、上記複数の基準層の各々が示す酸素含有量は、その基準層と同一の周期単位層に含まれる他の基準層の各々が示す酸素含有量とは異なる。
好ましくは、上記可変抵抗薄膜は、上記膜厚方向に連続して積層された複数の周期単位層を含む。複数の周期単位層の各々は、膜厚方向において酸素含有量が連続的に変化している。
好ましくは、上記周期単位層の厚さは、５０nm以下である。
好ましくは、上記可変抵抗薄膜の膜厚は、２００nm以下である。
好ましくは、上記第１の電極および上記第２の電極のうち少なくとも１つは、Ag，Au，Pt，Ru，RuO2，Ir，IrO2のうちいずれかを用いて構成された電極である。
好ましくは、上記電気素子は、上記第１の電極と上記第２の電極との間に所定の電気的パルスが印加されて抵抗値を変化することによって、１ビットあるいは多ビットの情報を記憶する。
好ましくは、上記電気素子は、上記第１の電極と上記第２の電極との間に所定の電圧が印加されて電気素子の抵抗値に応じた電流が流れることによって、１ビットあるいは多ビットの情報を読み出す。
この発明のもう１つの局面に従うと、メモリ装置は、複数のワード線と、複数のビット線と、複数のビット線に一対一で対応する複数のプレート線と、複数のトランジスタと、複数のトランジスタに一対一で対応する複数の電気素子と、複数のワード線を駆動するワード線駆動部と、複数のビット線と複数のプレート線とを駆動するビット線／プレート線駆動部とを備える。複数のトランジスタの各々とそのトランジスタに対応する電気素子とは、複数のビット線のうちいずれか１本とそのビット線に対応するプレート線との間に直列に接続される。複数のトランジスタの各々は、そのトランジスタに対応するビット線とそのトランジスタに対応する電気素子との間に接続され、ゲートが複数のワード線のうちいずれか１本に接続される。複数の電気素子の各々は、第１の電極と、第２の電極と、可変抵抗薄膜とを含む。第１の電極は、その電気素子に対応するトランジスタに接続される。第２の電極は、その電気素子に対応するプレート線に接続される。可変抵抗薄膜は、第１の電極と第２の電極との間に接続される。可変抵抗薄膜は、Fe（鉄）およびO（酸素）を主たる構成元素として含み、膜厚方向に酸素含有量が変調されている。
上記メモリ装置では、メモリ装置の大半の領域を占有するメモリアレイを精度良く作製することができるので、従来よりも、メモリ装置を格段に歩留まり良く作製することができる。また、メモリを構成する可変抵抗薄膜の材料は、アモルファスではなく、微結晶構造を有する。したがって、従来よりも、長時間使用してもメモリアレイとしての信頼性を維持することができる。
好ましくは、上記複数の電気素子のうちいずれか１つに情報を記憶するときには、上記ワード線駆動部は、上記複数のワード線のうち上記情報を記憶しようとする電気素子が接続されたワード線に活性化電圧を印加する。また、上記ビット線／プレート線駆動部は、上記複数のビット線のうち上記情報を記憶しようとする電気素子が接続されたビット線に第１の電気的パルスを印加するとともに、そのビット線に対応するプレート線に第２の電気的パルスを印加する。
上記メモリ装置では、情報を記憶しようとする電気素子にのみ所定の電気的パルスが印加されることになるので、その電気素子に情報を書き込むことができる。
好ましくは、上記複数の電気素子のうちいずれか１つに記憶された情報を再生するときには、上記ワード線駆動部は、上記複数のワード線のうち上記情報を読み出そうとする電気素子が接続されたワード線に活性化電圧を印加する。上記ビット線／プレート線駆動部は、上記複数のビット線のうち上記情報を読み出そうとする電気素子が接続されたビット線に第１の再生電圧を印加するとともに、そのビット線に対応するプレート線に第２の再生電圧を印加する。
上記メモリ装置では、情報を読み出そうとする電気素子にのみ所定の電圧が印加されることになるので、その電気素子から情報を読み出すことができる。
この発明のさらにもう１つの局面に従うと、半導体集積回路は、上記メモリ装置と、所定の演算を行う論理回路とを備える。論理回路は、記憶モードおよび再生モードを有する。論理回路は、記憶モードのときには、ビットデータを上記メモリ装置に記憶する。また、論理回路は、再生モードのときには、上記メモリ装置に記憶されたビットデータを読み出す。
この発明のさらにもう１つの局面に従うと、半導体集積回路は、上記メモリ装置と、プログラム実行モードとプログラム書換モードとを有するプロセッサとを備える。プロセッサは、プログラム実行モードでは、上記メモリ装置に記憶されたプログラムに従って動作する。また、プロセッサは、プログラム書換モードでは、上記メモリ装置に記憶されたプログラムを外部から入力した別の新たなプログラムに書き換える。
以上のように、電気素子の再現性を高めることができ、電気素子を歩留まり良く作製することができる。
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
（電気素子の基本構成および基本特性）
まず、本実施形態に用いられる電気素子の基本構成および基本特性について説明する。
電気素子の基本構成を図１に示す。電子素子では、基板４上に下部電極３が形成され、下部電極３上に可変抵抗薄膜２が形成され、可変抵抗薄膜２上に上部電極１が形成される。電源５は、上部電極１と下部電極３との間に所定の電圧を印加する。電源５によって所定の条件を満たす電圧が印加されると、電気素子の抵抗値は、増加／減少する。例えば、ある閾値よりも大きな電圧値を有する電気的パルスが印加されると、電気素子の抵抗値が減少する。一方、その閾値よりも小さな電圧値を有する電圧（所定の条件を満たさない電圧）が印加されても、その電圧は、電気素子の抵抗変化に影響を及ぼさない（つまり、電気素子の抵抗値は変化しない）。
上部電極１および下部電極３に用いる材料は、仕事関数が低いものほど好ましい。例えば、Pt，Ru，Ir，Ag，Au，RuO2，IrO2が好ましい。ただし、可変抵抗薄膜２を形成する際に、通常、基板４が加熱されるので、下部電極３に用いる材料は、この加熱温度においても安定なものを用いた方が良い。
可変抵抗薄膜２の膜厚は、１μm以下であることが好ましい。可変抵抗薄膜２の膜厚を１μm以下にすれば、電気的パルスによって電気素子の抵抗値を変化させることが十分可能である。
さらに、可変抵抗薄膜２の膜厚は、２００nm以下であることが好ましい。製造プロセスにおいてリソグラフィーを行う場合、可変抵抗薄膜２の膜厚が薄いほど加工しやすいからである。また、可変抵抗薄膜２の膜厚が薄いほど、電気素子の抵抗値を変化させる電気的パルスの電圧値が低くてすむ。
本実施形態における可変抵抗薄膜２は、Fe（鉄）およびO（酸素）を主たる構成元素として含み、且つ、膜厚方向に酸素含有量が変調されている。以下に、このような可変抵抗薄膜を用いる理由について、膜厚方向に酸素含有量が変調された可変抵抗薄膜を有する電気素子（電気素子（Ａ），電気素子（Ａ’），電気素子（Ａ”））と、膜厚方向において酸素含有量が均一である可変抵抗薄膜を有する電気素子（電気素子（Ｂ））とを比較しつつ説明する。
＜電気素子（Ａ）＞
まず、電気素子（Ａ）の特性について説明する。電気素子（Ａ）では、複数の基準層が膜厚方向に連続して積層されて、可変抵抗薄膜２が形成される。ここで、基準層とは、膜厚方向における酸素含有量が一定である層を意味する。また、複数の基準層の各々が示す酸素含有量は、その基準層に隣接する基準層が示す酸素含有量とは異なる。
図１のように、基板４上に下部電極３を形成した。次に、Fe-Oのターゲットを用いてスパッタリングを実行し、下部電極３上に可変抵抗薄膜２を形成した。次に、上部電極１を可変抵抗薄膜２上に形成した。なお、可変抵抗薄膜２を形成する際、組成変調の周期（すなわち、膜厚方向における酸素含有量の変化の周期）が「１０nm」になるように、Arガス中に対して「４％」の酸素分圧を周期的に混合した。詳しく述べると、図２のように、ある期間では酸素を混合せずに（つまり、酸素分圧「０％」の条件の下で）スパッタリングを実行することによって５nmの基準層ａ１を形成し、もう一方の期間では酸素を混合して（つまり、酸素分圧「４％」の条件の下で）スパッタリングを実行することによって５nmの基準層ａ２を形成した。このように酸素分圧の条件を交互に周期的に変化させて、複数の周期単位層Ａが膜厚方向に連続して積層された可変抵抗薄膜２を形成した。複数の周期単位層の各々は、互いに同一の構成である。ここで、周期単位層Ａは、図２において波線で囲ったように、１つの基準層ａ１と１つの基準層ａ２とからなる。また、上述の「組織変調の周期が１０nm」とは、周期単位層Ａを構成する基準層ａ１の厚さ「５nm」と基準層ａ２の厚さ「５nm」との和が「１０nm」であることを示す。このようにして、電気素子（Ａ）を作製した。
上部電極１：Pt（膜厚０．４μm）
可変抵抗薄膜２：Fe-O（膜厚０．１μm，周期単位層の厚さ１０nm，基準層２つ）
下部電極３：Pt（膜厚０．４μm）
次に、上述のように作製した電気素子（Ａ）に対して、２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに電気素子の抵抗値を測定した。なお、正極性パルスは、上部電極１が下部電極３に対して「正」になる電気的パルスであり、ここでは、電圧値が「＋２．５Ｖ」でありパルス幅が「１００ns」であった。また、負極性パルスは、上部電極１が下部電極３に対して「負」になる電気的パルスであり、ここでは、電圧値が「−２．５Ｖ」でありパルス幅が「１００ns」であった。また、ここでは、電気素子の抵抗値を求めるために、上部電極１と下部電極３との間に測定電圧（電気素子の抵抗変化に影響を及ぼさない電圧。ここでは、「０．５Ｖ」）を印加した。つまり、測定電圧の電圧値と測定電圧印加時に流れる電流の電流値とを用いて電気素子の抵抗値を求めた。
このような実験における測定結果を図３に示す。電気素子の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。また、ここでは、２種類の電気的パルスを交互に印加したので、電気素子は、正極性パルスが印加されると高抵抗状態（他方の状態よりも高い抵抗値を示す状態）から低抵抗状態（他方の状態よりも低い抵抗値を示す状態）へ、負極性パルスが印加されると低抵抗状態から高抵抗状態へ、周期的に変化した。なお、一般的に、測定開始初期における抵抗変化はばらつくので、図３では、電気的パルスの印加を繰り返して可変抵抗の抵抗変化がおおよそ一定になった状態のデータを示している。また、図３に示した電気素子の抵抗値は、測定結果のうち最も大きい抵抗値を用いて各々の抵抗値を規格化した値である。なお、この電子素子（Ａ）において最大抵抗値は「１．２MΩ」であった。
＜電気素子（Ｂ）＞
次に、電気素子（Ａ）の比較対象である電気素子（Ｂ）の特性について説明する。
図１のように、基板４上に下部電極３を形成した。次に、Fe-Oのターゲットを用いてスパッタリングを実行し、下部電極３上に可変抵抗薄膜２を形成した。次に、上部電極１を可変抵抗薄膜２上に形成した。なお、可変抵抗薄膜２を形成する際、酸素分圧「２％」のArガス中においてスパッタリングを実行した。つまり、酸素分圧は「２％」のまま一定であった。このようにして、電気素子（Ｂ）を作製した。
上部電極１：Pt（膜厚０．４μm）
可変抵抗薄膜２：Fe-O（膜厚０．１μm：組成均一）
下部電極３：Pt（膜厚０．４μm）
次に、上述のように作製した電気素子（Ｂ）に対して、電気素子（Ａ）の場合と同様に、２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに電気素子の抵抗値を測定した。
このような実験を行った結果、電気素子（Ｂ）の抵抗値は、電気素子（Ａ）と同様に、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。
＜電気素子（Ａ）と電気素子（Ｂ）との比較＞
次に、同一の成膜条件の下、電気素子（Ａ）の作製を１０回行った。１回の成膜によって作製される基板には、複数の電気素子（Ａ）が形成される。次に、その１０枚の基板の各々から５個の電気素子（Ａ）を選別して、その選別された電気素子（Ａ）の各々に対して上述の実験を行い、抵抗値を測定した。具体的には、各々の電気素子（Ａ）に対して２種類の電気的パルスを交互に計４０回印加して、１つの電気素子（Ａ）につき４０個の抵抗値を測定した。そのような測定を５０個の電気素子（Ａ）のすべてに対して実施した。その結果、全部で２０００個の測定値（抵抗値）を得た。
複数の電気素子（Ａ）についての測定結果を図４に示す。図４は、それら測定値の分布を示す。なお、図４では、比較的高抵抗側に集中する抵抗値の平均が「１」になるように、測定値（抵抗値）が規格化されている。
電気素子（Ａ）と同様に、同一の成膜条件の下、電気素子（Ｂ）の作製を１０回行った。複数の電気素子（Ｂ）についての測定結果を図５に示す。なお、図５では、図４と同様に、測定値（抵抗値）が規格化されている。
図４と図５とを比較すると、電気素子（Ａ）の方（図４）が分布のばらつきが少なく、測定値（抵抗値）が特定の抵抗値（ここでは、２つの抵抗値）に集中することがわかった。
＜電気素子（Ａ’）＞
次に、電気素子（Ａ’）の特性について説明する。電気素子（Ａ’）では、複数の周期単位層が膜厚方向に連続して積層されて、可変抵抗薄膜２が形成される。複数の周期単位層の各々には、膜厚方向に連続して積層された３つの基準層が存在する。また、３つの基準層の各々が示す酸素含有量は、他の２つの基準層の各々が示す酸素含有量とは異なる。
図１のように、基板４上に下部電極３を形成した。次に、Fe-Oのターゲットを用いてスパッタリングを実行し、下部電極３上に可変抵抗薄膜２を形成した。次に、上部電極１を可変抵抗薄膜２上に形成した。なお、可変抵抗薄膜２を形成する際、組成変調の周期が「９nm」になるように、Arガス中に対して混合する酸素分圧を「０％」，「２％」，「４％」と周期的に変化させた。詳しく述べると、図６のように、第１期間では酸素分圧を「０％」にしてスパッタリングを実行することによって３nmの基準層ｂ１を形成し、第２期間では酸素分圧を「２％」にしてスパッタリングを実行することによって３nmの基準層ｂ２を形成し、第３期間では酸素分圧を「４％」にしてスパッタリングを実行することによって３nmの基準層ｂ３を形成した。このように酸素分圧の条件を周期的に変化させて、膜厚方向に複数の周期単位層Ｂが連続して積層された可変抵抗薄膜２を形成した。ここで、周期単位層Ｂは、図６において波線で囲ったように、１つの基準層ｂ１，１つの基準層ｂ２，１つの基準層ｂ３からなる。このようにして、電気素子（Ａ’）を作製した。
上部電極１：Pt（膜厚０．４μm）
可変抵抗薄膜２：Fe-O（膜厚０．０９μm，周期単位層の厚さ９nm，基準層３つ）
下部電極３：Pt（膜厚０．４μm）
次に、上述のように作製した電気素子（Ａ’）に対して、電気素子（Ａ）と同様の実験を実行した。電気素子（Ａ’）に対する実験結果は、電気素子（Ａ）とほぼ同様の結果（図３，図４）になった。
＜変形例１＞
また、電気素子（Ａ’）では、同一の構成を示す複数の周期単位層を連続して積層するために、作製時において酸素分圧を「０％→２％→４％」，「０％→２％→４％」，・・・と繰り返して変化したが、「０％→２％→４％→２％」，「０％→２％→４％→２％」，・・・と繰り返し変化して作製した電気素子でも、電気素子（Ａ’）とほぼ同様の実験結果を得ることができた。つまり、図７のように、１つの周期単位層Ｂの中にｐ個（ｐは３以上の自然数）の基準層ｂ−１，ｂ−２，・・・，ｂ−ｐが存在する場合でも、同様の効果を得ることができた。
＜変形例２＞
さらに、可変抵抗薄膜２の作製時において酸素分圧を「０％→２％→４％→０％→４％」，「０％→２％→４％→０％→４％」，・・・と繰り返し変化させた場合も、電気素子（Ａ’）とほぼ同様の実験結果を得ることができた。つまり、１つの周期単位層において、同一の酸素含有量を示す基準層が複数存在していても、同様の効果を得ることができた。例えば、１つの周期単位層の中に５つの基準層が存在するものとすると、「０％」，「１％」，「２％」，「３％」，「４％」のように各々の基準層が示す酸素含有量が互いに異なる場合だけでなく、「０％」，「２％」，「４％」，「０％」，「２％」のように同一の酸素含有量を示す基準層が２つ以上存在している場合も同様の効果を得ることができた。
＜電気素子（Ａ”）＞
次に、電気素子（Ａ”）の特性について説明する。電気素子（Ａ”）では、複数の周期単位層が膜厚方向に連続して積層されて、可変抵抗薄膜２が形成される。複数の周期単位層の各々では、膜厚方向において酸素含有量が連続的に変化している。
図１のように、基板４上に下部電極３を形成した。次に、Fe-Oのターゲットを用いてスパッタリングを実行し、下部電極３上に可変抵抗薄膜２を形成した。次に、上部電極１を可変抵抗薄膜２上に形成した。なお、可変抵抗薄膜２を形成する際、組成変調の周期が「１０nm」になるように、Arガス中に対して混合する酸素分圧を「０％」から「４％」へ連続的に変化させた。詳しく述べると、図８のように、所定期間中に酸素分圧を「０％」から「４％」へ連続的に増加させながらスパッタリングを実行することによって、１０nmの周期単位層Ｃを形成した。この作業を繰り返し実行することによって、膜厚方向に連続して積層された複数の周期単位層からなる可変抵抗薄膜２を形成した。このようにして、電気素子（Ａ”）を作製した。
上部電極１：Pt（膜厚０．４μm）
可変抵抗薄膜２：Fe-O（膜厚０．１μm，周期単位層の厚さ１０nm，連続的に変化）
下部電極３：Pt（膜厚０．４μm）
次に、上述のように作製した電気素子（Ａ”）に対して、電気素子（Ａ）と同様の実験を実行した。電気素子（Ａ”）に対する実験結果は、電気素子（Ａ）とほぼ同様の結果（図３，図４）になった。
以上、電気素子（Ａ），電気素子（Ａ’），電気素子（Ａ”）の実験結果より、電気素子に備えられる可変抵抗薄膜の酸素含有量を膜厚方向に変調すれば、電気素子の可変抵抗特性のばらつきを抑制できることがわかった。これにより、従来よりも、電気素子の再現性を高めることができ、電気素子を歩留まり良く作製することができる。
なお、酸素分圧の割合や混入方法は、上記の条件に限定されない。
＜周期単位層の厚さ＞
また、周期単位層の厚みが異なる複数の電気素子（Ａ）を作成し、各々の電気素子（Ａ）に対して抵抗値を測定した。ここでは、周期単位層の厚さが１０nmである電気素子（Ａ），３５nmである電気素子（Ａ），５０nmである電気素子（Ａ），１００nmである電気素子（Ａ），１５０nmである電気素子（Ａ）を作成した。次に、各々の電気素子（Ａ）に対して抵抗値を測定した後、図４のような抵抗値の分布を求め、高抵抗状態のピーク値の半値幅と低抵抗状態のピーク値の半値幅とを求めた。
図９は、高抵抗状態のピーク値の半値幅を比較するためのグラフである。図９のように、周期単位層の厚みが「５０nm」以下になると、平均値からのばらつきが抑制されることがわかった。また、電気素子（Ａ’），電気素子（Ａ”）においても、電気素子（Ａ）と同様の結果となった。また、低抵抗状態のピーク値の半減値についても、ほぼ同様な結果であった。
＜結晶性の評価＞
また、これらの電気素子に用いられた可変抵抗薄膜の結晶性の評価を、透過電子顕微鏡を用いた電子線回折により行った。電子線回折図形では、アモルファス構造を示す電子線回折図形（ハローパターン）ではなく、結晶構造に由来した斑点模様が確認できた。さらに、この可変抵抗薄膜について透過電子顕微鏡による断面ＴＥＭ観察を行った結果、結晶を確認することができた。
（第１の実施形態）
＜回路記号の定義＞
この発明の第１の実施形態による電気素子について説明する。なお、本実施形態で用いる電気素子の回路記号を図１０のように定義する。図１０において、図１の上部電極１は端子１０１−１に接続される。一方、図１の下部電極３は、端子１０１−２に接続される。
図１１のように、端子１０１−２に対して端子１０１−１が「正極性」となる電気的パルス（正極性パルス）が電気素子１０２に印加されると、電気素子１０２の抵抗値は減少する。逆に、端子１０１−２に対して端子１０１−１が「負極性」となる電気的パルス（負極性パルス）が電気素子１０２に印加されると、電気素子１０２の抵抗値は増加する。すなわち、矢印の向きに電流が流れるように電気的パルスが印加されると電気素子１０２の抵抗値が減少する。一方、矢印に対して逆向きに電流が流れるように電気的パルスが印加されると、電気素子１０２の抵抗値が増加する。
また、図１２のように、電気素子の抵抗変化に影響を及ぼさない電圧（再生電圧）を印加すると、電気素子１０２の抵抗値に応じた出力電流が流れる。つまり、電気素子１０２の抵抗値が「Ｒａ」のときには電流値「Ｉａ」を有する出力電流が流れ、電気素子１０２の抵抗値が「Ｒｂ」のときには電流値「Ｉｂ」を有する出力電流が流れる。
＜動作＞
次に、図１０に示した電気素子１０２による動作について説明する。ここでは、電気素子１０２は、メモリとして使用され、１ビットデータの処理を行う。なお、電気素子１０２の抵抗値は、高抵抗状態に初期化されているものとする。また、電気素子１０２の抵抗値が「高抵抗状態」であるときを「０」とし、電気素子１０２の抵抗値が「低抵抗状態」であるときを「１」とする。
〔記憶〕
電気素子１０２に「１」を示す１ビットデータを書き込む場合、端子１０１−２をグランドに落とし、端子１０１−１に記憶電圧を印加する。記憶電圧は、例えば、電圧値が「＋２．５Ｖ」でありパルス幅が「１００nsec」である電気的パルスである。電気素子１０２には正極性パルスが印加されるので、電気素子１０２の抵抗値は、低抵抗状態になる。このように、電気素子１０２は「１」を示す１ビットデータを記憶したことになる。
〔リセット〕
電気素子１０２の記憶状態を初期の状態に戻す場合、端子１０１−２をグランドに落とし、端子１０１−１にリセット電圧を印加する。リセット電圧は、例えば、電圧値が「−２．５Ｖ」でありパルス幅が「１００nsec」である電気的パルスである。電気素子１０２には負極性パルスが印加されるので、電気素子１０２の抵抗値は、高抵抗状態に戻る。このように、電気素子１０２の記憶状態は初期状態「０」に戻ったことになる。
〔再生〕
次に、端子１０１−２をグランドに落とし、端子１０１−１に再生電圧を印加する。再生電圧は、例えば、電圧値が「＋０．５Ｖ」を示す電圧である。電気素子１０２には再生電圧が印加されるので、電気素子１０２の抵抗値に応じた電流値を有する電流が端子１０１−１と端子１０１−２との間に流れる。次に、端子１０１−１と端子１０１−２との間を流れる電流の電流値と再生電圧の電圧値とに基づいて、電気素子１０２の抵抗値を求める。ここで、電気素子１０２の抵抗値が「高抵抗状態」であるときを「０」とし、電気素子１０２の抵抗値が「低抵抗状態」であるときを「１」とすれば、電気素子１０２から１ビットデータを再生したことになる。
＜効果＞
以上のように、電気素子１０２をメモリとして利用することができる。また、メモリを構成する可変抵抗薄膜の材料は、アモルファスではなく微結晶構造を有する。したがって、従来よりも、長時間使用してもメモリとしての信頼性を維持することができる。
なお、端子１０１−１，１０１−２の各々に印加される電圧は、上述の数値に限定されない。記憶時において、電気素子に対して正極性パルスが印加されるように端子１０１−１，１０１−２の各々に電圧を印加すれば、同様の効果が得られる。同様に、リセット時において、電気素子に対して負極性パルスが印加されるように端子１０１−１，１０１−２の各々に電圧を印加すれば、同様の効果が得られる。再生時も同様である。
また、本実施形態では、２つの抵抗状態に数値を割り当てて「１ビット」のデータを読み書きしているが、３つ以上の抵抗状態の各々に数値を割り当てて「多ビット」のデータを読み書きすることも可能である。この場合、その多ビットデータの値に応じて、印加するパルス電圧の電圧値または回数を調整すればよい。
（第２の実施形態）
＜全体構成＞
この発明の第２の実施形態によるメモリ装置２００の全体構成を図１３に示す。この装置２００は、メモリアレイ２０１と、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０４と、ワード線ドライバ２０５と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７とを備える。
メモリアレイ２０１には、ワード線Ｗ１，Ｗ２と、ビット線Ｂ１，Ｂ２と、プレート線Ｐ１，Ｐ２と、トランジスタＴ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２と、メモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２とが設けられている。メモリセルＭＣ２１１〜ＭＣ２２２の各々は、図１０に示した電気素子１０２である。
トランジスタＴ２１１〜Ｔ２２２，メモリセルＭＣ２１１〜ＭＣ２２２の接続関係は同様であるので、代表してトランジスタＴ２１１およびメモリセルＭＣ２１１の接続関係について説明する。トランジスタＴ２１１およびメモリセルＭＣ２１１はビット線Ｂ１とプレート線Ｐ１との間に直列に接続される。トランジスタＴ２１１は、ビット線Ｂ１とメモリセルＭＣ２１１との間に接続され、ゲートがワード線Ｗ１に接続される。メモリセルＭＣ２１１は、トランジスタＴ２１１とプレート線Ｐ１との間に接続される。また、トランジスタＴ２１１〜Ｔ２２２の各々は、対応するワード線に所定の電圧（活性化電圧）が印加されると、導通する。
アドレスバッファ２０２は、外部からのアドレス信号ＡＤＤＲＥＳＳを入力して、行アドレス信号ＲＯＷを行デコーダ２０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１〜ＭＣ２２２のうち選択されるメモリセルのアドレスを示す。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうち行のアドレスを示す。列アドレスＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうち列のアドレスを示す。
制御部２０３は、外部からのモード選択信号ＭＯＤＥに応じて、記憶モード，リセットモード，および再生モードのうちいずれか１つになる。記憶モードでは、制御部２０３は、外部からの入力データＤｉｎに応じて、「記憶電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。再生モードでは、制御部２０３は、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。さらに、再生モードでは、ビット線／プレート線ドライバ２０７からの信号ＩREADに応じたビット値を示す出力データＤｏｕｔを外部へ出力する。信号ＩREADは、再生モード時にプレート線Ｐ１，Ｐ２を流れる電流の電流値を示す。また、リセットモードでは、制御部２０３は、メモリセルＭＣ２１１〜ＭＣ２２２の記憶状態を確認し、その記憶状態に応じて、「リセット電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
行デコーダ２０４は、アドレスバッファ２０２からの行アドレス信号ＲＯＷに応じて、ワード線Ｗ１，Ｗ２のうちいずれか１つを選択する。
ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線に活性化電圧を印加する。
列デコーダ２０６は、アドレスバッファ２０２からの列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１，Ｂ２のうちいずれか１つを選択するとともにプレート線Ｐ１，Ｐ２のうちいずれか１つを選択する。
ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線に記憶電圧ＶWRITEを印加するとともに列デコーダ２０６によって選択されたプレート線をグランドに落とす。また、ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線に再生電圧ＶREADを印加するとともに列デコーダ２０６によって選択されたプレート線をグランドに落とす。その後、ビット線／プレート線ドライバ２０７は、そのプレート線を流れる電流の電流値を示す信号ＩREADを制御部２０３に出力する。また、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線にリセット電圧ＶRESETを印加するとともに列デコーダ２０６によって選択されたプレート線をグランドに落とす。
なお、記憶電圧ＶWRITEは、例えば、電圧値が「＋２．５Ｖ」でありパルス幅が「１００nsec」である電気的パルスである。また、再生電圧ＶREADは、例えば、電圧値が「＋０．５Ｖ」を示す電圧である。また、リセット電圧ＶRESETは、例えば、電圧値が「−２．５Ｖ」でありパルス幅が「１００nsec」である電気的パルスである。
＜動作＞
次に、図１３に示したメモリ装置２００による動作について説明する。この装置２００による動作には、メモリセルに入力データＤｉｎを書き込む記憶モードと、メモリセルに書き込まれた情報をリセットするリセットモードと、メモリセルに書き込まれた情報を出力データＤｏｕｔとして出力（再生）する再生モードとが存在する。なお、メモリセルＭＣ２１１〜ＭＣ２２２は、高抵抗状態に初期化されているものとする。また、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１のアドレスを示すものとする。
〔記憶モード〕
まず、記憶モードにおける動作について説明する。
制御部２０３は、入力データＤｉｎが「１」を示す場合、「記憶電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。また、制御部２０３は、入力データＤｉｎが「０」を示す場合、制御信号ＣＯＮＴを出力しない。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を示す制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線Ｂ１に記憶電圧ＶWRITEを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１をグランドに落とす。
一方、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加する。
メモリセルＭＣ２１１では、電圧値が「＋２．５Ｖ」でありパルス幅が「１００nsec」である電気的パルス（正極性パルス）が印加されたことになるので、メモリセルＭＣ２１１の抵抗値は低抵抗状態になる。
メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２には正極性パルスが印加されないので、メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２の抵抗状態は変化しない。
このように、メモリセルＭＣ２１１の抵抗状態だけが「低抵抗状態」に変化するので、メモリセルＭＣ２１１に「１」を示す１ビットデータが書き込まれたことになる。
次に、メモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の記憶モードにおける動作が繰り返される。
〔再生モード〕
次に、再生モードにおける動作について説明する。
制御部２０３は、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を示す制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線Ｂ１に再生電圧ＶREADを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１をグランドに落とす。
一方、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加する。
メモリセルＭＣ２１１では、電圧値が「０．５Ｖ」である電圧（測定電圧）が印加されたことになるので、メモリセルＭＣ２１１の抵抗値に応じた電流値を有する電流がメモリセルＭＣ２１１に流れ、その電流がビット線Ｂ１に流出する。
メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２には測定電圧が印加されないので、メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２には電流が流れない。
次に、ビット線／プレート線ドライバ２０７は、プレート線Ｐ１を流れる電流の電流値を測定し、その測定値を示す信号ＩREADを制御部２０３に出力する。次に、制御部２０３は、その信号ＩREADに示された電流値に応じた出力データＤｏｕｔを外部に出力する。例えば、低抵抗状態のときに流れる電流の電流値であるならば、制御部２０３は、「１」を示す出力データＤｏｕｔを出力する。
このように、メモリセルＭＣ２１１にのみ電流が流れ、その電流がプレート線Ｐ１に流出するので、メモリセルＭＣ２１１から１ビットデータを読み出したことになる。
次に、メモリセルＭＣ２１１からの読み出しが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の再生モードにおける動作が繰り返される。
〔リセットモード〕
次に、リセットモードにおける動作について説明する。
まず、制御部２０３は、再生モードにおける処理を行うことによってメモリセルＭＣ２１１の記憶状態を調べる。
次に、制御部２０３は、メモリセルＭＣ２１１が「１」を示すビットデータを記憶していると判断すると（メモリセルＭＣ２１１が低抵抗状態であると判断すると）、「リセット電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。また、制御部２０３は、メモリセルＮＣ２１１が「０」を示すビットデータを記憶している場合（メモリセルＭＣ２１１が高抵抗状態である場合）には、制御信号ＣＯＮＴを出力しない。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を示す制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線Ｂ１にリセット電圧ＶRESETを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１をグランドに落とす。
一方、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加する。
メモリセルＭＣ２１１では、電圧値が「−２．５Ｖ」でありパルス幅が「１００nsec」である電気的パルス（負極性パルス）が印加されたことになるので、メモリセルＭＣ２１１の抵抗値は高抵抗状態になる。
メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２には負極性パルスが印加されないので、メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２の抵抗状態は変化しない。
このように、メモリセルＭＣ２１１の抵抗状態だけが「高抵抗状態」に変化するので、メモリセルＭＣ２１１に記憶された１ビットデータをリセットしたことになる。
次に、メモリセルＭＣ２１１のリセットが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述のリセットモードにおける動作が繰り返される。
＜効果＞
以上のように、電気素子１０２をメモリアレイとして利用することができる。また、メモリを構成する可変抵抗薄膜の材料は、アモルファスではなく微結晶構造を有する。したがって、従来よりも長時間使用してもメモリアレイとしての信頼性を維持することができる。
また、メモリ装置の大半の領域を占有するメモリアレイを精度良く作製することができるので、従来よりも、メモリ装置を格段に歩留まり良く作製することができる。
なお、図１３では、メモリセルが４つしか存在しないがこれに限らず、５つ以上のメモリセルをマトリックス状に配置することも可能である。
（第３の実施形態）
＜構成＞
この発明の第３の実施形態による半導体集積回路（Embedded-RAM）３００の構成を図１４に示す。この回路３００は、図１３に示したメモリ装置２００と、論理回路３０１とを備え、１つの半導体チップ上に形成される。メモリ装置２００は、データＲＡＭとして使用される。論理回路３０１は、所定の演算（例えば、音声データ・画像データの符号化／復号化）を行う回路であり、その演算の際に、メモリ装置２００を利用する。論理回路３０１は、メモリ装置２００にアドレス信号ＡＤＤＲＥＳＳおよびモード選択信号ＭＯＤＥを制御して、メモリ装置２００へのデータの書き込み／読み出しを行う。
＜動作＞
次に、図１４に示した半導体集積回路（Embedded-RAM）３００による動作について説明する。この回路３００による動作には、メモリ装置２００に所定のデータ（ビットデータ）を書き込む書込処理と、メモリ装置２００に書き込んだデータを読み出す読出処理と、メモリ装置２００に書き込んだデータをリセットするリセット処理とが存在する。
〔書込処理〕
まず、書込処理について説明する。
論理回路３０１は、メモリ装置２００に所定のデータ（例えば、符号化動画像データ等）を書き込むために、「記憶モード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
次に、論理回路３０１は、その所定のデータを書き込むメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、論理回路３０１は、その所定のデータを１ビットずつ１ビットデータＤｉｎとしてメモリ装置２００の制御部２０３に出力する。
次に、メモリ装置２００では、第２の実施形態の記憶モードと同様の動作が行われる。これにより、メモリ装置２００にその所定のデータが１ビットずつ書き込まれる。
〔読出処理〕
次に、読出処理について説明する。
論理回路３０１は、メモリ装置２００に書き込んだデータを読み出すために、「再生モード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
次に、論理回路３０１は、書き込まれたデータを読み出すメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、メモリ装置２００では、第２の実施形態の再生モードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたデータが１ビットずつ出力データＤｏｕｔとして読み出される。
〔リセット処理〕
次に、リセット処理について説明する。
論理回路３０１は、メモリ装置２００に記憶されたデータをリセットすために、「リセットモード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
次に、論理回路３０１は、メモリ装置２００に記憶されたデータをリセットするメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、メモリ装置２００では、第２の実施形態のリセットモードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたデータが１ビットずつリセットされる。
＜効果＞
以上のように、メモリ装置２００に大量の情報を高速に記憶することが可能となる。
（第４の実施形態）
＜構成＞
この発明の第４の実施形態による半導体集積回路（reconfigurable ＬＳＩ）４００の構成を図１５に示す。この回路４００は、図１３に示したメモリ装置２００と、プロセッサ４０１と、インターフェイス４０２を備え、１つの半導体チップ上に形成される。メモリ装置２００は、プログラムＲＯＭとして使用され、プロセッサ４０１の動作に必要なプログラムを記憶する。プロセッサ４０１は、メモリ装置２００に記憶されたプログラムに従って動作し、メモリ装置２００およびインターフェイス４０２を制御する。インターフェイス４０２は、外部から入力されたプログラムをメモリ装置２００に順次出力する。
＜動作＞
次に、図１５に示した半導体集積回路（reconfigurable ＬＳＩ）４００による動作について説明する。この回路４００による動作には、記憶されたプログラムに従って動作するプログラム実行処理と、メモリ装置２００に記憶されたプログラムを別の新たなプログラムに書き換えるプログラム書換処理とが存在する。
〔プログラム実行処理〕
まず、プログラム実行処理について説明する。
プロセッサ４０１は、メモリ装置２００に記憶されたプログラムを読み出すために、「再生モード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
次に、プロセッサ４０１は、その必要なプログラムが書き込まれたメモリセルを示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、メモリ装置２００では、第２の実施形態の再生モードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたプログラムが出力データＤｏｕｔとして１ビットずつ読み出される。
次に、プロセッサ４０１は、読み出したプログラムに従って、所定の演算を行う。
〔プログラム書換処理〕
次に、プログラム書換処理について説明する。
プロセッサ４０１は、メモリ装置２００に記憶されたプログラム（書換対象となるプログラム）を消去するために、「リセットモード」を示すモード選択信号ＭＯＤＥをメモリ装置２００の制御部２０３に出力する。
次に、プロセッサ４０１は、書換対象となるプログラムを記憶するメモリセルの位置を示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、メモリ装置２００では、第２の実施形態のリセットモードと同様の動作が行われる。これにより、メモリセルに記憶されたプログラムが１ビットずつリセットされる。
次に、プロセッサ４０１は、メモリセルのリセットが完了すると、新たなプログラムを書き込むために、「記憶モード」を示すモード選択信号ＭＯＤＥをメモリ装置２００の制御部２０３に出力する。
次に、プロセッサ４０１は、新たなプログラムを記憶すべきメモリセルの位置を示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、プロセッサ４０１は、外部からインターフェイス４０２を介して１ビットずつメモリ装置２００の制御部２０３に出力する。メモリ装置２００では、第２の実施形態の記憶モードと同様の処理が行われる。これにより、新たなプログラムがメモリ装置２００に１ビットずつ記憶される。
このように、メモリ装置２００は書き換え可能な不揮発性メモリであるため、記憶するプログラムの内容を書き換えることが可能である。つまり、プロセッサ５０１において実現される機能を代えることができる。また、複数のプログラムをメモリ装置２００に記憶しておき、読み出すプログラムに応じてプロセッサ４０１で実現される機能を代えることもできる。
＜効果＞
以上のように、１つのＬＳＩで異なる機能を実現することが可能（いわゆるre-configurable）となる。
以上の説明において、この電気素子の抵抗状態を変化させるためには、印加する電気的パルスが所定の条件を満たせば良い。よって、記憶時／リセット時にその条件を満たす電気的パルスが電気素子に印加されるようにし、再生時にはその条件を満たさない電圧が電気素子に印加されるようにすれば、同様の効果を得ることができる。つまり、電圧値が「＋２．５Ｖ」でありパルス幅が「１００nsec」である正極性パルスを印加すると電気素子の抵抗状態が「高抵抗状態」から「低抵抗状態」に変化する例について説明したが、この電気的パルスの電圧値およびパルス幅が他の数値であっても同様の効果を得ることは可能である。
また、以上の実施形態では、本発明の電気素子を「記憶素子」として利用する例について説明しているが、利用の用途はこれに限らない。例えば、本発明の電気素子を、複数の信号の切替を決定するスイッチング素子、周波数を切り替えるために用いられる可変抵抗素子（図１６Ａ参照）、複数の信号の混合比率を決定する可変抵抗素子（図１６Ｂ参照），コンデンサーとの組み合わせで時定数を決定する時定数変化素子等として利用することも可能である。例えば、図１６Ａ，図１６Ｂにおいて、電気素子１０２の抵抗値を変化させる場合、スイッチＳＷａ，ＳＷｂを切り替えて電気素子１０２と電源５とを電気的に接続する。次に、電源５によって所定の電気的パルスが電気素子１０２に印加される。これにより、電気素子１０２の抵抗値が変化する。次に、スイッチＳＷａ，ＳＷｂを元の接続状態に戻す。このように、電気素子１０２を可変抵抗素子として使用することで、周波数可変回路（図１６Ａ）、混合比率を変えるミキシング回路（図１６Ｂ）を実現することができる。
本発明の電気素子は、歩留まり良く作製することができるので、不揮発性メモリ，その他可変抵抗素子等として有用である。
電気素子の基本構成を示す図 図１に示した可変抵抗薄膜の組成の一例を示す図 図２に示した可変抵抗薄膜を備える電気素子の抵抗変化を示すグラフ 図２に示した可変抵抗薄膜を備える電気素子についての測定値分布を示すグラフ 組成が均一な可変抵抗薄膜を備える電気素子についての測定値分布を示すグラフ 図１に示した可変抵抗薄膜の組成の一例を示す図 図１に示した可変抵抗薄膜の組成の一例を示す図 図１に示した可変抵抗薄膜の組成の一例を示す図 抵抗分布の半値幅と周期単位層の厚さとの関係を示すグラフ 本発明の電気素子の回路記号を示す図 図１０に示した電気素子の抵抗変化について説明するための図 図１０に示した電気素子の出力電流について説明するための図 この発明の第２の実施形態によるメモリ装置の全体構成を示す図 この発明の第３の実施形態による半導体集積回路の全体構成を示す図 この発明の第４の実施形態による半導体集積回路の全体構成を示す図 （Ａ）電気素子の用途の一例を示す図。（Ｂ）電気素子の用途の別の一例を示す図
符号の説明
１ 上部電極
２ 可変抵抗薄膜
３ 下部電極
４ 基板
５ 電源
１０１−１，１０１−２ 端子
１０２ 電気素子
２００ メモリ装置
２０１ メモリアレイ
２０２ アドレスバッファ
２０３ 制御部
２０４ 行デコーダ
２０５ ワード線ドライバ
２０６ 列デコーダ
２０７ ビット線／プレート線ドライバ
ＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２ メモリセル
Ｗ１，Ｗ２ ワード線
Ｂ１，Ｂ２ ビット線
Ｐ１，Ｐ２ プレート線
３００ 半導体集積回路
３０１ 論理回路
４００ 半導体集積回路
４０１ プロセッサ
４０２ インターフェイス

Claims (15)

  1. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に接続される可変抵抗薄膜とを備え、
    前記可変抵抗薄膜は、
    Fe（鉄）およびO（酸素）を主たる構成元素として含み、膜厚方向に酸素含有量が変調されている
    ことを特徴とする電気素子。
  2. 請求項１において、
    前記可変抵抗薄膜は、
    前記膜厚方向に連続して積層された複数の基準層を含み、
    前記複数の基準層の各々が示す酸素含有量は、当該基準層に隣接する基準層が示す酸素含有量とは異なる
    ことを特徴とする電気素子。
  3. 請求項１において、
    前記可変抵抗薄膜は、
    前記膜厚方向に連続して積層された複数の周期単位層を含み、
    前記複数の周期単位層の各々は、
    前記膜厚方向に連続して積層された複数の基準層を含み、
    前記複数の基準層の各々が示す酸素含有量は、当該基準層に隣接する基準層が示す酸素含有量とは異なる
    ことを特徴とする電気素子。
  4. 請求項３において、
    前記複数の基準層は、
    第１の酸素含有量を示す第１基準層と、
    第２の酸素含有量を示し、且つ、前記第１の基準層の上に積層される第２基準層とである
    ことを特徴とする電気素子。
  5. 請求項３において、
    前記複数の基準層の各々が示す酸素含有量は、当該基準層と同一の周期単位層に含まれる他の基準層の各々が示す酸素含有量とは異なる
    ことを特徴とする電気素子。
  6. 請求項１において、
    前記可変抵抗薄膜は、
    前記膜厚方向に連続して積層された複数の周期単位層を含み、
    前記複数の周期単位層の各々は、
    膜厚方向において酸素含有量が連続的に変化している
    ことを特徴とする電気素子。
  7. 請求項１において、
    前記可変抵抗薄膜の膜厚は、２００nm以下である
    ことを特徴とする電気素子。
  8. 請求項１において、
    前記第１の電極および前記第２の電極のうち少なくとも１つは、
    Ag，Au，Pt，Ru，RuO２，Ir，IrO２のうちいずれかを用いて構成された電極である
    ことを特徴とする電気素子。
  9. 請求項１において、
    前記電気素子は、
    前記第１の電極と前記第２の電極との間に所定の電気的パルスが印加されて抵抗値を変化することによって、１ビットあるいは多ビットの情報を記憶する
    ことを特徴とする電気素子。
  10. 請求項１において、
    前記電気素子は、
    前記第１の電極と前記第２の電極との間に所定の電圧が印加されて当該電気素子の抵抗値に応じた電流が流れることによって、１ビットあるいは多ビットの情報を読み出す
    ことを特徴とする電気素子。
  11. 複数のワード線と、
    複数のビット線と、
    前記複数のビット線に一対一で対応する複数のプレート線と、
    複数のトランジスタと、
    前記複数のトランジスタに一対一で対応する複数の電気素子と、
    前記複数のワード線を駆動するワード線駆動部と、
    前記複数のビット線と前記複数のプレート線とを駆動するビット線／プレート線駆動部とを備え、
    前記複数のトランジスタの各々と当該トランジスタに対応する電気素子とは、
    前記複数のビット線のうちいずれか１本と当該ビット線に対応するプレート線との間に直列に接続され、
    前記複数のトランジスタの各々は、
    当該トランジスタに対応するビット線と当該トランジスタに対応する電気素子との間に接続され、ゲートが前記複数のワード線のうちいずれか１本に接続され、
    前記複数の電気素子の各々は、
    当該電気素子に対応するトランジスタに接続される第１の電極と、
    当該電気素子に対応するプレート線に接続される第２の電極と、
    前記第１の電極と前記第２の電極との間に接続される可変抵抗薄膜とを含み、
    前記可変抵抗薄膜は、Fe（鉄）およびO（酸素）を主たる構成元素として含み、膜厚方向に酸素含有量が変調されている
    ことを特徴とするメモリ装置。
  12. 請求項１１において、
    前記複数の電気素子のうちいずれか１つに情報を記憶するときには、
    前記ワード線駆動部は、
    前記複数のワード線のうち前記情報を記憶しようとする電気素子が接続されたワード線に活性化電圧を印加し、
    前記ビット線／プレート線駆動部は、
    前記複数のビット線のうち前記情報を記憶しようとする電気素子が接続されたビット線に第１の電気的パルスを印加するとともに、当該ビット線に対応するプレート線に第２の電気的パルスを印加する
    ことを特徴とするメモリ装置。
  13. 請求項１１において、
    前記複数の電気素子のうちいずれか１つに記憶された情報を再生するときには、
    前記ワード線駆動部は、
    前記複数のワード線のうち前記情報を読み出そうとする電気素子が接続されたワード線に活性化電圧を印加し、
    前記ビット線／プレート線駆動部は、
    前記複数のビット線のうち前記情報を読み出そうとする電気素子が接続されたビット線に第１の再生電圧を印加するとともに、当該ビット線に対応するプレート線に第２の再生電圧を印加する
    ことを特徴とするメモリ装置。
  14. 請求項１１に記載のメモリ装置と、
    所定の演算を行う論理回路とを備え、
    前記論理回路は、
    記憶モードおよび再生モードを有し、
    前記記憶モードのときには、ビットデータを前記メモリ装置に記憶し、
    前記再生モードのときには、前記メモリ装置に記憶されたビットデータを読み出す
    ことを特徴とする半導体集積回路。
  15. 請求項１１に記載のメモリ装置と、
    プログラム実行モードとプログラム書換モードとを有するプロセッサとを備え、
    前記プロセッサは、
    前記プログラム実行モードでは、
    前記メモリ装置に記憶されたプログラムに従って動作し、
    前記プログラム書換モードでは、
    前記メモリ装置に記憶されたプログラムを外部から入力した別の新たなプログラムに書き換える
    ことを特徴とする半導体集積回路。
JP2005369090A 2005-12-22 2005-12-22 電気素子，メモリ装置，および半導体集積回路 Expired - Fee Related JP5049491B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2005369090A JP5049491B2 (ja) 2005-12-22 2005-12-22 電気素子，メモリ装置，および半導体集積回路
EP06822358A EP1965426A4 (en) 2005-12-22 2006-10-26 ELECTRICAL ELEMENT, STORAGE DEVICE AND INTEGRATED SEMICONDUCTOR SWITCHING
CN200680013802XA CN101164168B (zh) 2005-12-22 2006-10-26 电气元件、存储装置、及半导体集成电路
KR1020077017588A KR101333448B1 (ko) 2005-12-22 2006-10-26 전기소자, 메모리장치, 및 반도체집적회로
PCT/JP2006/321387 WO2007072628A1 (ja) 2005-12-22 2006-10-26 電気素子，メモリ装置，および半導体集積回路
US11/883,481 US7786548B2 (en) 2005-12-22 2006-10-26 Electric element, memory device, and semiconductor integrated circuit
TW095147094A TWI398945B (zh) 2005-12-22 2006-12-15 電氣元件、記憶體裝置、及半導體積體電路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005369090A JP5049491B2 (ja) 2005-12-22 2005-12-22 電気素子，メモリ装置，および半導体集積回路

Publications (2)

Publication Number Publication Date
JP2007173515A JP2007173515A (ja) 2007-07-05
JP5049491B2 true JP5049491B2 (ja) 2012-10-17

Family

ID=38188411

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005369090A Expired - Fee Related JP5049491B2 (ja) 2005-12-22 2005-12-22 電気素子，メモリ装置，および半導体集積回路

Country Status (7)

Country Link
US (1) US7786548B2 (ja)
EP (1) EP1965426A4 (ja)
JP (1) JP5049491B2 (ja)
KR (1) KR101333448B1 (ja)
CN (1) CN101164168B (ja)
TW (1) TWI398945B (ja)
WO (1) WO2007072628A1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1191635C (zh) * 1999-02-17 2005-03-02 国际商业机器公司 用于存储信息的微电子器件及其方法
JP2007180174A (ja) * 2005-12-27 2007-07-12 Fujitsu Ltd 抵抗変化型記憶素子
JP5007724B2 (ja) * 2006-09-28 2012-08-22 富士通株式会社 抵抗変化型素子
WO2008126366A1 (ja) * 2007-04-09 2008-10-23 Panasonic Corporation 抵抗変化型素子、不揮発性スイッチング素子、および抵抗変化型記憶装置
WO2009072213A1 (ja) * 2007-12-07 2009-06-11 Fujitsu Limited 抵抗変化型メモリ装置、不揮発性メモリ装置、およびその製造方法
US8373149B2 (en) 2008-04-07 2013-02-12 Nec Corporation Resistance change element and manufacturing method thereof
WO2009147790A1 (ja) 2008-06-03 2009-12-10 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置
WO2009150814A1 (ja) * 2008-06-10 2009-12-17 パナソニック株式会社 半導体装置、半導体装置の製造方法、半導体チップおよびシステム
US20110181345A1 (en) * 2008-08-01 2011-07-28 President And Fellows Of Harvard College Phase transition devices and smart capacitive devices
US8553444B2 (en) 2008-08-20 2013-10-08 Panasonic Corporation Variable resistance nonvolatile storage device and method of forming memory cell
CN101878507B (zh) 2008-09-30 2013-10-23 松下电器产业株式会社 电阻变化元件的驱动方法、初始处理方法及非易失性存储装置
WO2010064444A1 (ja) * 2008-12-05 2010-06-10 パナソニック株式会社 不揮発性記憶素子及びその製造方法
US8420478B2 (en) * 2009-03-31 2013-04-16 Intermolecular, Inc. Controlled localized defect paths for resistive memories
EP2519969A4 (en) 2009-12-28 2016-07-06 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
WO2011080998A1 (en) 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5543819B2 (ja) * 2010-03-26 2014-07-09 株式会社東芝 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置
JP5457961B2 (ja) * 2010-07-16 2014-04-02 株式会社東芝 半導体記憶装置
KR101744758B1 (ko) * 2010-08-31 2017-06-09 삼성전자 주식회사 비휘발성 메모리요소 및 이를 포함하는 메모리소자
US20130082230A1 (en) * 2010-10-01 2013-04-04 Koji Katayama Method of manufacturing nonvolatile memory element, and nonvolatile memory element
US9680091B2 (en) * 2012-06-15 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a complimentary resistive switching random access memory for high density application
US20140077149A1 (en) * 2012-09-14 2014-03-20 Industrial Technology Research Institute Resistance memory cell, resistance memory array and method of forming the same
KR102542998B1 (ko) 2018-06-26 2023-06-14 에스케이하이닉스 주식회사 3차원 적층형 반도체 메모리 소자

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508881A (en) * 1994-02-01 1996-04-16 Quality Microcircuits Corporation Capacitors and interconnect lines for use with integrated circuits
JP3460095B2 (ja) * 1994-06-01 2003-10-27 富士通株式会社 強誘電体メモリ
US5668040A (en) * 1995-03-20 1997-09-16 Lg Semicon Co., Ltd. Method for forming a semiconductor device electrode which also serves as a diffusion barrier
US5949071A (en) * 1997-08-14 1999-09-07 Sandia Corporation Uncooled thin film pyroelectric IR detector with aerogel thermal isolation
JP3169866B2 (ja) * 1997-11-04 2001-05-28 日本電気株式会社 薄膜キャパシタ及びその製造方法
US6069820A (en) * 1998-02-20 2000-05-30 Kabushiki Kaisha Toshiba Spin dependent conduction device
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
CN1191635C (zh) * 1999-02-17 2005-03-02 国际商业机器公司 用于存储信息的微电子器件及其方法
JP2002141483A (ja) * 2000-08-24 2002-05-17 Rohm Co Ltd 半導体装置およびその製造方法
JP2002285333A (ja) * 2001-03-26 2002-10-03 Hitachi Ltd 半導体装置の製造方法
JP2003133070A (ja) * 2001-10-30 2003-05-09 Seiko Epson Corp 積層膜の製造方法、電気光学装置、電気光学装置の製造方法、有機エレクトロルミネッセンス装置の製造方法、及び電子機器
JP4382333B2 (ja) * 2002-03-28 2009-12-09 株式会社東芝 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置
JP4124635B2 (ja) 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
JP2004247436A (ja) * 2003-02-12 2004-09-02 Sharp Corp 半導体記憶装置、表示装置及び携帯電子機器
JP4613478B2 (ja) 2003-05-15 2011-01-19 ソニー株式会社 半導体記憶素子及びこれを用いた半導体記憶装置
JP2005203389A (ja) * 2004-01-13 2005-07-28 Sharp Corp 不揮発性半導体記憶装置の製造方法
US7088609B2 (en) * 2004-05-11 2006-08-08 Grandis, Inc. Spin barrier enhanced magnetoresistance effect element and magnetic memory using the same
KR100590592B1 (ko) * 2004-08-20 2006-06-19 삼성전자주식회사 누설 전류를 감소시킨 유전체층을 포함하는 캐패시터 및그 제조 방법
CN100477225C (zh) 2004-09-09 2009-04-08 松下电器产业株式会社 电阻变化元件及其制造方法
KR100593448B1 (ko) * 2004-09-10 2006-06-28 삼성전자주식회사 전이금속 산화막을 데이터 저장 물질막으로 채택하는비휘발성 기억 셀들 및 그 제조방법들
KR100593750B1 (ko) 2004-11-10 2006-06-28 삼성전자주식회사 이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는교차점 비휘발성 기억소자 및 그 제조방법
JP4791454B2 (ja) 2005-04-12 2011-10-12 パナソニック株式会社 電気素子およびメモリ装置
US7566971B2 (en) * 2005-05-27 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2007173515A (ja) 2007-07-05
TW200733365A (en) 2007-09-01
EP1965426A1 (en) 2008-09-03
EP1965426A4 (en) 2012-07-25
CN101164168A (zh) 2008-04-16
US7786548B2 (en) 2010-08-31
CN101164168B (zh) 2010-05-26
WO2007072628A1 (ja) 2007-06-28
TWI398945B (zh) 2013-06-11
US20080111245A1 (en) 2008-05-15
KR101333448B1 (ko) 2013-11-26
KR20080077903A (ko) 2008-08-26

Similar Documents

Publication Publication Date Title
JP5049491B2 (ja) 電気素子，メモリ装置，および半導体集積回路
US7525832B2 (en) Memory device and semiconductor integrated circuit
JP4499740B2 (ja) 記憶素子、メモリ回路、半導体集積回路
JP4623670B2 (ja) メモリデバイス
TWI390530B (zh) 電元件、記憶體裝置及半導體積體電路
CN101952893B (zh) 电阻变化元件的驱动方法及使用它的电阻变化型存储装置
CN102301425B (zh) 电阻变化元件的驱动方法、初始处理方法、以及非易失性存储装置
JPWO2008081742A1 (ja) 抵抗変化型素子、抵抗変化型記憶装置、および抵抗変化型装置
JP4105760B2 (ja) 記憶素子およびメモリ装置並びに半導体集積回路
US20110080770A1 (en) Method of programming variable resistance element and nonvolatile storage device
JP4832442B2 (ja) 電気素子およびメモリ装置
JP4791454B2 (ja) 電気素子およびメモリ装置
JP2007109875A (ja) 記憶素子，メモリ装置，半導体集積回路
JP2007193878A (ja) メモリ装置，および電気素子の再生電圧極性決定方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081218

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120611

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120710

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120723

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150727

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees