TWI396285B - 具有下表面溝道電荷補償區域的半導體裝置及方法 - Google Patents

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Description

具有下表面溝道電荷補償區域的半導體裝置及方法
本發明一般涉及半導體裝置，特別是涉及功率切換裝置及其製造方法。
金屬氧化物半導體場效應電晶體(MOSFET)是一種常見功率切換裝置的類型。MOSFET裝置包括源極區、汲極區、在源極和汲極區間延伸的溝道區、以及鄰近於溝道區設置的閘極結構。閘極結構包括導電閘電極層，其鄰接於溝道區設置並藉由薄電介質層與溝道區分隔。
當MOSFET裝置處於導通狀態時，電壓施加至閘極結構，在源極區和汲極區之間形成了導電溝道區域，這樣使電流流經裝置。在斷開狀態下，施加至閘極結構的任何電壓都非常低，使得不能形成導電溝道，因而不會發生電流流動。在斷開狀態期間，裝置必須在源極和汲極區之間支援高電壓。
現在的高壓功率開關市場由兩個主要參數所驅動：擊穿電壓(BVdss)和導通電阻(Rdson)。對於具體的應用，要求最小的擊穿電壓，而實際上，設計者通常可以滿足BVdss的規格。然而，這樣常常喪失了Rdson。這種性能中的折衷(trade off)對於高壓功率開關裝置用戶和製造商是主要的設計挑戰。
近來，超結裝置在提高Rdson和BVdss間的折衷方面贏得了聲望。在傳統的n溝道超結裝置中，複數高度摻雜的 擴散的n型和p型區代替了一個輕度摻雜n型外延區。在導通狀態下，電流流經高度摻雜n型區，這樣降低了Rdson。在斷開或者阻斷狀態下，高度摻雜n型和p型區互相耗盡或互相補償以提供高的BVdss。儘管超結裝置看上去是有前途的，但是在其製造中依然存在著重大的挑戰。
目前高壓功率開關產品的另一個問題是它們通常要求大的輸入(如：閘極或控制電極)電荷，用於從一個狀態切換到另一個狀態。除別的以外，這樣的要求在週邊控制電路上設置了額外的負擔。
因此，需要一種高壓功率開關裝置結構及製造方法，其提供低Rdson、高BVdss，並降低輸入電荷。
為了清楚和簡單地說明的，圖中的元件不一定按照比例，並且在不同的圖中相同的參考號代表相同的元件。此外，為了說明簡要，省略了眾所周知的步驟和元件的說明和細節。本文中使用的載流電極是指裝置的一個單元，其承載通過裝置的電流，例如，MOS電晶體的源極或汲極、或雙極電晶體的發射極或集電極、或二極體的陰極或陽極，控制電極是指裝置的一個單元，其控制通過裝置的電流，例如，MOS電晶體的閘極或者雙極電晶體的基極。雖然本文中把裝置解釋為確定的N溝道或P溝道裝置，本領域的普通技術人員應該理解，根據本發明，互補的裝置也是可以的。為了附圖的清晰，將裝置結構的摻雜區描述為通常具有直線邊緣和精確角度的拐角。然而，本領域的技術 人員瞭解，因為雜質的擴散和活動，摻雜區的邊緣通常並不是直線而且拐角也不是精確的角度。
此外，本發明的裝置可以實施胞狀設計(cellular design)(其中主體區(body region)是複數胞狀區域)或單個主體設計(其中主體區放棄以伸長模式形成單一區域，通常是以螺旋的模式)。
然而，為了容易理解，全文中將本發明的裝置描述為胞狀設計。應該理解，本發明既包括胞狀設計和又包括單個主體設計。
第1圖顯示了根據本發明的一個實施例的絕緣閘場效應電晶體(IGFET)、MOSFET、超結裝置、或切換裝置或單元10的部分截面圖。作為例子，在很多這樣的裝置中，裝置10與邏輯和/或其他的元件結合在半導體晶片中作為功率積體電路的一部分。可選地，在很多這樣的裝置中，裝置10結合在一起以形成離散的電晶體裝置。
裝置10包括半導體材料區11，其包括如具有電阻係數在大約0.001至大約0.005歐姆/公分範圍內的n型矽襯底12，並可以摻雜砷。在顯示的實施例中，襯底12為裝置10提供汲極區，其偶合至導電層13。半導體層14形成在襯底12中或襯底12上，且根據本發明，其是n型或p型，並輕度摻雜而足以不影響下述溝道補償區中的電荷平衡。在一個實施例中，採用傳統的外延生長技術形成層14。在適於600伏特裝置的實施例中，層14以大約為1.0×1013 原子/立方公分至大約1.0×1014 原子/立方公分的摻雜濃度被摻雜為n型或p 型，並具有大約40微米至大約60微米數量級的厚度。根據裝置10期望的BVdss率增加或減小層14的厚度。在可替代的實施例中，由於半導體層14具有接近於襯底12的較高的摻雜濃度，並且為了其厚度的平衡，摻雜濃度逐步地或突然地轉變為低濃度，因而半導體層14包含分級的摻雜剖面。也可以將其他的材料用於半導體材料11的主體或其中的部分，其包括矽-鍺、矽-鍺-碳、碳摻雜的矽、III-V族材料或類似物。
根據本發明，裝置10還包括形成在半導體材料11區域中的一或多填充溝道結構510。填充溝道結構510包括超結部分、下表面電荷補償部分、或補償部分22、以及覆蓋於補償部分22之上的控制部分或閘極控制部分511。補償部分22包括間隔開的下表面填充溝道、半導體材料填充溝道、外延填充區或溝道、電荷補償溝道區、深溝道電荷補償區、電荷補償填充溝道、電荷補償部分或電荷補償區22。補償部分22包括複數層或半導體材料的多層(其包括相反導電類型的層)，其較佳地由本質或緩衝半導體層或複數本質或緩衝半導體層分開。除了別的以外，該本質層用作防止或減小相反導電類型層(例如，兩種電荷層)的互相混雜，該混雜被認為在導通狀態下負面地影響器件10的導電效率。如本文中使用的，電荷補償通常指相反導電類型層的整體電荷基本上平衡或相等。
在一個實施例中，補償部分22包括採用單晶(即，非多晶的)外延生長技術形成的半導體材料的複數層或堆疊層 (stacked layer)，並且這些層終止或結束在主表面18下的一段距離181。例如，補償部分22包括p型層23，其形成在與半導體材料11的主體鄰近的表面或溝道壁上、或覆蓋其之上、或與其鄰接。本質半導體或緩衝層24形成在p型層23表面上、或覆蓋表面之上、或與其鄰接，n型層26形成在本質半導體層24表面上、或覆蓋表面之上、或與其鄰接，本質半導體或緩衝層27形成在n型層26表面上、或覆蓋表面之上、或與其鄰接形成。除了別的之外，本質層24用作防止或減小來自層23和26的摻雜物的混和，如先前所述，其改善了裝置10的導電效率。除了別的之外，本征層27用作填充或部分地填充溝道。對於n溝道裝置並根據本發明，當裝置10處於導通狀態時，n型層26提供從溝道至汲極的主要的垂直低電阻電流通路。當裝置10處於斷開狀態時，p型層23和n型層26根據本發明互相補償以提供增加BVdss特性。應該理解，可以使用另外的n型和p型層，並且較佳地，其由另外的本質或緩衝層分隔。在如第1圖所示之一可替代的實施例中，形成電介質層28以覆蓋於最外部(例如層26和27)之上。在一個實施例中，電介質層28填充補償部分22中任何剩餘空間。在另一實施例中，電介質層28僅僅部分地填充補償部分22餘留的任何剩餘空間，例如空氣缺口(air gap)。作為一實施例，電介質層28包括氧化物、氮化物或其結合。在另一實施例中，電介質層28包括頂上蓋有多晶矽薄層的一薄熱氧化物，其跟隨一沉積的TEOS層。可看到，在一些應用中，頂上蓋有多晶矽的薄 氧化物降低了來自沉積氧化物的切向應力，藉此改善了裝置的性能。還應該理解，在熱處理期間，來自層26和23的n型和p型摻雜擴散進了緩衝層，因此在最終的裝置中，有可能出現也有可能不能出現可區分的緩衝層。然而，在已沉積或已形成時，緩衝層24和/或27具有比層23和26低的摻雜濃度。
作為例子，每個p型層23和n型層26各具有大約9.0×1016 至大約3.0×1016 原子/立方公分數量級的摻雜濃度，並且每個分別具有大約0.1微米至大約0.2微米的厚度。在一個實施例中，本質半導體或緩衝層24和27是未摻雜的p型或具有小於大約1.0×1014 原子/立方公分摻雜濃度的極輕度摻雜的p型，並且各具有大約0.5微米至大約1.0微米的厚度。如果沒有採用電介質層28，則調整層27的厚度，例如滿足沉積層之間的溝道平衡。
根據本發明，將來自p型層23的摻雜擴散進半導體層14以形成p型區，或是橫向地摻雜或擴散以下所描述的主體區31下的區域231(虛線表示)。從鄰接的補償部分22橫向擴散的p型區231可以完全地合併在一起，或可以如第1圖所顯示的不完全地合併，使得半導體14的一部分仍然出現在完成的裝置中。換句話說，相鄰的橫向擴散區231之間的實際的擴散距離是可以變化的。
根據本發明，在一個實施例中，擴散區231包括與半導體層14的導電類型相反的導電類型。該實施例提供了一種獨特的結構，其中主動裝置結構和邊緣終端結構(未示出) 都形成在相同的層(例如層14)中，但是因為橫向擴散區231，該主動裝置(例如裝置10)則是在p型層中，並且邊緣終端結構形成在與補償部分22橫向分隔的n型層14中。
儘管未示出，但是應該理解，在裝置10形成期間，來自高摻雜襯底12的n型摻雜擴散進補償區22中較低的部分，使得在襯底12中的補償區22的那些部分變成更高摻雜的n型。
溝道閘極結構或控制部分511包括控制或閘電極或者導電層或區57，其在溝道區的垂直的側壁上由閘極電介質層、區或材料43分開。在一個實施例中，閘極電介質層43包括二氧化矽，並且具有大約0.05微米至0.1微米的厚度。在可替代的實施例中，閘極電介質層43包括氮化矽、五氧化二鉭、二氧化鈦、鈦酸鍶鋇、或其組合，組合中包括有氧化矽或類似物。導電閘極區57包括如n型多晶矽，並且厚度是大約0.3微米至大約0.5微米。
根據本發明的一個實施例，任選的厚電介質層431將閘極導電區57與下表面溝道補償區22分開或隔離或絕緣。在該實施例中，電介質層431比電介質層43厚。作為例子，電介質層431包括大約0.1微米至大約0.2微米的熱氧化物。在可替代的實施例中，閘極電介質層43用於將閘極導電區57與下表面溝道補償區22中隔離。
主體或摻雜區31在溝道閘極結構510之間並接近於或鄰近於或鄰接溝道閘極結構510而形成在半導體層14中，並自半導體材料11的主體的主表面18延伸。在一個實施例 中，主體區31包括p型導電性，並且具有適於形成反型層的摻雜濃度，當如以下所述適當偏置閘極結構510時，該反型層像裝置10的導電溝道45那樣工作。主體區31從主表面18延伸至大約1.0至大約5.0微米的深度。n型源極區33形成在接近或鄰近、或鄰接於溝道閘極結構510的主體區31中。在一個實施例中，源極區33自主表面18延伸至大約0.2至大約0.5微米的深度。一個或複數p型主體接觸區36形成在部分地位於源極區33中和/或位於源極區33之下的主體區31中。主體接觸區36設置成向主體區31提供較低的接觸電阻，並降低源極區33下的主體區31的表單(sheet)電阻，其抑制了寄生雙極效應。
根據本發明，裝置10還包括n型溝道連接、或汲極外延區32，其設置成將通道區45電偶合至下表面溝道補償區22。在一個實施例中並如第1圖所示，溝道連接區32形成在主體區31下並鄰接主體區31。溝道連接區32還鄰接層23和24的上表面或部分，以便在裝置10操作時，在源極區33和層24間提供傳導通路。
層間電介質區48覆蓋於主表面18之上形成，並且包括諸如覆蓋於導電閘極區57之上形成的第一電介質層51，和覆蓋第一電介質層51之上形成的第二電介質層61。作為例子，電介質層51包括二氧化矽，以及具有大約0.02微米至大約0.05微米的厚度。電介質層61包括例如沉積氧化物，以及具有大約0.4微米至大約1.0微米的厚度。
開口形成在層間電介質層區48中，以便向源極接觸層63 提供裝置10的接觸。如示，主表面18的一部分被蝕刻，使得源極接觸層63與源極區33和主體區36都進行接觸。在一個實施例中，源極接觸層63包括鈦/氮化鈦阻擋層和覆蓋於阻擋層之上形成的矽鋁合金或類似物。汲極接觸層13形成在半導體材料11區域的相反表面上，並且包括例如可軟焊的金屬結構，諸如，鈦鎳銀合金、鉻鎳金合金或類似物。
裝置10的操作如下，假定源極終端63在0伏特的電壓VS 下工作，閘極區57接收控制電壓VG =5.0伏特，其大於裝置10的導電門檻值，並且汲極終端13於汲極電壓VD =5.0伏特下工作。VG 和VS 的值引起主體區31在閘極區57下反轉，以形成通道45，其將源極區33電連接至溝道連接區32。裝置電流ID 從汲極終端13流出並且途經n型層26、溝道連接區32、通道45、源極區33到達源極終端63。因此，電流ID 垂直地流經n型層26以產生低導通電阻。在一個實施例中，ID =1.0安培。為了將裝置10切換為斷開狀態，將小於裝置的導電門檻值的控制電壓VG 施加到閘極區57(例如VG <5.0伏特)。這樣移去了通道45，ID 不再流經裝置10。在斷開狀態下，當來自主阻擋結的損耗區延展，n型層26和p型層23彼此互相補償，這樣增強了BVdss。
現在轉而參考第2-9圖，描述根據本發明的用於形成裝置10的步驟。第2圖顯示出製造初期裝置10的一放大部分截面圖。結合上述第1圖，提供了半導體材料11的主體的材料特性的例子。在初期步驟中，第一電介質層40形成在 主表面18上，並且包括諸如大約0.05微米至大約0.1微米厚的二氧化矽。隨後，標準的光刻步驟用於為p型主體區31和邊緣終端結構(未示出)設置開口。p型主體區31選擇性地通過電介質層40形成在半導體層14中。在適合600伏特裝置的實施例中，將硼以大約1.0×1013 原子/立方公分的用量注入並以大約160千電子伏特的注入能量形成區域31。接著，覆蓋於第一電介質層40之上形成包括例如與第一電介質層40不同材料的第二電介質層44。舉例來說，當第一電介質層40包括二氧化矽時，第二電介質層44包括氮化矽。在一個實施例中，第二電介質層44包括大約0.2微米的氮化矽，並且採用傳統的沉積技術形成。接著，對注入的p型摻雜進行加熱處理以將摻雜擴散到期望的深度來形成區域31。作為例子，主體區31具有大約3.0至大約5.0微米的深度。
第3圖顯示在製造的後續階段中裝置10的一放大部分截面圖。硬罩幕層71形成在主表面18上，並圖樣化以形成通過用來暴露一部分主表面18的第一電介質層40、硬罩幕層71、以及第二電介質層44的開口72。作為例子，硬罩幕層71包括大約1.0微米的沉積氧化物。作為例子，開口72具有大約3.0微米至大約5.0微米數量級的寬度74。接著，通過半導體層14形成溝道122。在一個實施例中，溝道122延伸進襯底12中的至少一部分。溝道122的深度由半導體層14的厚度決定，該厚度是BVdss的函數。在一個實施例中，以基於氟或氯的化學反應來蝕刻的深度反應離子蝕刻 (Deep Reactive Ion Etching，DRIE)用於形成溝道122。對於DRIE蝕刻可以利用幾種技術，包括：低溫高密度電漿、或Bosch DIRE程序。在一個實施例中，溝道122具有基本上垂直的側壁。在可替代的實施例中，溝道122具有一頭逐漸變細的輪廓，其中溝道較低表面處的溝道寬度小於寬度74。儘管溝道122敍述為複數，應該理解，溝道122可以是單個連續的溝道或相連接的溝道陣。可選地，溝道122可以是具有封閉端的複數個別的溝道，且該複數溝道為半導體材料11的主體的部分所分隔。
第4圖顯示出在處理的進一步階段的裝置10的放大的部分截面圖。如同第一階段形成填充溝道或下表面電荷補償區22那樣，此時，半導體材料層形成、生長、或沉積在溝道122中。在一個實施例中，單晶半導體外延生長技術被用於填充溝道122。換句話說，將單晶半導體層生長在溝道122中。
在第一步驟中，薄熱氧化物(未示出)形成在溝道122的側壁上以去除由DRIE步驟引起的任何表面損傷。接著採用傳統的等向性蝕刻技術(例如，10：1濕氧化剝除)去除該薄熱氧化物。下一步，將半導體材料11的主體放置進外延生長器(epitaxial growth reactor)中，並如外延生長處理的第一步那樣進行預清潔。當矽是用於填充層(例如層23、24、26、以及27)的選定的半導體材料時，諸如SiHCl3 、SiH2 Cl2 、SiH4 、或Si2 H6 的矽氣體來源適於形成那些層。在所示實施例中，覆蓋層生長(即，除了生長在溝道122之 外還生長在主表面18上的層)。在可替代的實施例中，選擇性的外延生長技術用於形成層23、24、26、以及27，使得那些層不覆蓋於主表面18形成，而僅在溝道122中形成。
P型層23首先沿著溝道122的表面生長，以硼作合適的摻雜源。作為例子，p型層23具有大約3.0×1016 至大約9.0×1016 原子/立方公分數量級的摻雜濃度以及大約0.1微米至大約0.3微米的厚度。如第4圖所示，在任選的實施例中，覆蓋於p型層23之上形成本質層233，並且具有大約0.1至大約0.2微米的厚度。接著，將帽蓋層(capping layer)234覆蓋形成在層233上，並且帽蓋層234包括諸如大約0.05微米的熱氧化物和大約0.1微米的氮化物。下一步，首先將裝置10加熱以將來自層23的p型摻雜橫向地擴散進半導體層14中，以便橫向地形成擴散p型區231。層234設置成在加熱步驟期間帽蓋p型層23以防止摻雜自層23向外擴散。同樣，在加熱步驟期間，來自襯底12的n型摻雜擴散進層23的部分1200中，使部分1200轉變為n型。進一步地，層23中的p型摻雜擴散進本質層233中，使本征層233轉變為p型層23，其在第5-12圖中顯示為一連續層23。在加熱處理步驟之後，去除帽蓋層234。
現在轉而參考第5圖，本質或緩衝層24覆蓋於p型層23上生長，並且是未摻雜的或以小於大約2.0×1014 原子/立方公分的摻雜濃度輕摻雜的p型。層24具有大約0.5微米至大約1.5微米的厚度。接著，n型層26覆蓋於層24上生長，磷、 砷、銻摻雜源是適合的。在一個實施例中，n型層26具有大約3.0×1016 至大約9.0×1016 原子/立方公分數量級的摻雜濃度以及大約0.1微米至大約0.3微米的厚度。接著，將本質或緩衝層27覆蓋生長於n型層26上，並且是未摻雜的(不包括那些通常出現在之前的生長步驟後剩餘在反應器的殘留摻雜氣體和/或矽源材料中的痕量雜質(trace impurity))或以小於大約2.0×1014 原子/立方公分的摻雜濃度輕摻雜的n型。層27具有大約0.1微米至大約0.3微米的厚度。下一步，將薄的濕氧化物生長在繼之以電介質層28的結構的層27上，其包括如具有厚度適於填充溝道122的沉積氧化物。在一個實施例中，採用多個步驟形成電介質層28，在沉積步驟之間的回蝕或平坦化步驟確保溝道122被填充至期望的水準。應該理解，層23、24、26、27以及28的厚度可以根據溝道122的寬度進行調整。
第6圖顯示出將層28、27、26、24、23平坦化和向下凹進主表面18以形成下表面填充溝道補償區或補償部分22之後，製造的更進一步階段中的裝置10的放大的部分截面圖。在一個實施例中，層28、27、25、24以及23低陷了一段距離181，該距離大於主體區131的深度。作為例子，用回蝕來平坦化和使這些層凹進去。作為例子，可以採用具有基於氟和氯的化學反應的幹蝕技術來蝕刻層。在一個實施例中，首先將多晶矽層和光阻抗層覆蓋形成在電介質層28之上，接著採用第二電介質層44作為停止層保護主表面18的部分，將這些層回蝕或平坦化。在一個實施例中，如 第6圖所示，將側壁228的部分蝕刻以於電介質層40的部分229之下側面凹陷，使得122的上部分寬於包括層23、24、26、27以及28的較低部分，除了別的以外，這些層提供下述溝道溝道連接區32的增強的排列。
第7圖顯示出在額外的處理後的裝置10的放大的部分截面圖。電介質層113形成在包括層23、24、26、以及27的上表面的溝道122的一暴露的表面上。作為例子，電介質層包括大約0.1微米的熱氧化物。接著，鄰接層23和24以及主體區32形成溝道連接區32。作為例子，採用具有諸如磷的n型摻雜的離子注入形成溝道連接區32。大約1.0×1013 原子/立方公分至大約1.0×1014 原子/立方公分的注入劑量和大約120千電子伏特至大約150千電子伏特的注入能量適於本發明的一個實施例。在一個實施例中，採用角度注入來設置主體區31下的摻雜的橫向滲透。在注入步驟之後，採用傳統技術去除電介質層113。
第8圖顯示出在進一步處理後的裝置10的放大的部分截面圖。閘極電介質層43覆蓋形成於連接區32和溝道122的暴露的表面。在一個實施例中，柵閘極電介質層43包括二氧化矽，並具有大約0.05微米至0.1微米的厚度。當採用可選的厚電介質層431時，下列描述與第8圖一起顯示出一種方法。在形成閘極電介質層43之後，覆蓋在閘極電介質層43之上形成厚度大約0.05微米的多晶矽層。接著蝕刻多晶矽層以形成沿著溝道122的上側壁中的聚乙烯間隔333並且可選地向下凹進的電介質層44。接著，電介質層覆蓋形成 在柵極電介質層43和間隔333之上。作為例子，電介質層包括大約0.05微米的氮化矽，其接著被蝕刻以形成鄰接聚乙烯333和電介質層40和44的氮化物間隔334。下一步，在間隔334之間的溝道溝道連接區32上生長電介質層431(在第9圖中顯示)。作為例子，電介質層431包括大約0.1至大約0.2微米的熱氧化物。接著，去除氮化物間隔334和聚乙烯間隔333。
第9圖顯示出在進一步處理後的裝置10的放大的截面圖。覆蓋在閘極電介質層43之上沉積了如摻雜的多晶矽層的導電層，並將其圖樣化以形成下表面溝道補償區22之上的溝道122中的閘極導電區57。例如，閘極導電區57包括大約X微米的磷摻雜的多晶矽。在一個實施例中，在蝕刻前對閘極導電區57進行退火。閘極導電區57和閘極電介質區43形成填充溝道結構510的控制部分511。在一個實施例中，此時採用傳統的技術去除電介質層40。
第10圖示出了在製造的另一階段時的裝置10的放大的部分截面圖。覆蓋在主表面18之上沉積電介質層51。作為例子，層51包括厚度在大約0.02微米至0.07微米數量級的薄氧化物層。下一步，使用常規的光蝕刻步驟為源極區33設置開口。作為例子，使用具有80千電子伏特注入能量的3.0×1015 原子/立方公分的磷注入劑量形成源極區33。接著，除去用於形成源極區33的諸如光阻抗的罩幕材料。
第11圖示出了在額外處理後的裝置10的放大的部分截面圖。覆蓋在主表面18之上形成鈍化或電介質層61。作為例 子，層61包括沉積氧化物並具有大約0.5微米至大約1.0微米的厚度。採用接觸光蝕刻步驟形成開口91，以暴露源極區33之上的主表面18的部分。採用可選的等向性蝕刻拓寬如第11圖所示的靠近層61的外表面的開口91。接著，使主表面18暴露在蝕刻劑中，所述蝕刻劑從半導體層14中去除材料以形成凹陷區99。下一步，通過開口91和凹陷區99形成主體接觸區36。在一個實施例中，使用一系列的注入或一連串的注入，使得主體接觸區36包括如第12圖所示的複數區。在一個實施例中，採用三次硼注入增加注入能量，以設置如第12圖所示的一頭逐漸變得尖細的形狀。換句話說，較高的離子注入能量提供較深較寬的區域，而較低的離子注入能量提供較淺較窄的區域。作為例子，使用劑量為大約1.0×1014 原子/立方公分至大約1.0×1015 原子/立方公分並且能量為大約200千電子伏特的第一次硼注入，接著使用劑量為大約1.0×1014 原子/立方公分至大約1.0×1015 原子/立方公分並且能量為100千電子伏特的第二種硼注入，然後，使用劑量為大約1.0×1014 原子/立方公分至大約1.0×1015 原子/立方公分並且能量為25-30千電子伏特的第三次硼注入，進而形成了區域36。在可選的方法中，採用傳統罩幕技術，在電介質層61構成之前，形成主體接觸區36。隨後形成並圖樣化電介質層61。
在形成主體接觸區36之後，覆蓋在主表面18之上形成源極接觸或導電層63。作為例子，形成阻擋層結構，比如繼之以包括鋁或鋁合金的層的鈦/氮化鈦。接著採用常規 光蝕刻和蝕刻技術圖樣化導電層，以形成如第1圖所示的源極接觸層63。在一個實施例中，使用最終的鈍化層覆蓋於源極接觸層63之上，最終的鈍化層還包括沉積的氧化物、沉積的氮化物或其組合。接著，使裝置10變薄，並且結合第1圖所顯示並進一步於其中描述的，去接觸襯底12形成汲極接觸層13。
第12圖顯示了根據本發明的另一實施例的具有下表面填充補償溝道區222的半導體裝置100的高度放大的部分截面圖。半導體材料11的主體包括n型襯底12和n型緩衝層114，所述n型緩衝層114具有比襯底12低的摻雜濃度(例如大約20-35歐姆/公分)以及大約10微米至大約20微米的厚度，除此之外，裝置100類似於裝置10。同樣，在裝置100中，下表面填充溝道補償區域或部分222並不貫通緩衝層114的。在這個實施例中，在蝕刻溝道122之後，將n型摻雜通過溝道122的較低表面引入，以形成鄰近溝道122的較低表面的n+區223，其用以反向摻雜(counter-dope)p型層23以將填充溝道222電連接至緩衝外延層114。該實施例適於製造採用相同填充溝道處理的各種擊穿電壓裝置。接著採用不同的襯底摻雜濃度和厚度獲得各種擊穿電壓，其中連接區223的深度和厚度可以相應地調整。另外，顯示的裝置100係沒有厚的電介質層或區431。在這個實施例中，閘極電介質層43將閘極導電層57與溝道連接區32分隔。應該理解，厚電介質層431也可和裝置100一起使用。
第13圖顯示了根據本發明的再一實施例的具有填充補 償溝道區的半導體裝置110的一部分的高度放大的部分截面圖。除下述說明之外，裝置110類似於裝置10，在p型層23沉積後，沿著溝道122的底部部分146的p型層23部分被去除，以在襯底12和n型層26間提供增強的導電通路之外。
總之，一種新的切換結構具有填充溝道結構，該溝道結構包括下表面電荷補償區和覆蓋在補償區之上的控制區。在一個實施例中，當裝置操作時，溝道連接區用於將裝置的源極區或載流電極電連接至下表面電荷補償區。
儘管已經參照其具體實施例描述並說明了本發明，但不意味著本發明限於這些說明性的實施例。本領域的技術人員應該認識到，不偏離於本發明的主旨可進行修改和變化。因此，這意味著本發明包括了在所附申請專利範圍範圍內的所有這樣的變化和修改。
10‧‧‧裝置
11‧‧‧半導體材料區
12‧‧‧n型矽襯底
13‧‧‧偶合至導電層
14‧‧‧半導體層
18‧‧‧主表面
22‧‧‧補償部分
23‧‧‧p型層
24‧‧‧緩衝層
26‧‧‧n型層
27‧‧‧緩衝層
28‧‧‧電介質層
31‧‧‧主體區
32‧‧‧汲極外延區
33‧‧‧n型源極區
36‧‧‧p型主體接觸區
40‧‧‧第一電介質層
43‧‧‧閘極電介質層
44‧‧‧第二電介質層
45‧‧‧導電通道
48‧‧‧層間電介質區
51‧‧‧第一電介質層
57‧‧‧導電閘極區
61‧‧‧第二電介質層
63‧‧‧源極接觸層
71‧‧‧硬罩幕層
72‧‧‧第二電介質層44的開口
74‧‧‧寬度
91‧‧‧開口
99‧‧‧凹陷區
100‧‧‧半導體裝置
110‧‧‧半導體裝置
113‧‧‧電介質層
114‧‧‧n型緩衝層
122‧‧‧溝道
146‧‧‧底部部分
181‧‧‧主表面18下的一段距離
222‧‧‧下表面填充補償溝道區
223‧‧‧較低表面的n+區
228‧‧‧側壁
229‧‧‧電介質層40的部分
231‧‧‧主體區31下的區域
233‧‧‧本質層
234‧‧‧將帽蓋層(capping layer)
333‧‧‧聚乙烯間隔
334‧‧‧氮化物間隔
431‧‧‧厚電介質層
510‧‧‧一或多填充溝道結構
511‧‧‧閘極控制部分
第1圖說明了根據本發明的半導體裝置的一放大的部分截面圖；第2-11圖說明了在製造的各個階段中第1圖的半導體裝置的放大的部分截面圖；第12圖說明了根據本發明的另一個實施例的半導體裝置的一部分的一高度放大的部分截面圖；以及第13圖說明了根據本發明的再一實施例的半導體裝置的一部分的一高度放大的部分截面圖。
10‧‧‧裝置
11‧‧‧半導體材料區
12‧‧‧n型矽襯底
13‧‧‧偶合至導電層
14‧‧‧半導體層
18‧‧‧主表面
22‧‧‧補償部分
23‧‧‧p型層
24‧‧‧緩衝層
26‧‧‧n型層
27‧‧‧緩衝層
28‧‧‧電介質層
31‧‧‧主體區
32‧‧‧汲極外延區
33‧‧‧n型源極區
36‧‧‧p型主體接觸區
43‧‧‧閘極電介質層
45‧‧‧導電溝道
48‧‧‧層間電介質區
51‧‧‧第一電介質層
57‧‧‧導電閘極區
61‧‧‧第二電介質層
63‧‧‧源極接觸層
181‧‧‧主表面18下的一段距離
231‧‧‧主體區31下的區域
431‧‧‧厚電介質層
510‧‧‧一或多填充溝道結構
511‧‧‧閘極控制部分

Claims (25)

  1. 一種半導體裝置，其包括：一半導體材料區，其具有一第一主表面；一主體區，其形成在該半導體材料區中；一源極區，其形成在該主體區中；一溝道閘極結構，其包括閘極導電層，該閘極導電層由一閘極電介質層與該溝道閘極結構的側壁分開，其中，該主體區和源極區鄰近該溝道閘極結構，並且其中，該通道閘極結構設置以當該半導體裝置操作時，控制該主體區中的一通道；一下表面溝道補償區，其鄰接該溝道閘極結構的一較低的表面且形成在該半導體材料區中並低於該第一主表面，且其中，該下表面溝道補償區包括複數相反導電類型半導體層，且其中該下表面溝道補償區的側壁鄰接該半導體材料區係沒有一介於中間的電介質層；且一通道連接區，該通道連接區形成在該半導體材料區中***在該主體區及下表面溝道補償區之間，並設置以電偶合該通道與該複數相反導電類型半導體層之至少一者，其中該通道連接區及該源極區包含一第一導電類型，且其中該通道連接區覆蓋該複數相反導電類型半導體層之至少一部分。
  2. 如申請專利範圍第1項所述的裝置，其中，半導體材料區和該主體區包括相同的導電性類型。
  3. 如申請專利範圍第1項所述的裝置，其中，半導體材料 區和該主體區包括相反的導電類型。
  4. 如申請專利範圍第1項所述的裝置，其中，該下表面溝道補償區填充有複數單晶外延層，該複數單晶外延層包括：具一第一導電類型的一第一層，其覆蓋形成於該溝道的側壁和該溝道的一較低的表面之上；以及具與該第一導電類型相反的一第二導電類型的一第二層，其覆蓋形成於該第一層之上。
  5. 如申請專利範圍第4項所述的裝置，還包括形成在該第一和第二層之間的一第一緩衝層，其中，該緩衝層在沉積時具有低於該第一和第二層的一摻雜濃度。
  6. 如申請專利範圍第4項所述的裝置，還包括覆蓋於該第二層之上的一電介質區。
  7. 如申請專利範圍第6項所述的裝置，其中，該電介質區包括覆蓋於該第二層之上的一熱氧化物層、覆蓋於該熱氧化物層之上的一多晶矽層、以及覆蓋於該多晶矽層之上的一沉積的氧化物。
  8. 如申請專利範圍第1項所述的裝置，還包括一摻雜區，該摻雜區從該下表面通道補償區橫向延伸至該半導體材料區中，並位於該主體區之下，其中，該摻雜區和主體區包括一第一導電類型。
  9. 如申請專利範圍第1項所述的裝置，其中，該半導體材料區包括一半導體襯底以及一半導體層，該半導體層覆蓋形成於該半導體襯底之上並具有低於該半導體襯底的 一摻雜濃度。
  10. 如申請專利範圍第9項所述的裝置，其中，該下表面溝道補償區延伸通過該半導體層到達該半導體襯底中。
  11. 如申請專利範圍第9項該的裝置，其中，該下表面溝道補償區終止於該半導體層中，並且其中，該裝置還包括一摻雜區，該摻雜區形成在該下表面溝道補償區的一較低表面和該半導體襯底之間，並且設置成以於該裝置操作時，將該下表面溝道補償區電偶合至該半導體襯底。
  12. 如申請專利範圍第1項所述的裝置，還包括一第二電介質區，該第二電介質區將該溝道閘極結構的一較低的部分與該下表面溝道補償區分隔，其中，該第二電介質區具有大於該閘極電介質層厚度的一厚度。
  13. 一種形成半導體裝置的方法，其包括以下步驟：提供具有一第一主表面的一半導體材料區；自該第一主表面延伸且於該半導體材料區中形成一溝道；在該溝道中形成複數半導體層，該半導體層包括至少二相反導電類型的半導體層以及至少一緩衝層，該緩衝層將該至少二相反導電類型半導體層分開以形成一填充溝道補償區，其中，該緩衝層在組成上具有低於該至少二相反導電類型半導體層的一摻雜濃度；去除該複數半導體層的部分，使得該複數半導體層殘留的部分凹陷低於該第一主表面，以在該溝道的一較低的部分中形成一下表面填充溝道補償區； 在溝道的一上方部分中形成一控制電極，其覆蓋於該下表面填充溝道補償區之上；在該半導體材料區中形成一主體區，其中，該控制電極設置以在該裝置操作時，在該主體區中建立一通道；以及在該主體區中形成一源極區。
  14. 如申請專利範圍第13項所述的方法，其中，該形成該複數半導體層的步驟包括以下步驟：形成覆蓋於該溝道側壁和較低的表面之上的具一第一導電類型的一第一層；形成覆蓋於該第一層之上的一第一緩衝層；形成覆蓋於該緩衝層之上的具一第二導電類型的一第二層；形成覆蓋於該第二層之上的一第二緩衝層，其中，該第一和第二緩衝層在組成上具有低於該第一和第二層的摻雜濃度；以及用一電介質材料填充該溝道的一殘餘部分。
  15. 如申請專利範圍第14項所述的方法，還包括以下步驟：在形成該第一緩衝層之前，在該第一層上形成一帽蓋層；從該第一層中將摻雜擴散至該半導體材料區中，以形成該第一導電類型的一第二摻雜區；以及去除該帽蓋層。
  16. 如申請專利範圍第13項所述的方法，還包括形成通道連 接區的步驟，該通道連接區鄰接該下表面填充溝道補償區，並設置以當該裝置操作時，使該通道電偶合至該下表面填充溝道補償區。
  17. 如申請專利範圍第13項所述的方法，其中，該形成該控制電極的步驟包括以下步驟：形成覆蓋於該溝道側壁以及該下表面填充溝道補償區的一上表面之上的一閘極電介質層；以及形成覆蓋於該閘極電介質層之上的一導電層。
  18. 如申請專利範圍第17項所述的方法，還包括形成覆蓋於該下表面填充溝道補償區的該上表面之上的一第二電介質層的步驟，其中，該第二電介質層厚於該閘極電介質層。
  19. 一種半導體裝置，其包括：一半導體材料區，其具有一第一主表面；一填充溝道結構，其形成在該半導體材料區中，包括：一電荷補償部分，其凹陷於該第一主表面之下，其中，該電荷補償部分包括具一第一導電類型的一第一層以及覆蓋於該第一層之上且具一第二導電類型的一第二層，且其中該第一層鄰接該半導體材料區沿著沒有電介質材料的側壁部分；以及一控制部分，其覆蓋於該電荷補償部分之上；具該第一導電類型的一主體部分，其形成在鄰接該填充溝道結構的該半導體材料區中，其中，該控制部分設 置以在該裝置操作時，於該主體區中產生一通道；一源極區，其形成在該主體區中；以及具有該第二導電類型的一第一摻雜區，其形成在該半導體材料區中，並且設置成以該裝置操作時，電偶合該通道與該電荷補償部分，其中該第一摻雜區覆蓋該第一及第二層之至少一部分。
  20. 一種半導體裝置，其包括：一溝道控制結構，其形成於半導體材料區中，其中該溝道控制結構包含一控制電極用於在該半導體材料中沿著該通道控制結構之一側壁形成一通道；一源極區，其形成在該主體區中；一電荷補償結構，其鄰近該溝道控制結構之一較低的表面，其中該電荷補償結構包含複數相反導電類型層，覆蓋該電荷補償結構之側壁及其較低的表面，且其中該電荷補償結構於該半導體材料區及複數相反導電類型層之間，沒有形成一介於中間的電介質層；及一摻雜區，其形成在該半導體材料區且電偶合該通道至該電荷補償結構，其中該摻雜區及該源極區包含相同的導電類型，且其中該摻雜區覆蓋該複數相反導電類型半導體層之至少一部分。
  21. 如申請專利範圍第20項所述的裝置，其中該溝道控制結構進一步包含一具有第一厚度之第一電介層，其沿著該側壁將該控制電極及該半導體材料區分開，其中該裝置進一步包含一第二電介層，其具有一第二厚度自該第二 控制電極隔離該電荷補償結構之第二厚度。
  22. 如申請專利範圍第21項所述的裝置，其中該第二厚度比該第一厚度厚。
  23. 如申請專利範圍第20項所述的裝置，其中該電荷補償部分包含一第一導電類型的一第一層及一覆蓋該第一層之第二導電類型的一第二層。
  24. 申請專利範圍第23項所述的裝置，進一步包含形成一覆蓋該第二層之電介層。
  25. 如申請專利範圍第20項所述的裝置，其中該控制電極之至少一部分凹陷於該半導體材料區之一第一主表面之下。
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