TWI336125B - Electronic parts packaging structure and method of manufacturing the same - Google Patents

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TWI336125B
TWI336125B TW092131548A TW92131548A TWI336125B TW I336125 B TWI336125 B TW I336125B TW 092131548 A TW092131548 A TW 092131548A TW 92131548 A TW92131548 A TW 92131548A TW I336125 B TWI336125 B TW I336125B
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pattern
semiconductor wafer
wire
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Masahiro Sunohara
Kei Murayama
Mitsutoshi Higashi
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Shinko Electric Ind Co
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Description

1336125 玫、發明說明： 【發明所屬之技術領域】 發明領域 本發明係有關於電子部件封裝結構及其製造方法，特 5別是電子部件封裝結構，其中半導體晶片等物件被安裝於 一打線基板上使其埋藏於一絕緣薄膜中，及其製造方法。 C先前】 發明背景 做為實作多媒體裝置之關鍵技術的大型積體電路(LSI) 10技術目前正朝向使資料傳輸具有更高速度與更大容量之方 向發展。有鑑於此，更高密度之封裝技術亦在發展之列， 以期做為LSI和電子裝置之間的介面。 為因應進一步之更高密度的需求，業已開發一種多晶 片封裝體（半導體裝置），其中複數個半導體晶片被立體膠合 15 於基板上並加以封裝。舉例言之，在專利申請公告案 (KOKAI)第2001-196525號(專利文獻1)中，記載一種半導體 裝置，在其結構中，複數個半導體晶片被立體封裝於打線 基板上使其埋藏於一絕緣層中，之後該等半導體晶片被黏 合至以覆晶黏合技術透過該絕緣層形成多層型態之打線圖 20 案。 此外，在專利申請公告案(KOKAI)第2001 -274034號(專 利文獻2)中，揭露一種電子部件封裝體，其中，為了以高 密度封裝電子部件並保護該電子部件以防止可能影響該電 子部件之電子噪音，該電子部件封裝體具有一結構，其中 5 該電子部件被封裝於核心材料所提供之凹面部分中，該凹 面部分之内側表面及底部表面以傳導金屬做成，且複數個 電子部件被封裝。 然而，在上述專利文獻1中，並未考量下列情形，亦即， 欲將層間絕緣薄膜形成於被安裝之該半導體晶片上時，此 —層間絕緣薄膜形成後可能由於該半導體晶片之厚度而具 =不同的高度。換言之’如果該梯度產生於位在該半導體 曰曰片上之該層間絕緣薄膜之上，該打線圖案於此一層間絕 緣缚犋上之形成步驟中所應用的光微影術之聚焦差數會降 低。因此’可能比較難以以良好的精準度形成所需的光阻 圖案。 再者’高度上的差異也會出現在形成於該 膜上之該打線圖案中。因此，當該半導體晶片以覆:: =被黏合至該打線圖案時’此_黏合之可靠度可能修 一—τ，业禾哼重在下列情况下，亦 P，在提供該凹面部分於該核心㈣上且將該電子部件到 、於该凹面部份中之該技術中，當被埋藏於 =之該半導體晶片被封裝於不含該凹面部分之打= 上時’可能會產生的問題。 〔^明内容；3 發明概要 本發明的目的之 4提供-種電子部件封裝結構及 ▲方法，其中半導體晶片上之層間絕緣薄膜被平面化 1336125 並形成於該電子部件封裝結構中，且在該結構中，半導體 晶片等物件被埋藏於一基板上之層間絕緣薄膜中。 本發明提供一種電子部件封裝結構之製造方法，該方 法包括下列步驟：在一安裝電子部件之安裝體上除封裝區 5 以外的範圍中形成打線圖案；將該電子部件安裝於該安裝 體之該封裝區中，並使該電子部件上形成連接終端之表面 朝上；以及形成一覆蓋該電子部件及該打線圖案之絕緣薄
膜。 在本發明中，首先，該打線圖案被形成於該安裝體上 10 除了該電子部件之封裝區（該絕緣基板、形成於該基板上之 該絕緣薄膜等）以外的範圍中。其次，該電子部件（半導體晶 片等）以面朝上之方式被安裝於該安裝體之該封裝區中。之 後，覆蓋該電子部件及該打線圖案之該絕緣薄膜被形成。 此外，該打線圖案可以在該電子部件被安裝於該安裝體之 15 後，形成於該封裝區以外的範圍中。 ·，；
在本發明之一較佳模式中，該電子部件之上層表面和 該打線圖案之上層表面形成於一幾乎相同的高度上。因 此，由於該打線圖案亦充作虛擬圖案以將該電子部件之高 度上的差距拉平，用以覆蓋該電子部件及該打線圖案之該 20 絕緣薄膜在整個上層表面之範圍内被平面化。 因此，在被電力連接至該電子部件之上層打線圖案及 該打線圖案欲形成於該絕緣薄膜上的情況下，當光阻薄膜 以光微影術被圖案化時，下層絕緣薄膜會被平面化，使曝 光聚焦之深度可以設成較小。如此，期望之上層打線圖案 7 1336125 可以穩定且精準地形成於該電子部件上。 再者，高度差距並不會產生於該上層打線圖案中。因 此，當該電子部件之凸塊被覆晶安裝於該上層打線圖案 時，黏合高度之差距可以消除。是以，該電子部件之該凸 5 塊和該上層打線圖案之間的黏合可靠度可以改善。
此外，在透過在該打線圖案之形成步驟中同時提供該 打線圖案之非形成部分來取得該電子部件之該封裝區的情 況下，相較於在後續步驟中藉由拋光使該絕緣薄膜平面化 之方法，製造步驟可以減少。因此，製造成本可以縮減。 10 再者，在本發明之一較佳模式中，當該打線圖案在該
電子部件被安裝於該安裝體之後，形成於該封裝區以外的 範圍中時，在其非固化狀態下具有黏性之樹脂薄膜可做為 安裝體使用，是以，該電子部件可以接合至該非固化樹脂 薄膜。之後，該樹脂薄膜在後續步驟中透過退火被固化， 15 使該電子部件牢固地固定至該樹脂薄膜。如此，將黏合層 形成於該電子部件之背部表面（與該連接終端側對立之表 面）的步驟則不特別需要。如此，製造成本可以縮減。 圖式簡單說明 第1A和1B圖為斷面圖，顯示半導體裝置製造的困難 20 點，其中半導體晶片被埋藏並封裝於一絕緣薄膜中； 第2A至2N圖為部分斷面圖，顯示根據本發明第一實施 例之電子部件封裝結構製造方法； 第3A至3K圖為部分斷面圖，顯示根據本發明第二實施 例之電子部件封裝結構製造方法；以及 8 ΓΙ336125 第4A至好圖為部分斷面圖顯示根據本發明第三實施 例之電子部件封裝結構製造方法。 【實施方式】 較佳實施例之詳細說明 5 本發明之實施例將參考隨附圖示說明如下。
首先’將半導體晶片埋藏並封裝於一絕緣薄膜中之半 導體裝置的製造難題將敘明如後。第丨八和⑴圖為斷面圖， 顯示半導體裝置製造的困難點’其中半導體晶片被埋藏並 封裝於一絕緣薄膜中。 1° 如第1A圖所示，首先，一第一層間絕緣薄膜102形成於
一具有預設打線圖案（圖中未示）之基部基板10〇。之後，透 過形成於該第一層間絕緣薄膜102中之引洞（圖中未示）被連 接至該基部基板100上之該打線圖案的銅導線丨〇4被形成於 該第一層間絕緣薄膜102上。上方具有連接終端i〇8a之半導 !5 體晶片透過一黏合層被黏合至該銅導線1〇4上，以使 其連接終端108a朝上。 之後，一第二層間絕緣薄膜110形成於該半導體晶片 108和該銅導線104上。此時，由於該半導體晶片108之高 度，該半導體晶片108上之該第二層間絕緣薄膜110比該銅 2Q 導線104上之該第二層間絕緣薄膜110為高。 接下來，如第1B圖所示，該半導體晶片108之該連接終 端l〇8a上的該第二層間絕緣薄膜110以雷射等方式被蝕刻 以形成引洞112。之後，一種子銅薄膜（圖中未示）被形成於 該引洞112之内部表面和該第二層間絕緣薄膜110之一上層 9 表面。接下來，一具有形成打線圖案之開放部分的光阻薄 膜（圖中未示）以光微影術被形成。 之後，銅薄膜圖案以該種子金屬薄膜做為電鍍電源供 應層透過電鑛法被形成於該光阻薄膜圖案之該開放部分 中。接下來，該光阻薄膜被移除。然後，打線圖案114透過 蝕刻該種子銅薄膜並以該銅薄膜圖案做為一光罩之方式被 形成。 由於該半導體晶片1〇8之存在使該第二層間絕緣薄膜 110之該上層表面產生高度差距，以上述光微影術形成該光 阻薄膜圖案之步驟中的曝光聚焦差數會降低。因此，難以 在該第一層間絕緣薄膜110上以良好的準破度形成期望的 光阻薄膜圖案’也因此難以以良好的準確度形成理想的打 線圖案114。 接下來，半導體晶片116之凸塊116以覆晶黏合技術被 黏合至該打線圖案114之連接部分H4a。此時，由於該打線 圖案114之該連接部分114a的高度因該第二層間絕緣薄膜 110之高度差距而改變，該半導體晶片116之該凸塊116和該 打線圖案114之該連接部分114a之間的黏合失誤會順勢產 生。 根據本發明之各式實施例做成的電子部件封裝結構可 克服上述缺點。 (第一實施例） 其次，根據本發明第一實施例之電子部件封裝結構製 造方法將敘明如後。第2八至2N圖為部分斷面圖，顯示根據 1336125 本發明第一實施例之電子部件封裝結構製造方法。 如第2A圖所示，首先’一矽晶圓(半導體晶圓_皮備 製，該石夕晶圓上形成預設之電晶體、多層導線（圖中未示） 等，且該石夕晶圓具有大約400微米之厚度。以紹等材料做成 5之連接終端12從該矽晶圓1〇之一上層表面曝光。除該連接 終端12以外之部分被彼覆一以氮化矽薄膜、聚醯亞胺樹脂 等做成之鈍化薄膜14。 接下來，如第2B圖所示，光罩元件16被糊貼於該矽晶 圓10之位在§亥連接終端12那一側的表面（下稱“元件形成表 10 面”)上。一透過將一紫外線固化壓克力樹脂塗佈至pet或聚 乙烯基部元件之方式形成的晶圓背磨（BG)膠帶、以聚醯亞 胺樹脂做成之光阻薄膜（感光或抗感光）、或類似物被做為該 光罩元件16使用。該BG膠帶被輥壓機在正常溫度下以1〇〇 巴之壓力膠合於該矽晶圓10上。此外，該光阻薄膜係透過 15 將一塗佈液體以每分鐘300轉之速度塗佈於該矽晶圓1〇 上，再以每分鐘3000轉之速度使該塗佈液體在整體表面上 均一化，然後對該塗佈液體施以退火的方式形成的。 接下來，如第2C圖所示，該矽晶圓10之一元件非形成 表面（下稱“背部表面，，)被一研磨機研磨，而其元件形成表面 2〇則受該光罩元件16保護。因此，該矽晶圓10之厚度被降低 至大約50微米或更少，較佳為25微米或更少，最好則大約 在10至15微米之間。 接下來，如第2D圖所示，形成於該矽晶圓10之該元件 形成表面上的該光罩元件16被移除，然後一晶粒黏著元件
11 1336125 18形成於垓石夕晶圓1 〇之該背部表面（研磨表面）上。此一晶粒 黏著元件18在從該矽晶圓10切割成單獨件之半導體晶片於 後續步驟中被安裝至該安裝體時，做為黏合層使用。
一環氧樹脂薄膜、導電糊、或類似物被做為該晶粒黏 5著711件18使用。在此一情況下，如果熱膨脹係數(CTE)和熱 傳導被調整至期望數值以便利封裝，則最好使用含有矽、 金屬粉末等填充料之環氧樹脂薄骐。此外，如果熱傳導被 設定成高水平以便利封裝，則最好使用導電糊。如果以樹 月曰薄膜做為該晶粒黏著元件18使用，該樹脂薄膜會在丨〇〇至 10 130°C和大約0.5 Mpa之環境下被滾壓至該矽晶圓10之該背 部表面並糊貼其上。 該晶粒黏著元件18之一厚度在5至1〇微米之間。該矽晶 圓10和該晶粒黏著元件18之整體厚度宜設定在大約2〇微米 或更少^ 15 接下來，如第2E圖所示，一固定至一外框2〇之切割膠
帶22被備製。該矽晶圓1〇之該晶粒黏著元件18的一表面以 100至130°C之溫度被暫時固定至該切割膠帶22。 接下來’如第2F圖所示，該矽晶圓1〇由具有切割刀19 之切割機進行切割。在此一切割步驟中，對樹脂而言具有 20 大約2至1〇微米晶粒尺寸之以黏合金剛鑽磨石製成的鑽石 刀被做為該切割刀19使用。之後，該矽晶圓1〇以兩階段步 驟切割模式被切割。換言之’首先，在第一階段中，一凹 口被設置於該矽晶圓10之上側區域中，且該刀被安置於一 第一心軸上。然後，該矽晶圓10之其餘的下侧區域和該晶 12 1336125 粒黏著元件18以被安置於一第二心軸上之刀進行切割，且 一凹口被設置於該切割膠帶22之上側區域中。此時，舉例 來說，作業送料速度被設定在大約30至100 mm/sec，且該 心軸之旋轉次數被設定在4000至5000 rpm。 5 以此方式，該石夕晶圓1 〇在該石夕晶圓10被暫時固定至該 切割膠帶22的情況下’被分割成單獨的半導體晶片^。 接下來，如第2G圖所示，該單獨的半導體晶片u從該 切割膠帶22被撿拾。撿拾該半導體晶片u之方法包括，以 探針將該半導體晶片11從該切割膠帶2 2之該背部表面向上 10推出、以及透過紫外線照射與加熱而不使用探針來擴張該 切割膠帶22俾使其釋放該半導體晶片丨丨之無探針方法。 以此方式，可製成複數個該半導體晶片Η(電子部件” 其中各該半導體晶片之厚度被打薄至大約1〇至15微米，且 各該半導體晶片之該背部表面上皆形成一該晶粒黏著元件 15 18。忒半導體晶片11為該電子部件之一範例，且各種部件， 如電容器部件等亦可使用。 其次’安裝上述半導體晶片丨丨之打線基板的範例將說 明如後。 如第2Η圖所示，首先，一用以製造一堆疊打線基板之 2〇基部基板24被備製。該基部基板24係以絕緣材料如樹脂等 做成的。此外，穿孔24a被提供於該基部基板24中。一耦合 至泫基部基板24上之一第一打線圖案28的穿孔電鍍層24b 形成於該穿孔24a之内部表面上。該穿孔以—樹脂24c被埋 藏起來。
13 1336125 之後’ 一用以覆蓋該第一打線圖案28之第一層間絕緣 薄臈30被形成。可使用，舉例來說，環氧樹脂、聚醯亞胺 樹脂、或聚亞笨醚樹脂，以做為該第一層間絕緣薄膜3〇。 換言之’該樹脂層係透過將該樹脂薄膜膠合於該第一打線 5圖案28上，然後以8〇至140。(：之溫度進行退火以使該樹脂薄 膜固化的方式形成的。 在此一情況下’除了上述之樹脂薄膜膠合法以外，做 為該第一層間絕緣薄膜30之該樹脂薄膜可以旋轉塗佈法或 印刷法形成。此外，除樹脂外，亦可使用非有機絕緣薄膜， 10如以CVD法形成之氧化矽薄膜或類似物。 之後’第一引洞30χ形成於該第一打線圖案28上之該第 一層間絕緣薄膜30的預設部位。 接下來，第二打線圖案28a以半加成法被形成於該第一 層間絕緣薄膜30上。詳言之’一種子銅層（圖中未示）透過無 15電鍍法形成於該第一引洞30x之内側表面和該第一層間絕 緣薄膜30之一上層表面上，然後一具有預設圖案之開放部 分的光阻薄膜（圖中未示）被形成。之後，銅薄膜圖案以該種 子銅層做為電鍍電源供應層透過電鍍法被形成於該光阻薄 膜之該開放部分中。接下來，該光阻薄膜被移除，然後該 20 種子鋼層以該銅薄膜圖案做為光罩被蝕刻。如此，透過該 第一引洞30x被連接至該第一打線圖案28的該第二打線圖 案28a便形成了。 之後’ 一第二層間絕緣薄膜3〇a被形成於該第二打線圖 案28a上’該第二層間絕緣薄膜3加以和該第一層間絕緣薄 14 1336125 膜30相同之材料做成，然後用以使該第二打線圖案28a之預 設部位曝光的第二引洞30y便形成了。 接下來，利用和上述第二打線圖案28a之形成方法相同 的技術，透過該第二引洞30y被連接至該第二打線圖案28a 5的第二打線圖案28b便形成了。此時，該第三打線圖案28b 並未形成於封裝區A中，上述半導體晶片11將於後續步驟中 被安裝於該封裴區A中。 換D之’當該第二打線圖案28a以半加成法被形成時， 該光阻薄膜"όΓ i 、J从在從上述第二打線圖案28a之形成步驟中 开v成該光相的步驟巾關設圖錢形，以遮蔽該封 裝區A。
15 20 第二打線圖案28b之薄膜厚度被設定成幾乎| 於該半導體晶片m ^ A U和該晶粒黏著元件18之整體厚度。舉你 =::3晶片11和該晶粒黏著元件18之整㈣ 大約顯打㈣案现之薄膜厚度會被設定名 在此—情況 28b除該半加成 h —打線圖案283和該第三打線圖案 此外，在上^外.，還可以削減法或全加成法形成。 時，該封裝區式下’當該第三打線圖案28b被形成 形成。但在開始朴線非形成部分和該打線圖案會同時 留在該封裝區A中，=成之該打線圖案可以使該銅薄膜停 在此-情況下，該封裝^ = °亥鋼缚膜自該封裝區A移除。 式侧1鑽1料料移 、乾
15 1336125 接下來，如第21圖所示，上述半導體晶片11之該晶粒 黏著元件18的一表面被黏合至該封裝區A，在該封裝區A 中，該第三打線圖案28b並未形成於該第二層間絕緣薄膜 30a上。換句話說，該半導體晶片11使其包含該連接終端12 5 之該元件形成表面朝上（面朝上）。此時，基於上述理由，該 半導體晶片11被安裝成，其元件形成表面（上層表面）之高度 大致與該第三打線圖案28b之上層表面一樣高。 接下來，如第2J圖所示，一第三層間絕緣薄膜30b被形 成於第21圖所示之最終結構上，該第三層間絕緣薄膜30b以 10 和該第一層間絕緣薄膜30相同之材料做成。此時，由於該 半導體晶片11和該第三打線圖案2 8 b之該上層表面的高度 幾乎一樣高，該第三層間絕緣薄膜30b絕不會在該半導體晶 片11上局部***，所以可以在整體結構上形成一平面化的 表面。 15 在此，位在該半導體晶片11附近之該第三打線圖案28b 可以做成一環繞該半導體晶片11之外側週邊的框件。在此 一情況下，該第三層間絕緣薄膜30b之平坦度可以進一步改 善。 接下來，如第2K圖所示，位在該半導體晶片11之該連 20 接終端12和該第三打線圖案28b上的該第三層間絕緣薄膜 30b以雷射等方式被蝕刻。於是，第三引洞30z便形成了。 接下來，如第2L圖所示，利用和上述第二打線圖案28a 之形成方法相同的技術，一種子銅薄膜27被形成於該第三 引洞30z之内側表面和該第三層間絕緣薄膜30b之一上層表 16 1336125 面上。接下來’ 一具有對應至第四打線圖案之開放部分的 光阻薄膜29以光微影術被形成。此時，由於該第三層間絕 緣薄膜30b在整體表面上被形成且平面化，曝光時不會產生 離焦現象。因此，期望的光阻薄膜29可以良好的精準度形 5 成。 接下來’如第2M圖所示，銅薄膜圖案33以該種子銅薄 膜2 7做為電鍍電源供應層並以該光阻薄膜2 9做為一光罩之 方式透過電鍍法被形成。接下來，該光阻薄膜29被移除。 然後，該種子銅薄膜27以該銅薄膜圖案33做為光罩進行蝕 10 刻。於是，透過該第三引洞30z被連接至該半導體晶片11之 該連接終端12和該第三打線圖案28b的第四打線圖案28c便 形成了。 以此方式，由於用以覆蓋該半導體晶片11引洞之該第 三層間絕緣薄膜30b的該上層表面被做成平坦狀，沒有必要 15 在使用光微影術以在該第三層間絕缘薄膜30b上形成該第 四打線圖案28c時設定一聚焦深度。因此，可以良好的精準 度穩定地形成具有對應至該第四打線圖案28c之該開放部 分的該光阻薄膜29。如此，期望的第四打線圖案28c可以良 好的精準度穩定地形成。 2〇 接下來，如第2N圖所示，一在其連接部分28x具有開放 部分31a之焊接光阻薄膜31被形成於該第四打線圖案28c 上。然後，一具有凸塊32之半導體晶片11a被備製’且該半 導體晶片11 a之該凸塊3 2以覆晶黏合技術被黏合至該第四 打線圖案28c之該連接部分28x。在此一情況下，Ni/Au電鍍
17 1336125 被應用至該第四打線圖案28c之該連接部分28χ。 此時’該第四打線圖案28c之該連接部分28χ被設置於 —幾乎等高的高度上，連該半導體晶片1丨上方不含該半導 體晶片11之區域内的高度都沒有差異。因此，該半導體晶 5片11&之該凸塊32可以良好的可靠度被黏合至該連接部分 28χ 〇 在此一情況下，該凸塊可以透過將錫球安裝於該焊接 光阻薄膜31中之該開放部分31a上的方式形成，然後該半導 體晶片11a之該連接終端可以黏合至該凸塊。 1〇 以上述方式，根據本發明第一實施例之半導體裝置 U電子部件封裝結構）即告完成。 現在’我們將示範該半導體晶片11被埋藏於該第三層 間絕緣薄膜30b時所使用的模式。唯’該半導體晶片丨丨可以 被埋藏於該第一層間絕緣薄膜30或該第二層間絕緣薄膜 15 3〇a。在此一情況下，該半導體晶片u可以安裝於該基部基 板24或該第一層間絕緣薄膜30，且該第一打線圖案28或該 第二打線圖案28a之薄膜厚度可以設定成幾乎等於該半導 體晶片11之厚度。 另外，我們將示範單一半導體晶片丨丨被埋藏於該層間 2〇絕緣薄膜並加以封裝時所使用的模式。然而，如同該第= 打線圖案28b，該第四打線圖案28c可以，舉例來說， 於第2M圖所示之步驟中以避開該半導體晶片丨丨之該封聿 區，然後該半導體晶片U可以安裝於該第三層間絕緣薄膜 30b上。換言之，可以多層型態安裝複數個半導體晶 、 A，並 18 1336125 使其互相連接以使複數個半導體晶片分別埋藏於複數個層 間絕緣薄膜，俾使其具有相同的結構。在此一情況下，由 於此等層間絕緣薄膜被平面化且分別形成，内建該半導體 晶片11之該層間絕緣薄膜和該打線圖案可以毫無問題地膠 5 合在一起。 以此方式，安裝該半導體晶片11之該安裝體為該基部 基板24或個別堆疊層中之該層間絕緣薄膜30至30b。
在根據第一實施例做成之該半導體裝置1中，該第一至 第三層間絕緣薄膜30至30b和該第一至第四打線圖案28至 10 28c被膠合且形成於該基部基板24上。之後，該半導體晶片
11以面朝上之方式被安裝於該封裝區，在該封裝區中，該 第三打線圖案28b並未形成於該第二層間絕緣薄膜30a上， 以使該半導體晶片11埋藏於該第三層間絕緣薄膜30b中。再 者，形成於安裝該半導體晶片11之該第二層間絕緣薄膜30a 15 上的該第三打線圖案28b之薄膜厚度幾乎等於該半導體晶 片11之厚度。 該半導體晶片11之該連接終端12透過該第四打線圖案 28c被電力連接至以立體方式配置於該半導體晶片11上之 該半導體晶片11a。 20 在根據第一實施例做成之該半導體裝置1中，該半導體 晶片11並未形成於該第三打線圖案28b上，該半導體晶片11 被配置於不含該第三打線圖案28b之該第二層間絕緣薄膜 30a的範圍内。之後，由於該半導體晶片11和該第三打線圖 案28b之厚度幾乎彼此相同，該半導體晶片11上之該第三層 19 1336125 間絕緣薄膜3 Ob可以形成平坦狀，而不會受到該半導體晶片 11造成之高度差異的影響。因此，預備形成於該第三層間 絕緣薄膜30b上之該第四打線圖案28c可以良好的精準度穩 定地形成，而不會受到該半導體晶片11造成之高度差異的 影響。 ίο 再者，形成於該半導體晶片11上之該第四打線圖案28c 的該連接部分28x之高度變得一致。因此，該第四打線圖案 28c的該連接部分28x和該半導體晶片11a之該凸塊32之間 的黏合共平面度可以變小〇如此，該第四打線圖案28c的該 連接部分28x和該半導體晶片1 la之該凸塊32之間之黏合失 誤（電橋、開路等）的發生可以避免。 (第二實施例） 第3八至31<：圖為部分斷面圖’顯示根據本發明第二實施 例之電子部件封裝結構製造方法。第二實施例與第一實施 15 例不同之處在於，該半導體晶片被黏合至該層間絕緣薄膜 的方式不是透過在該半導體晶片Η之該背部表面上特地形 成該晶粒黏著元件18之方式為之’而是藉由使安梦兮半導 體晶片11之該層間絕緣薄膜富有黏度之方式達成的。在此 一情況下’與第一實施例所使用者相同之步驟的詳細說明 20 ·· 將予以省略。此外，在第3Α至3Κ圖中，相同的參考符號被 用以代表和第2A至2N圖所使用者相同的元件， 、 且其說明將 予以省略。 在根據本發明第二實施例之電子部件封肚 '了裝結構製造方 法中，如第3A圖所示，首先，和第2C圖所 $者相同之結構 20 1336125 體以和第一實施例所使用者相同之方法被取得。亦即，在 該矽晶圓ίο中，該元件形成表面被覆以該光罩元件16，且 其厚度透過研磨該背部表面之方式被減少至50微米或更 少’最好是10至15微米。在本實施例中，該晶粒黏著元件 5 並未形成於該矽晶圓10之該背部表面。 接下來，如第3B圖所示，該石夕晶圓10之該背部表面(研 磨表面）被糊貼至該切割膠帶22上。接下來，如第3C圖所 示’該矽晶圓10由具有該切割刀19之切割機進行切割。接 下來，如第3D圖所示，該半導體晶片Η從該切割膠帶22被 10 撿拾，藉此，可以取得複數個切割成單獨件之該半導體晶 片11。 接下來，如第3E圖所示，以和第一實施例所使用者相 同之方法，該第一層間絕緣薄膜3〇、該第一引洞3〇χ、和該 第二打線圖案28a被形成於具有該第一打線圖案28之該基 15 部基板24上。 接下來，和第3E圖所示者相似，該第二層間絕緣薄膜 30a透過將該樹脂薄膜膠合於該第二打線圖案28a而沒有施 以退火之方式被形成。在第二實施例中，在其非固化狀態 下具有黏性(黏合性質）之該樹脂薄膜被做為該第二層間絕 20緣薄膜3〇a使用。環氧樹脂、聚酶亞胺熱固化樹脂、或聚亞 苯熱固化樹脂等可做為該樹脂薄膜之材料。以此方式，具 有黏性(黏合性質）之該第二層間絕緣薄膜3〇a被形成於該第 二打線圖案28a上。之後，s玄第一引洞3〇χ藉由使該第二打 線圖案28a上之s玄第二層間絕緣薄膜3〇a的預設部位開啟之 21 方式被形成。 接下來，如第3F圖所示’該半導體晶片11之該背部表 面被黏合至具有黏性（黏合性質）之該第二層間絕緣薄膜 3〇a。亦即，該半導體晶片Π被安裝成，使該連接終端I]朝 5 上。 然後，該第二層間絕緣薄膜(樹脂薄膜)30a透過以大約 15〇C之溫度進行退火之方式被固化。以此，該半導體晶片 U被牢固地固定至該第二層間絕緣薄膜30a。在第二實施例 中’該半導體晶片11之該背部表面在該半導體晶片U之該 10 元件形成表面被覆以該光罩元件16的情況下，被牢固地固 定至該第二層間絕緣薄膜30a。 接下來，如第3G圖所示’該種子銅薄膜27透過無電鐘 法被形成於該半導體晶片11之該光罩元件16和該第二層間 絕緣薄膜30a上。之後，一在形成該第三打線圖案之區域中 15 具有開放部分36a的光阻薄膜36形成於該種子銅薄膜27。 接下來，如第3H圖所示’ 一銅薄膜圖案35以該種子銅 薄膜27做為電鍍電源供應層並以該光阻薄膜36做為一光罩 之方式透過電鍍法被形成。接下來，該光阻薄膜36被移除。 接下來，如第31圖所示，該第三打線圖案281)透過蝕刻 20 該種子銅薄膜27並以該銅薄膜圖案35做為其光罩之方式被 形成。此時，如同第一實施例，該第三打線圖案28b被形成 具有一幾乎與該半導體晶片11之厚度相同的薄膜厚度。接 下來，該光罩元件16自該半導體晶片11被移除。 第3G至31圖所示之上述步驟係在該半導體晶片丨i之該 22 元件形成表面被覆以該光罩元件16的情況下執行的。因 此’ 5亥半導體晶片11之該元件形成表面不可能在蝕刻該種 子銅薄膜27等步驟中受損。 以此方式，如同第一實施例，該半導體晶片丨丨可以安 5裝於不含該第三打線圖案28b之該第二層間絕緣薄膜30a的 1巳圍内’且該半導體晶片11之該上層表面和該第三打線圖 案28b之該上層表面可以具有幾乎相同的高度。在第二實施 例中’如上所述，該第三打線圖案28b在該半導體晶片11被 安裝之後，形成於該第二層間絕緣薄膜30&之除該半導體晶 10片11之該封裝區以外的範圍中。 接下來，如第3J圖所示，以和第2J至2K圖所示之第一 實施例中所使用步驟相同的方法，用以覆蓋該半導體晶片 11和該第三打線圖案28b之該第三層間絕緣薄膜30b被形 成。之後，用以使該半導體晶片11之該連接終端12等曝光 15 的該第三引洞30z被形成》 接下來，如第3K圖所示，以和第2L至2N圖所示之第一 實施例中所使用步驟相同的方法，透過該第三引洞30z被連 接至該半導體晶片11之該連接終端12的該第四打線圖案 28c被形成於該第三層間絕緣薄膜30b。之後，具有該開放 20 部分31a以使其連接部分28x曝光之該焊接光阻薄膜31被形 成於該第四打線圖案28c上。然後，該半導體晶片11a之該 凸塊32以覆晶黏合技術被黏合至該第四打線圖案28c之該 連接部分28x。在此一情況下’ Ni/Au電鍍被應用至該第四 打線圖案28c之該連接部分28x。 23 1336125 以上述方式，根據本發明第二實施例之半導體裝置 la(電子部件封裝結構)即告完成。 在此一情況下，在第二實施例中，該半導體晶片丨“系 在第3 J圖所示之步驟之後被安裝於該第三層間絕緣薄膜 5 3牝上，然後和該第三打線圖案28b類似之該第四打線圖案 28c被形成。因此，可以多層型態形成其中分別建立半導體 晶片之層間絕緣薄膜，且使複數個該半導體晶片互相連接。 根據第二實施例之該半導體裝置la可以獲得和第一實 施例所取得者相同的優點。此外，在第二實施例中，由於 10在該矽晶圓10之該背部表面上形成該晶粒黏著元件的步驟 "T 乂省略，製造成本相較於第一實施例來說可以降低。 再者，由於該晶粒黏著元件被省略，該第三打線圖案 28b之薄膜厚度只需考量該半導體晶片11之厚度。因此，該 第三打線圖案28b之薄膜厚度絕不會沒必要地增加。 15 (第二貫施例） 第4A至4F圖為部分斷面圖，顯示根據本發明第三實施 例之電子部件封裝結構製造方法。第三實施例與第一實施 例不同之處在於，該晶粒勒著元件並未形成於該半導體晶 片11之該背部表面上，取而代之者為一做為切割膠帶使用 20之含有黏合材料的膠帶，然後該黏合材料在該半導體晶片 11自該切割膠帶被撿拾時，被轉移至該半導體晶片u之該 背部表面。在此一情況下，與第一和第二實施例所使用者 相同之步驟的詳細說明將予以省略。此外，在第4A至仆圖 中’相同的參考符號被用以代表和第2A至2N圖及第3A至 24 1336125 3K圖所使用者相同的元件，且其說明將予以省略。 在根據本發明第三實施例之電子部件封裝結構製造方 法中，如第4 Α圖所示，首先，以和第一實施例所使用者相 同之方法，在該矽晶圓10中，該元件形成表面被覆以該光 5罩元件16 ’且其厚度以第一實施例中之第2C圖所示的方法 被打薄。
接下來，如第4B圖所示，一固定至該外框20之切割膠 帶22a被備製。第三實施例所使用之該切割膠帶22a具有一 功能，亦即其可以將該黏合材料轉移至該矽晶圓10之被糊 10 貼至該切割膠帶22a的該背部表面。舉例來說，Lintec Corporation所生產之“LE5000”可以做為該切割膠帶22a使 用。 接下來，如第4C圖所示，該矽晶圓1〇之該背部表面以 和第一實施例所使用者相同的方法被暫時黏合至該切割膠 15帶22a ’然後該矽晶圓1〇由具有該切割刀19之切割機進行切
割。 接下來’如第4D圖所示，複數個切割成單獨件之該半 導體晶片11藉由從該切割膠帶22a撿拾該半導體晶片11之 方法被完成。此時，該切割膠帶22a中所含之黏合材料18a 2〇 被轉移至該半導體晶片11之該背部表面並停留於該處。 接下來’如第4E圖所示，一和第二實施例中之第3E圖 所用的打線基板具有相同結構之打線基板被備製，其中該 第二層間絕緣薄膜30a不具有黏性(黏合性質）。之後，該半 導體晶片11上之該黏合材料18a的表面被黏合至該第二層 25 1336125 間絕緣薄膜30a之該封裝區。 接下來，如第4F圖所示，根據第三實施例之半導體裝 置1 b (電子部件封裝結構）以和第二實施例之第3 G至3 K圖中 所使用者相同的步驟被完成。 5 在第三實施例中’該第三打線圖案28b係在該半導體晶 片11被安裝完成後才形成的，如第二實施例。然而，如同 第一實施例’該第三打線圖案28b首先需要形成，然後該半 導體晶片11上之該光罩元件16需要移除，最後該半導體晶 片11才能被安裝。在此一情況下，最終的結構在該半導體 10晶片11被安裝完成後會和第一實施例之第21圖所示狀態相 同。 根據第三實施例之該半導體裝置1 b可以獲得和第一實 施例所取得者相同的優點。此外，由於它和第二實施例一 樣，不需要在該矽晶圓10之該背部表面上特地形成該晶粒 15 黏著元件18，製造成本可以降低。 在第二貫施例中，如同第一和第二實施例，可以實施 各種修飾和變化。 (其他實施例） 在第一至第三實施例中，供該半導體晶片安裝之形成 20於同一薄摸上以做為層間絕緣薄膜（如該第二層間絕緣薄 膜3〇a)的該打線圖案（如該第三打線圖案_被做成具有與 該半導體晶片之厚度相符的薄膜厚度。相反地，其他打線 圖案之薄膜厚度以打線抗阻等做為設定時的考量因素。 因此’在第-至第二實施例中，有時候供該半導體晶 26 1336125 片安裝之形成於該層間絕緣薄膜上的該打線圖案之薄膜厚 度會與形成於其他層間絕緣薄膜上之打線圖案的薄膜厚度 不同。 在第一至第三實施例中，如果該半導體晶片之厚度可 5 以充分被打薄（大約10微米），複數個膠合於該打線基板上之 打線圖案便可以分別設定成具有相同的薄膜厚度。 I：圖式簡單說明3 第1A和1B圖為斷面圖，顯示半導體裝置製造的困難 點，其中半導體晶片被埋藏並封裝於一絕緣薄膜中； 10 第2A至2N圖為部分斷面圖，顯示根據本發明第一實施 例之電子部件封裝結構製造方法； 第3A至3K圖為部分斷面圖，顯示根據本發明第二實施 例之電子部件封裝結構製造方法；以及 第4A至4F圖為部分斷面圖，顯示根據本發明第三實施 15 例之電子部件封裝結構製造方法。 【圖式之主要元件代表符號表】 1, la，lb…半導體裝置 20…外框 10…石夕晶圓 12…連接終端 14…鈍化薄膜 16…光罩元件 18…晶粒黏著元件 18a…黏合材料 19···切割刀 22, 22a…切割膠帶 24a…穿孔 24b…穿孔電鍍層 24c…樹脂 27…種子銅薄膜 28…第一打線圖案 28a···第二打線圖案 27 1336125 28b.··第三打線圖案 28c".第四打線圖案 28x…連接部分 29, 36…光阻薄膜 30…第一層間絕緣薄膜 30a···第二層間絕緣薄膜 30b··.第三層間絕緣薄膜 30x···第一引洞 30y···第二引洞 30z...第三引洞 31…焊接光阻薄膜 31a，36a…開放部分 33, 35···銅薄膜圖案 A…封裝區 100, 24…基部基板 102··.第一層間絕緣薄膜 104..·銅導線 106.··黏合層 108, 116, 11，11a…半導體晶片 108a…半導體終端 110···第二層間絕緣薄膜 112…引洞 114…打線圖案 114a…連接部分 116a，32"·凸塊 28

Claims (1)

  1. 第921315T8號T利申請案申請專利範圍修正本修正日期：99年⑽月1〇曰 拾、申請專利範園： 1. 一種電子部件封裝結構製造方法，包括下列步驟： 在以絕緣材料做成之一安裝體上除一安裝電子部 件之封裝區以外的範圍中形成一打線圖案； 將該電子部件安裝於該安裝體之該封裝區中，並使 該電子部件上形成連接終端之表面朝上；以及 - 形成-覆蓋該電子料及該打_案之絕， ， 其中該電子部件之一上層表面和該打線圓案之一 10 上層表面係以幾乎相同的高度形成，且該絕緣薄膜被+ · 面化並形成。 2_ -種電子料封裝結構製造方法，包括下列步驟： 將-電子料絲於-絲體上之—安裝電子# 件之封裝區巾，並㈣電子料上形歧胁敎⑪ . 朝上； 15 在及安裝體上除該封裝區以外的範圍中形成一打 線圆案；以及 形成-覆蓋該電子部件及該打線圖案之絕緣薄膜， · 20 其中該電子部件之-上層表面和該打線圖案之一 上層表面細幾乎相_高度形成，域絕 面化並形成。 - 3.如申請專利範圍第1項之電子部件封裝結構製造方法， 該方法在形成-絕緣薄膜之步驟之後，進一步包括下列 步驟： 在該電子部件之該連接終端和該打線圖案上的該 29 1336125 絕緣薄膜中形成一引洞；以及 在該絕緣薄膜上形成一透過該引洞被電氣連接至 該電子部件之該連接終端和該打線圖案的上層打線圖案。 4. 如申請專利範圍第1項之電子部件封裝結構製造方法， 5 其中，該安裝體為一絕緣基部基板或一形成於該基部基 板上之絕緣薄膜。 5. 如申請專利範圍第2項之電子部件封裝結構製造方法， 其中，該安裝體為一形成於該基部基板上之絕緣薄膜， 且該絕緣薄膜係以一在其非固化狀態下具有黏性之樹 10 脂薄膜做成；且 安裝該電子部件之步驟包括將該電子部件黏合至 具有黏性之該樹脂薄膜上；且 在安裝該電子部件之步驟之後且在形成該打線圖 案之前，進一步包括下列步驟： 15 藉由施行退火使該樹脂薄膜固化。 6. 如申請專利範圍第1項之電子部件封裝結構製造方法， 其中，該電子部件係在一晶圓之一背部表面被糊貼至一 可轉移一黏合材料之切割膠帶的狀態下，藉由將形成一 預設元件之該晶圓切割成單獨件的方式來獲得； 20 從該切割膠帶被轉移之該黏合材料在該電子部件 從該切割膠帶被釋出之後，被遺留於該電子部件之該背 部表面上；以及 安裝該電子部件之步驟係指將該電子部件之該背 部表面以該黏合材料黏合至該安裝體上之步驟。 30 1336125 7. 如申請專利範圍第1項之電子部件封裝結構製造方法， 其中，該電子部件為半導體晶片，其厚度為50微米或更 少〇 8. —種電子部件封裝結構，包括： 5 一安裝電子部件之絕緣安裝體； 該電子部件被安裝於該安裝體之一封裝區中，並使 該電子部件上形成連接終端之表面朝上； 一打線圖案，其形成於該安裝體上除該電子部件之 該封裝區以外的範圍中，且該打線圖案在以其厚度被調 10 整成該電子部件之厚度的狀態下形成，使得一覆蓋該電 子部件及該打線圖案之絕緣薄膜被平面化；且 該絕緣薄膜覆蓋該電子部件及該打線圖案。 9. 如申請專利範圍第8項之電子部件封裝結構，進一步包 括： 15 一引洞，該引洞形成於該電子部件之該連接終端和 該打線圖案上的該絕緣薄膜之預設部位中；以及 一上層打線圖案，該上層打線圖案形成於該絕緣薄 膜上並透過該引洞被連接至該電子部件之該連接終端 和該打線圖案。 20 10.如申請專利範圍第8項之電子部件封裝結構，其中，該 安裝體為一絕緣基部基板或一形成於該基部基板上之 絕緣薄膜。 11.如申請專利範圍第8項之電子部件封裝結構，其中，該 電子部件為半導體晶片，其厚度為50微米或更少。 31
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KR (1) KR101003437B1 (zh)
CN (1) CN1499591A (zh)
TW (1) TWI336125B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8569142B2 (en) * 2003-11-28 2013-10-29 Blackberry Limited Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same
US7960209B2 (en) * 2004-01-29 2011-06-14 Diodes, Inc. Semiconductor device assembly process
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2005327984A (ja) * 2004-05-17 2005-11-24 Shinko Electric Ind Co Ltd 電子部品及び電子部品実装構造の製造方法
TWI280657B (en) * 2004-05-28 2007-05-01 Sanyo Electric Co Circuit device
JP2006165252A (ja) 2004-12-07 2006-06-22 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
US20060199308A1 (en) * 2005-03-02 2006-09-07 Advanced Semiconductor Engineering, Inc. Process for manufacturing sawing type leadless semiconductor packages
JP5164362B2 (ja) * 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
US7892972B2 (en) * 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed
KR100726239B1 (ko) 2006-07-28 2007-06-08 삼성전기주식회사 전자소자 내장형 다층 인쇄회로기판 제조방법
KR100782405B1 (ko) 2006-10-27 2007-12-07 삼성전기주식회사 인쇄회로기판 제조방법
US8043953B2 (en) 2007-01-29 2011-10-25 Renesas Electronics Corporation Semiconductor device including an LSI chip and a method for manufacturing the same
JP5179391B2 (ja) * 2009-01-23 2013-04-10 新光電気工業株式会社 半導体装置の製造方法および半導体装置
US8987830B2 (en) 2010-01-12 2015-03-24 Marvell World Trade Ltd. Attaching passive components to a semiconductor package
KR102281460B1 (ko) * 2015-01-22 2021-07-27 삼성전기주식회사 임베디드 기판 및 임베디드 기판의 제조 방법
US20210247691A1 (en) * 2020-02-12 2021-08-12 Hutchinson Technology Incorporated Method For Forming Components Without Adding Tabs During Etching
WO2022000173A1 (zh) * 2020-06-29 2022-01-06 庆鼎精密电子（淮安）有限公司 线路板及其制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0607656A1 (en) * 1992-10-26 1994-07-27 Texas Instruments Incorporated Device having thin film overlay for interconnecting bond pads of a semiconductor device to a lead frame or flex circuit and method of making same
KR0140034B1 (ko) * 1993-12-16 1998-07-15 모리시다 요이치 반도체 웨이퍼 수납기, 반도체 웨이퍼의 검사용 집적회로 단자와 프로브 단자와의 접속방법 및 그 장치, 반도체 집적회로의 검사방법, 프로브카드 및 그 제조방법
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
JP3718039B2 (ja) * 1997-12-17 2005-11-16 株式会社日立製作所 半導体装置およびそれを用いた電子装置
JP2000261152A (ja) * 1999-03-11 2000-09-22 Fuji Xerox Co Ltd プリント配線組立体
US6396143B1 (en) * 1999-04-30 2002-05-28 Mitsubishi Gas Chemical Company, Inc. Ball grid array type printed wiring board having exellent heat diffusibility and printed wiring board
JP3878663B2 (ja) * 1999-06-18 2007-02-07 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
JP2001156457A (ja) * 1999-11-30 2001-06-08 Taiyo Yuden Co Ltd 電子回路装置の製造方法
JP4251421B2 (ja) 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
JP3809053B2 (ja) 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
US6309912B1 (en) 2000-06-20 2001-10-30 Motorola, Inc. Method of interconnecting an embedded integrated circuit
US6319754B1 (en) 2000-07-10 2001-11-20 Advanced Semiconductor Engineering, Inc. Wafer-dicing process
JP2002134658A (ja) 2000-10-24 2002-05-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
DE10307381B3 (de) * 2003-02-21 2004-06-03 Heidelberger Druckmaschinen Ag Vorrichtung und Verfahren zur Erkennung der Kante eines Aufzeichnungsmaterials

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Publication number Publication date
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