TWI330455B - Low voltage low power class a/b output stage - Google Patents
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Description
1330455 . 九、發明說明： • 【發明所屬之技術領域】 • 本發明大體上係關於電子電路。更特定言之，本發明係 • 關於一 A/B類放大器輸出級。 【先前技術】 A/B類放大器輸出級通常用於具有低操作功率及低操作 電麗要求之實際應用中。舉例而言，此等a/b類輸出級可 用於订動裝置、煙霧伯測器、感應器、攜帶型器具及其類 似物之運算放大器中。A/B類輸出級之設計在總體驅動能 力、功率消耗及電路之操作電壓中起顯著作用。開發者經 常在低電壓、低功率運算放大器設計中利用M〇nticeUi的 A/B類輸出級。圖！為併入M〇nticeUi設計之a/b類輸出級 100的電路圖。根據習知技術，將輸入信號經由電流源（標 註為/β/)以作為小信號電流而饋入至輸出級1〇〇中。儘管該 °又"十被廣泛採用’但輸出級1 〇〇之最小供電電壓（VDd) 為：’其中VT為輸出驅動器電晶體之臨限 電壓且VDSsat為輪出驅動器電晶體處於飽和之沒極至源極 ΐϊ 電壓。在此情形下，f^)=AV。在該表達式中，/ rHTj 為偏壓電流’//為電子/電洞遷移率，Cox為氧化物電容， F為電晶體通道寬度，且I為電晶體通道長度。為了簡單 起見，將FZXSiat表示為Δν供參考。
Monticelh輸出級使用一疊接線性跨導迴路（casc〇de translinear loop)以控制輸出驅動器靜態電流，其中迴路中 115969-981221.doc 1330455 之電晶體必須被偏壓於餘和區域中。靜態電流由盘線性跨 導迴路形成相關聯之電流鏡射比控制，其中不可避免” 要適量靜態電流，因為電晶體(包括輸出驅動器電晶體)： 偏屢於飽和區域中。在圖】中，電晶體⑷至㈣形成一線性 跨導迴路’且ϋπ5,8形成另-線性跨導迴路。在 (fi 此方面’ ^ (遍其中钽姻且 在此寻表達式中，1q為Monticelli輸出級之靜 態電流且U[為電晶體队之通道寬度與通道長度之縱橫 比。 因此，需要具有一提供高速操作（簡單而無需反饋）、具 有低的最小操作電壓要求及在正常操作期間幾乎不沒取靜 態電流之Α/Β類輸出級。此外，結合附圖及前述技術領域 及背景’在隨後的實施方式及附加申請專利範圍中，本發 明之其他合意特徵及特性將變得顯而易見。 【發明内容】 本發明提出一種Α/Β類放大器輸出級，纟包含一第〆 輸出驅動器電晶體，其具有—源極、—閘極及及極；一 第二輸出驅動器電晶體，其具有一源極、一閘極及一泣 極，該第-輸出驅動器電晶體之該及極耗接至該第二輸出 驅動益電晶體之該沒極；-第一高擺動疊接結構，豆耗接 至該第一輸出驅動器電晶體且麵接至該第二輸出驅動器電 晶體，—第二高擺動疊接結構，其麵接至該第一輸出驅動 器電晶體且輕接至該第二輸出驅動器電晶體；…第一 115969-981221.doc 1330455 高擺動疊接結構及該第二高擺動疊接結構將該第一輸出驅 動器電晶體偏壓至其次臨限操作區域中，且將該第二輸出 驅動器電晶體偏壓至其次臨限操作區域中。 本發明另提出一種A/B類放大器輸出級，其包含：一 PMOS輸出驅動器電晶體，其具有一源極、一閘極及一汲 極；一 NMOS輸出驅動器電晶體，其具有一源極、一閘極 及一汲極，該PMOS輸出驅動器電晶體之該汲極耦接至該 NMOS輸出驅動器電晶體之該汲極；一第一 PMOS疊接電 晶體，其具有一源極、一閘極及一汲極，該第一 PMOS疊 接電晶體之該汲極耦接至該PMOS輸出驅動器電晶體之該 閘極；一第一 NMOS疊接電晶體，其具有一源極、一閘極 及一汲極，該第一 NMOS疊接電晶體之該汲極耦接至該 NMOS輸出驅動器電晶體之該閘極；一最後PMOS疊接電 晶體，其具有一源極、一閘極及一汲極，該最後PMOS疊 接電晶體之該汲極耦接至該NMOS輸出驅動器電晶體之該 閘極；一最後NMOS疊接電晶體，其具有一源極、一閘極 及一汲極，該最後NMOS疊接電晶體之該汲極耦接至該 PMOS輸出驅動器電晶體之該閘極；一第一 PMOS偏壓電 晶體，其具有一源極、一閘極及一汲極，該第一 PMOS偏 壓電晶體之該閘極耦接至該第一 PMOS疊接電晶體之該閘 極；一第一 NMOS偏壓電晶體，其具有一源極、一閘極及 一汲極，該第一 NMOS偏壓電晶體之該閘極耦接至該第一 NMOS疊接電晶體之該閘極；一最後PMOS偏壓電晶體， 其具有一源極、一閘極及一汲極，該最後PMOS偏壓電晶 115969-981221.doc 1330455 體之該閘極耦接至該最後PMOS疊接電晶體之該閘極，且 該最後PMOS偏壓電晶體之該汲極耦接至該第一PMOS偏 壓電晶體之該閘極；及一最後NMOS偏壓電晶體，其具有 一源極、一閘極及一汲極，該最後NMOS偏壓電晶體之該 閘極耦接至該最後NM0S疊接電晶體之該閘極，且該最後 NMOS偏壓電晶體之該汲極耦接至該第一 NMOS偏壓電晶 體之該閘極。 本發明更提出一種電子電路輸出級，其包含：一第一 輸出驅動器電晶體，其具有一源極、一閘極一汲極；一第 二輸出驅動器電晶體，其具有一源極、一閘極及一汲極， 該第一輸出驅動器電晶體之該汲極耦接至該第二輸出驅動 器電晶體之該汲極；一第一疊接電晶體，其具有一源極、 一閘極及一汲極，該第一疊接電晶體之該汲極耦接至該第 二輸出驅動器電晶體之該閘極；一第二疊接電晶體，其具 有一源極、一閘極及一汲極，該第二疊接電晶體之該汲極 耦接至該第一輸出驅動器電晶體之該閘極；一第一偏壓電 晶體，其具有一源極、一閘極及一汲極，該第一偏壓電晶 體之該閘極耦接至該第一疊接電晶體之該閘極；一第二偏 壓電晶體，其具有一源極、一閘極及一汲極，該第二偏壓 電晶體之該閘極輛接至該苐二豐接電晶體之該閘極’且該 苐二偏壓電晶體之該沒極搞接至該苐一偏壓電晶體之該閘 極；及一差動電晶體對，其具有一耦接至一電流源之共同 源極節點、一用於一輸入信號之一第一極性分量的第一閘 極節點、一用於該輸入信號之一第二極性分量的第二閘極 115969-981221.doc 133045.5 節點、一第一汲極節點及一耦接至該第二偏壓電晶體之該 及極的第二没極節點。 【實施方式】 以下貫施方式本質上僅為說明性的且並非意欲限制本發 明或應用及本發明之使用。此外，本發明並不意欲受存在 於先前技術領域、背景技術、發明内容或以下實施方式之 中的任何明示或暗指理論限制。 為了簡潔起見，在本文中可能不詳細地描述與CM〇s電 路、電晶體操作及偏壓、電流供應、電壓供應及電路（及 電路之個別操作組件）之其他功能態樣相關的習知技術。 此外在^^於本文中之各種圖中所展示的連接線章欲夺 現各種元件之間的實例功能關係及/或實體耗接二應= •切°午多替代形式或額外功能關係或實體連接可存在於實 際實施例中。 ' 如本文中所使用，一"節點"指任何内部或外部參考點、 連接點、接合點、信號線、導電元件或其類似物，在該節 點處存在一給出信號、邏輯位準、電壓、資料圖案、電流 或量。此外，兩個或兩個以上節點可由一實體元件實現且 儘管在-共同節點處接收或輸出兩個或兩個以上信號，作 其可被多工、調變或以其他方式區別。 以下描述指"連接Μ志"紅拉” + … 起之節點或特徵。如本 文中所使用，除非另有明確陳述， 徵直接接合至曰卽點/特 s 土、，达U 1接興另—節點/特徵連 U 機械連通。同樣地，除非另有明確陳述，否 115969-981221.doc 1330455 則”耦接"指一節點/特徵直接或間接接合至另一節點/特徵 或直接或間接與另一節點/特徵連通，且未必為機械連 通。因此，儘管圖中所示之示意圖描繪元件之實例配置， 但額外介入元件、裝置、特徵或組件可存在於一實際實施 例中（假定電路之功能不受不利影響）。 圖2為根據本發明之一實例實施例組態之A/B類輸出級 200的電路圖。輸出級200通常包括經配置以在一輸出節點 202處產生一輸出電壓（標註為V。^)之若干PMOS電晶體（標 註為Ml、M3、M4、M7及M8)及若干NMOS電晶體（標註為 M2、M5、M6、M9及M10)。將輸入信號經由電流源208及 2 1 0以作為小信號電流而饋入至輸出級200中。儘管輸出級 200使用CMOS電晶體技術，但本發明之實際實施例可以一 等效方式使用其他電晶體類型及技術。較佳地輸出級200 以一低電壓源（標註為VDD)操作，在實際實施中，該低電 壓源可提供約1.5至1.8伏特的標稱電壓。 電晶體Ml至M10之每一者具有一源極、一閘極及一汲 極，且圖2使用傳統NMOS及PMOS電晶體符號來描繪此等 電晶體。在該實例實施例中，電晶體Ml充當第一輸出驅 動器電晶體，電晶體M2充當第二輸出驅動器電晶體，且 電晶體M3及M4形成第一高擺動（high swing)疊接結構，電 晶體M5及M6形成第二高擺動疊接結構，且電晶體M7至 Ml0形成輸出級200之偏壓架構。在此方面，電晶體M7及 M8為PMOS偏壓電晶體，且電晶體M9及M10為NMOS偏壓 電晶體，且該偏壓架構耦接至第一及第二高擺動疊接結 115969-981221.doc -10· 1330455 構。電晶體M7及M8形成耦接至第一高擺動疊接結構之第 一電流鏡射結構，且電晶體M9及Ml0形成形成耦接至第二 高擺動疊接結構之第二電流鏡射結構。 電晶體Ml之源極耦接至供電電壓（VDD)，電晶體Ml之 閘極對應於一節點204，且電晶體Ml之汲極耦接至輸出節 點202。電晶體M2之源極耦接至一參考電壓（諸如一接地電 位），電晶體M2之閘極對應於一節點206，且電晶體M2之 汲極耦接至輸出節點202。因此，電晶體M2之汲極亦耦接 至電晶體Ml之汲極。 在該實例實施例中，電晶體M3為一 PMOS疊接（cascode) 電晶體。電晶體M3之源極耦接至供電電壓VDD，電晶體 M3之閘極耦接至電晶體M7之閘極且耦接至電晶體M8之汲 極，且電晶體M3之汲極耦接至節點204。在該實例實施例 中，電晶體M4亦為一 PM0S疊接電晶體。電晶體M4之源極 耦接至節點204，電晶體M4之閘極耦接至電晶體M8之閘 極，且電晶體M4之汲極耦接至節點206。因此，電晶體M3 之汲極耦接至電晶體M4之源極。可見，由電晶體M3及M4 形成的高擺動疊接結構耦接至輸出驅動器電晶體Ml與 M2。 在該實例實施例中，電晶體M6為一 NM0S疊接電晶體。 電晶體M6之源極耦接至參考電壓（接地電位），電晶體M6 之閘極耦接至電晶體Ml 0之閘極且耦接至電晶體M9之汲 極，且電晶體M6之汲極耦接至節點206。在該實例實施例 中，電晶體M5亦為一 NM0S疊接電晶體。電晶體M5之源 115969-981221.doc 1330455 極耦接至節點206，電晶體M5之閘極耦接至電晶體M9之閘 極，且電晶體M5之汲極耦接至節點204。因此，電晶體M6 之汲極耦接至電晶體M5之源極。在該實例中，電晶體M5 之源極對應於節點206且電晶體M5之汲極對應於節點 204。可見，由電晶體M5及M6形成的高擺動疊接結構耦接 至輸出驅動器電晶體Ml與M2兩者。 在該實例實施例中，電晶體M7為一 PMOS偏壓電晶體。 電晶體M7之源極耦接至VDD，電晶體M7之閘極耦接至電 晶體M3之閘極且耦接至電晶體M8之汲極，且電晶體M7之 >及極搞接至電晶體Μ 8之源極。在該貫例貫施例中，電晶 體Μ8亦為一 PMOS偏壓電晶體。電晶體Μ8之源極耦接至電 晶體Μ7之汲極，電晶體Μ8之閘極耦接至電晶體Μ4之閘 極，且電晶體Μ8之汲極耦接至電晶體Μ7之閘極、耦接至 電晶體M3之閘極且耦接至一電流源208。在該實例中，電 晶體Μ8之源極連接至電晶體Μ7之汲極，電晶體Μ8之閘極 連接至電晶體Μ4之閘極，且電晶體Μ8之汲極連接至電晶 體Μ7及M3之閘極，且連接至電流源208。 在該實例實施例中，電晶體Μ10為一 NMOS偏壓電晶 體。電晶體Ml 0之源極耦接至參考電壓（接地電位），電晶 體Ml 0之閘極耦接至電晶體M6之閘極且耦接至電晶體M9 之汲極，且電晶體Ml0之汲極耦接至電晶體M9之源極。在 該實例實施例中，電晶體M9亦為一 NMOS偏壓電晶體。電 晶體M9之源極耦接至電晶體M10之汲極，電晶體M9之閘 極耦接至電晶體M5之閘極，且電晶體M9之汲極耦接至電 115969-981221.doc -12- 1330455 晶體Ml 0之閘極、耦接至電晶體M6之閘極且耦接至電流源 210。 耦接於電晶體Μ8與參考電壓之間的電流源208為電晶體 Μ7及電晶體Μ8提供第一偏壓電流。耦接於電晶體Μ9與 VDD之間的電流源210為電晶體Μ9及電晶體Μ10提供第二 偏壓電流。在較佳實施例中，第一偏壓電流等於第二偏壓 電流以使能夠進行輸出級200之對稱操作。實務上，電流 源208及2 1 0可實現為流過偏壓電流之一高阻抗節點。 在一實際實施例中，一電壓源提供3VDSsat之最小操作 電壓，其中FD&w為輸出驅動器電晶體處於飽和之汲極至 源極電壓。kdd僅需要大於3 ，因為輸出級使用高擺 動疊接結構，其中電晶體之閘極至源極電壓）被偏壓 高於電晶體之(汲極至源極電壓），且剛好在進入三極 管區域前，亦即，。另外，靜態電流Iq經由調 整電晶體M4及M5之閘極電壓（FGS)而由輸出驅動器電晶體 之閘極電壓（KGS)控制。代替調整電流鏡射比而使用該靜 態電流控制技術以使得輸出驅動器電晶體被偏壓於亞臨限 操作區域中，降低了靜態電流同時保持驅動強度。在實例 實施例中，偏壓架構經適當地組態及控制以將疊接電晶體 之每一者及輸出驅動器電晶體之每一者偏壓至其各別次臨 限操作區域中。結果，輸出驅動器電晶體之過驅動電壓等 於，其中VT為輸出驅動器電晶體之臨限電 壓。輸出級200的操作特性自下列表達式導出： 115969-981221.doc -13· /101330455 VGSm2=2AV- W_ J% 2IM5
μΟοχ W
W_ L 且 接著’ VGSM2«VT , /9=/〇exp ;其中 w Ύ w_ \ L (Ψλ UJ9 / \ ’VDSM1-VT、 nV,h
L ;其中： /。為FGS = ΚΓ時之汲極電流； «為次臨限斜率因數（理想為1);及 厂,a為熱電壓，尺Γ/g。在該表達式中，尺為波耳茲曼 (Boltzman)常數，T為溫度且分為電子電荷。 下文表格1比較輸出級200與併入Monticelli設計之輸出 級（諸如圖1中描繪之輸出級1〇〇)的若干操作特性。 輸出級100 (Monticelli) 輸出級200 最小VDD 2VT + 3VDSsat 3VDSsa, 過驅動電壓 (在輸出驅動器處） VDD-2VT-2VDSsat VDD-VT-2VDSsa, 靜態電流 適度 低 (相同輸出驅動器大小） (飽和） (次臨限） 表格1-輸出級比較 如圖2中所示，一 A/B類輸出級可包括兩個以上"等級"的 豐接電晶體及偏壓電晶體。在此方面，圖3為根據本發明 之一替代實施例組態之A/B類輸出級300的電路圖。輸出級 300具有與輸出級200相同之若干特徵及元件。為了簡潔起 見，對輸出級300將不再描述此等共同特徵、元件及操作 115969-981221.doc -14- 1330455 特性。為了與輸出級200之上文描述一致，圖3標識電晶體
Ml至M10 ’其對應於圖2中相同編號的電晶體。 輸出級300之基本架構類似於輸出級2〇〇所利用之架構。 然而，輸出級300包括一額外PMOS疊接電晶體（標註為
Mil)、一額外NMOS疊接電晶體（標註為M12)、一額外 PMOS偏壓電晶體（標註為M13)及一額外]^]^〇3偏壓電晶體 (標註為M14)。電晶體M11之源極耦接至電晶體M3之汲 極、耦接至電晶體M5之汲極且耦接至一節點3〇2。電晶體
Mil之閘極耦接至電晶體M13之閘極，且電晶體Mu之汲 極耦接至電晶體M4之源極。在該實例實施例中，電晶體
Mil之源極對應於節點3〇2，節點3〇2連接至電晶體之汲 極且連接至電晶體M5之汲極。若在輸出級3〇〇之該部分中 僅利用二個疊接電晶體，則電晶體M1丨之汲極可連接至電 晶體M4之源極。 電晶體M12之源極耦接至電晶體M6之汲極，耦接至電晶
按主電晶體M8之源極。 之閘極，且電晶體Μ13之汲極耦 若在輸出級300之該部分中僅利用 115969-981221.doc •15- 1330455 三個㈣電晶體，則電晶體M13之汲極可連接至電晶體⑽ 之源極。 電晶體M14之源極耦接至電晶體M1〇之汲極，電晶體 Mi4之閘極耦接至電晶體MU之閘極’且電晶體Μ"之汲 極耦接至电曰曰體^19之源極。若在輸出級3〇〇之該部分中僅 利用三個偏壓電晶體，則電晶體M14之汲極可連接至電晶 體M9之源極。 輸出級300中的額外電晶體在增加靜態電流及增加供電 電壓要求之代價下增加輸出級3〇〇之增益。為了保持操作 對稱性，利用相同數目的額外pM〇s疊接電晶體、 疊接電晶體、PM〇s偏壓電晶體及NM〇s偏壓電晶體。然 而，圖3中之省略號說明輸出級300不必在所標識部分中僅 使用一個額外電晶體。 如上文所描述，一 A/B類輸出級可用於許多實際電子電 路中。在此方面，圖4為根據本發明之一實例實施例組態 之運算放大器400的電路圖。運算放大器4〇〇具有與上文所 钻述之輸出級200相同的一定數量特徵及元件。為了簡潔 起見，將不再描述此等共同特徵、元件及操作特性。為了 與輸出級200之上文描述一致，圖4標識電晶體河1至]^1〇， 八在疋可能的程度上對應於圖2中相同編號的電晶體。 運算放大器400中電晶體M1至M6之配置相同於輸出級 200中電晶體M1至M6之配置。電晶體Ml及M2用作運算放 大器400之輸出驅動器電晶體。如圖4中所示，電晶體 之閘極耦接至電晶體M7之閘極，且電晶體M4之閘極耦接 115969-981221.doc 16 1330455 ·. 至電晶體M8之閘極。電晶體M7及M8為以上文所描述之方 式形成用於偏壓電晶體M3及M4之一電流鏡射架構的PMOS 偏壓電晶體。代替圖2中所示之電流源208，運算放大器 400使用電晶體Ml 5及M16以為電晶體M7及M8提供一偏壓 電流。如圖4中所示，電晶體M5之閘極耦接至電晶體M9之 閘極，且電晶體M6之閘極耦接至電晶體Ml0之閘極。電晶 體M9及M10為以上文所描述之方式形成用於偏壓電晶體 M5及M6之一電流鏡射架構的NMOS偏壓電晶體。代替圖2 中所示之電流源210，運算放大器400使用電晶體Mil、 M12、M23及M24以為電晶體M9及M10提供一偏壓電流。 運算放大器400包括一差動電晶體對402(包括PMOS電晶 體Mil及M12)，其具有一共同源極節點404、用於輸入信 號之正分量的第一閘極節點406、用於輸入信號之負分量 的第二閘極節點408、第一汲極節點4 1 0及第二汲極節點 412。該共同源極節點404可耦接至一電流源，在該實例中 該電流源實現為電晶體M23與M24之疊接組合。在該實際 實施中，共同源極節點404對應於電晶體Ml 1之源極且亦 對應於電晶體M12之源極。另外，第一閘極節點406對應 於電晶體Mil之閘極，第二閘極節點408對應於電晶體Ml 2 之閘極，第一汲極節點410對應於電晶體Mil之汲極，且 第二汲極節點412對應於電晶體Ml 2之汲極。 電晶體Mil之汲極耦接至電晶體M13之汲極，耦接至電 晶體M14之閘極且耦接至電晶體M16之閘極。在該實例 中，電晶體Mil之汲極連接至電晶體M13之汲極，連接至 115969-981221.doc -17- 1330455 電晶體Ml4之閘極且連接至電晶體M16之閘極。同樣地， 電晶體M12之汲極耦接至電晶體M9之汲極，耦接至電晶體 Μ10之閘極且麵接至電晶體之閘極。在該實例中，電晶 體Μ12之汲極連接至電晶體Μ9之汲極，連接至電晶體Μ1〇 之閘極且連接至電晶體]VI6之閘極。 在操作中，設定Vbiasl及Vbias：2(分別為在Μ4及Μ5電晶體 之閘極處的電壓）之適當值以將電晶體偏壓至 。換言之，電晶體河5相對於vss之閘極電壓 等於M F，且電晶體M4相對於KDZ)之閘極電壓等於r。 再者，VGSM1及VGSM2遵循上文所陳述之等式。因此，為 了將輸出驅動器設定至次臨限區域中，必須滿足兩個條 件.⑴經由"及用設定電晶體M4及 電晶體M5 ;及（2)使用上文結合輸出級2〇〇之描述所陳述之 表達式調整VGSM1及VGSM2。以此方式，將輸出驅動器電 晶體設定至次臨限區域中，以使得可達成低靜態電流而不 會由其縮減大小而減弱其驅動強度。Vbusi及Vbiau之值可 由一最佳化之偏壓電路（例如，電晶體M17至M22)予以產 生。在運算放大器400中，例如，藉由使電晶體M19之通 道長度為電晶體M15之通道長度的五倍，且藉由使電晶體 M22之通道長度為電晶體M21之通道長度的五倍可設定 此。此外，缺乏反饋之緊湊設計實施起來簡單且其為高速 操作提供良好穩定性。模擬顯示可在15伏特之最小單一 供電電壓（VDD)下以負載操作一實際運算放大器4〇〇。若 VDD增加至5.〇伏特，則無負載電流（n〇“〇ad cu⑽t)僅為 115969-981221.doc •18· 1330455 _ ·· 50 mA，DC增益等於87 dB ;輸出短路電流可達到±20 mA。另外，用62度之相位邊限達成6 MHz增益頻寬積。下 表2概述一併入上文所描述之輸出級之典型運算放大器的 效能。表格2中的結果係基於5.0伏特之VDD及25°C之溫 度0 特性 結果 DC增益(無負載） 87 dB DC增益(其中RL=100kQ，CL=50pF) 77 dB Ι/p偏移電壓 <±5mV 共模Ι/p電壓範圍 [0, VDD· 1.2 V] Ο/p擺動 [VSS+100 mV, VDD-100 mV] 靜態電流 50 μΑ Ο/P短路電流 士 20 mA 相位邊限 62度 增益頻寬積 5.9 MHz 共模拒拆比(Common Mode Rejection Ratio) 132 dB PSRR + 77 dB PSRR- 75 dB 等效O/P雜訊 <400nV/y[Hz 等效I/P雜訊 <50nV/yfHz 信號斜率 4.2 ν/μδ 1 kHz處總諧波失真 <0.3% 表格2-運算放大器效能 上文所描述之A/B類放大器輸出級將傳統Monticelli設計 之最小操作電壓降低至僅3 ，且亦減少靜態電流而不 減少驅動強度。該輸出級具有一緊湊且簡單之架構，進而 為實際實施產生良好穩定性。當併入一運算放大器中時， 輸出級在增益頻寬積方面來增強運算放大器之速度。 總之，根據本發明之實例實施例組態的系統、裝置及方 法係關於：一 A/B類放大器輸出級，其包括一具有一源 極、一閘極及一汲極之第一輸出驅動器電晶體；一具有一 115969-981221.doc •19· 源極 閘極及一汲極之第二輸出 w 輸出驅動哭雷叛出筅動盗電晶體，該第-铷出驅動态電晶體之汲極輕 之沒極；-第… 第—輸出驅動器電晶體 動5|電曰體且耦π 1 #構’其耦接至該第-輸出驅 f輕接至該第二輸出驅動器電晶體，·一第二高 擺動f接結構，其耦接至該第— 5 ^ ^ ^ . 輪出驅動器電晶體且耦接 至該第一輸出驅動器電晶體 第…私” “曰體，3亥第-向擺動疊接結構及該 動構經組態以將該第一輸出驅動器電晶體 :屢至其次臨限操作區域令，且經組態以將該第二輸出驅 器電晶體偏屋至其次臨限操作區域中。該輸出級可進一 步包含-搞接至該第一高擺動疊接結構的電壓源，該電壓 源提，3VDSsat之最小操作電壓，其中彻叫為該第一輸出 驅動斋電曰曰體及該第二輸出驅動器電晶體處於飽和之没極 至源極電壓。太_ Jgt Jk/- y I » 貫&例中’該電壓源提供操作電壓 VDD’且該第_輸出驅動器電晶體及該第二輸出驅動器電 =體之過㈣電壓等於卿12彻如，其中w為該第 輸出驅動器电晶體及該第二輸出驅動器電晶體之臨限電 壓。該輸出級可進一步包括一编接至該第一高擺動疊接結 構及該第二高擺動疊接結構之偏壓架構，纟中該第一高擺 動疊接結構包括第—複數個疊接電晶體·，肖第二高擺動疊 接、·‘。構包含第二複數個疊接電晶體；且該偏壓架構經組態 、將/第複數個疊接電晶體之每一者及該第二複數個疊 接電ΒΒ體之每一者偏壓至其各別次臨限操作區域中。該輸 出級可進一步包含一耦接至該第一高擺動疊接結構之第一 電流鏡射結構’及一耦接至該第二高擺動疊接結構之第二 115969-981221.doc 1330455 , .. 電流鏡射結構。該第一電流鏡射結構可包含一具有一源 極、一閘極及一汲極之第一電流鏡射電晶體，及一具有一 源極、一閘極及一汲極之第二電流鏡射電晶體，該第一電 流鏡射電晶體之閘極耦接至該第二電流鏡射電晶體之汲 極；且該第二電流鏡射結構可包含一具有一源極、一閘極 及一汲極之第三電流鏡射電晶體，及一具有一源極、一閘 極及一汲極之第四電流鏡射電晶體，該第四電流鏡射電晶 體之閘極耦接至該第三電流鏡射電晶體之汲極。 一 A/B類放大器輸出級包括一具有一源極、一閘極及一 汲極之PMOS輸出驅動器電晶體；一具有一源極、一閘極 及一汲極之NMOS輸出驅動器電晶體，該PMOS輸出驅動 器電晶體之汲極耦接至該NMOS輸出驅動器電晶體之汲 極；一具有一源極、一閘極及一汲極之第一 PMOS疊接電 晶體，該第一PMOS疊接電晶體之汲極耦接至該PMOS輸出 驅動器電晶體之閘極；一具有一源極、一閘極及一汲極之 第一 NMOS疊接電晶體，該第一 NMOS疊接電晶體之汲極 耦接至該NMOS輸出驅動器電晶體之閘極；一具有一源 極、一閘極及一汲極之最後PMOS疊接電晶體，該最後 PMOS疊接電晶體之汲極耦接至該NMOS輸出驅動器電晶 體之閘極；一具有一源極、一閘極及一汲極之最後NMOS 疊接電晶體，該最後NMOS疊接電晶體之汲極耦接至該 PMOS輸出驅動器電晶體之閘極；一具有一源極、一閘極 及一汲極之第一 PMOS偏壓電晶體，該第一 PMOS偏壓電晶 體之閘極耦接至該第一 PMOS疊接電晶體之閘極；一具有 115969-981221.doc -21 - 1330455 一源極、一閘極及一汲極之第一 NMOS偏壓電晶體，該第 一 NM0S偏壓電晶體之閘極耦接至該第一 NMOS疊接電晶 體之閘極；一具有一源極、一閘極及一汲極之最後PMOS 偏壓電晶體，該最後PM0S偏壓電晶體之閘極耦接至該最 後PMOS疊接電晶體之閘極，且該最後PMOS偏壓電晶體之 汲極耦接至該第一 PMOS偏壓電晶體之閘極；及一具有一 源極、一閘極及一汲極之最後NMOS偏壓電晶體，該最後 NMOS偏壓電晶體之閘極耦接至該最後NMOS疊接電晶體 之閘極，且該最後NMOS偏壓電晶體之汲極耦接至該第一 NMOS偏壓電晶體之閘極。該PMOS輸出驅動器電晶體之 源極可耦接至一供電電壓；該第一 PMOS疊接電晶體之源 極可耦接至該供電電壓；該第一 PMOS偏壓電晶體之源極 可耦接至該供電電壓；該NMOS輸出驅動器電晶體之源極 可耦接至一接地電位；該第一 NMOS疊接電晶體之源極可 耦接至該接地電位；且該第一 NMOS偏壓電晶體之源極可 耦接至該接地電位。該第一 PMOS疊接電晶體之汲極可耦 接至該最後PMOS疊接電晶體之源極；且該第一 NMOS疊 接電晶體之汲極可耦接至該最後NMOS疊接電晶體之源 極。該第一PMOS偏壓電晶體之汲極可耦接至該最後PMOS 偏壓電晶體之源極；且該第一 NMOS偏壓電晶體之汲極可 耦接至該最後NMOS偏壓電晶體之源極。該輸出級可進一 步包含一耦接至該最後PMOS偏壓電晶體之第一電流源， 該第一電流源經組態以為該第一 PMOS偏壓電晶體及該最 後PMOS偏壓電晶體提供第一偏壓電流；及一耦接至該最 115969-981221.doc •22- 1330455 , *· 後NMOS偏壓電晶體之第二電流源，該第二電流源經組態 以為該第一 NMOS偏壓電晶體及該最後NMOS偏壓電晶體 提供第二偏壓電流。該第一偏壓電流可等於該第二偏壓電 流。該輸出級可進一步包括一具有一源極、一閘極及一汲· 極之額外PMOS疊接電晶體，該額外PMOS疊接電晶體之源 極耦接至該第一PMOS疊接電晶體之汲極，且該額外PMOS 疊接電晶體之汲極耦接至該最後PMOS疊接電晶體之源 極；及一具有一源極、一閘極及一汲極之額外NMOS疊接 電晶體，該額外NMOS疊接電晶體之源極耦接至該第一 NMOS疊接電晶體之汲極，且該額外NMOS疊接電晶體之 汲極耦接至該最後NMOS疊接電晶體之源極。該輸出級可 進一步包括一具有一源極、一閘極及一汲極之額外PMOS 偏壓電晶體，該額外PMOS偏壓電晶體之源極耦接至該第 一PMOS偏壓電晶體之汲極，該額外PMOS偏壓電晶體之閘 極耦接至該額外PMOS疊接電晶體之閘極，且該額外PMOS 偏壓電晶體之汲極耦接至該最後PMOS偏壓電晶體之源 極；及一具有一源極、一閘極及一汲極之額外NMOS偏壓 電晶體，該額外NMOS偏壓電晶體之源極耦接至該第一 NMOS偏壓電晶體之汲極，該額外NMOS偏壓電晶體之閘 極耦接至該額外NMOS疊接電晶體之閘極，且該額外 NMOS偏壓電晶體之汲極耦接至該最後NMOS偏壓電晶體 之源極。 本發明亦為一電子電路，該電子電路具有一具一源極、 一閘極及一汲極之第一輸出驅動器電晶體；一具有一源 115969-981221.doc -23- 問極及—汲極之第二輸出驅動器電晶體，該第一輪 出驅動器電晶體之汲極耦接至該第二輸出驅動器電晶體之 〉及* 一且亡 x /、有一源極、一閘極及一沒極之第—疊接電晶 第且接電晶體之汲極輕接至該第二輸出驅動器電 SB體之閉極；-具有—源極、—閘極及—沒極之第二疊接 電晶體’該第二疊接電晶體之汲極耦接至該第一輸出驅動 器電晶體之閘極；-具有-源極、-閘極及-汲極之第— 偏壓電晶體，該第一偏壓電晶體之閘極耦接至該第一疊接 電^體之閘極；—具有一源極、一閘極及一汲極之第二偏 壓電郎體，该第二偏壓電晶體之閘極耦接至該第二疊接電 ^之閘極且該第二偏壓電晶體之没極耦接至該第一偏 壓電晶體之閘極；及-差動電晶體對，其具有一耦接至一 電流源之共同源極節點、用於一輸入信號之第一極性分量 的第-閘極節點、用於該輸入信號之第二極性分量的第二 閘極節點、一第一汲極節點及耦接至該第二偏壓電晶體之 汲極的第二汲極節點。該電子電路可進一步包括一具有一 源極、-閘極及一汲極之第三疊接電晶體，該第三疊接電 晶體之没極純至該第—輸出驅動器電晶體之閘極；及— 具有一源極、一閘極及一汲極之第四疊接電晶體，該第四 疊接電晶體之汲極耦接至該第二輸出驅動器電晶體之閘 極。該電子電路可進-步包括-具有—源極、—閘極及一 汲極之第三偏壓電晶體’該第三偏壓電晶體之閘極麵接至 該第三疊接電晶體之閘極；及一具有一源極、—閘極及一 沒極之第四偏壓電晶體，該第四㈣電晶體之閘極轉接至 115969-981221.doc -24- 1330455 t ·. 該第四豐接電晶體之閘極’且該第四偏壓電晶.體之汲極耗 接至該第三偏壓電晶體之閘極。該第一輸出驅動器電晶 體、該第三疊接電晶體、該第四疊接電晶體、該第三偏壓 電晶體及該第四偏壓電晶體可為NMOS電晶體；且該第二 輸出驅動器電晶體、該第一疊接電晶體、該第二疊接電晶 體、該第一偏壓電晶體及該第二偏壓電晶體可為NMOS電 晶體。該差動電晶體對可包括一具有一源極、一閘極及一 汲極之第一 PMOS輸入電晶體；及一具有一源極、一閘極 及一汲極之第二PMOS輸入電晶體；其中該第一 PMOS輸入 電晶體之源極及該第二PMOS輸入電晶體之源極搞接至該 共同源極節點；該第一 PMOS輸入電晶體之閘極對應於該 第一閘極節點；該第二PMOS輸入電晶體之閘極對應於該 第二閘極節點；該第一 PMOS輸入電晶體之汲極對應於該 第一汲極節點；且該第二PMOS輸入電晶體之汲極對應於 該第二汲極節點。該電子電路可包含一運算放大器；且該 電子電路可進一步包含一耦接至該第一輸出驅動器電晶體 之汲極且耦接至該第二輸出驅動器電晶體之汲極的輸出節 點。 儘管在上述實施方式中已提供至少一實例實施例，但應 瞭解可存在許多變化。亦應瞭解本文中所描述之實例實施 例或實施例並非意欲以任何方式限制本發明之範疇、可應 用性或組態。相反，上述實施方式將為熟習此項技術者提 供用於實施所描述實施例或實施例之方便的路線圖。應瞭 解可對元件之功能及配置進行各種變化而不脫離由附加申 115969-981221.doc -25- 1330455 請專利範圍及其合法均等物中陳述之本發明之範疇。 【圖式簡單說明】 圖1為一先前技術A/B類輸出級之電路圖； 圖2為根據本發明之一實例實施例組態之A/B類輸出級的 電路圖； 圖3為根據本發明之一替代實施例組態之A/B類輸出級的 電路圖；及 圖4為根據本發明之一實例實施例組態之運算放大器的 電路圖。 【主要元件符號說明】 100 A/B類輸出級 200 A/B類輸出級 202 輸出節點 204 節點 206 節點 208 電流源 210 電流源 300 A/B類輸出級 302 節點 304 節點 400 運算放大器 402 差動電晶體對 404 共同源極節點 406 第一閘極節點 115969-981221.doc •26· 1330455 408 第二閘極節點 410 第一汲極節點 412 第二汲極節點 Ibi 電流源 Ib2 電流源 Ml、M2、M3、 電晶體 M4、M5、M6、 M7、M8、M9、 MIO、Mil、 M12、M13、 M14、M15、 M16、M17、 M18、M19、 M20、M21、 M22、M23、M24
Vdd 供電電壓 V〇ut 輸出電壓 -27- 115969-981221.doc
Claims (1)
- 日修正本 、申請專利範圍： 種A/B類放大器輪出級，其包含·· 一第一輸出驅動考番a从 . 勒态電晶體，其具有一源極 閘極及 〜汲極； 苐一輸出藤動 -汲極，今坌—/包阳體，其具有一源極、—閘極及 / " 輪出驅動器電晶體之該汲極輕接至$第 二輸出驅動器電晶體之該沒極；. 該第 一第一高擺動疊接社错 牧、，°構’其耦接至該第一輸出菔叙 電晶體絲接至該第1山 動益 •"弟一輪出驅動器電晶體； 一苐一兩擺動疊接纟士 g j. 番曰& 钱、、°構，其耦接至該第一輸出驅動器 電s曰體絲接至該第二輪出驅動器電晶體； 其中該第一高掘备,, 動®接結構及該第二高擺動疊接結 將該第一輸出驅動器f 勒益電晶體偏壓至其次臨限操作 中，且將該第二輪出驅^ 區域中。 ^出驅動益電晶體偏壓至其次臨限操作 2. 如請求項1之A/B類放*哭认， 滅敌大盗輸出級，其進一步包含一 至該第-高擺動疊接結構之電壓源，該電壓源提供 1 乍電壓’其中一最小操作電壓約為〜其中;DS:t 為該第一輸出驅動器電晶 體及該第一輸出驅動器電晶體 處於飽和之汲極至源極電壓。 如請求項2之A/B類放大器輪出級，其中： 該電壓源提供一操作電壓v 且孩第一輸出驅動器 電晶體及該第二輸出驅動器曰 切盗電日日體之過驅動電壓約為 VDD-VT-2VDSsat，其中竹為 马該弟輸出驅動器電晶體 115969-981221.doc 1330455 及該第二輸出驅動器電晶體之臨限電壓。 4. 如請求項1之A/B類放大器輸出級，其進一步包含一耦接 至該第一高擺動疊接結構及該第二高擺動疊接結構之偏 壓架構，其中： 該第一高擺動疊接結構包含一第一複數個疊接電晶 體； 該第二高擺動疊接結構包含一第二複數個疊接電晶 體；及 該偏壓架構將該第一複數個疊接電晶體之每一者及該 第二複數個疊接電晶體之每一者偏壓至其各別次臨限操 作區域中。 5. 如請求項1之A/B類放大器輸出級，.其進一步包含： 一第一電流鏡射結構，其耦接至該第一高擺動疊接結 構；及 一第二電流鏡射結構，其耦接至該第二高擺動疊接結 構。 6. 如請求項5之A/B類放大器輸出級，其中： 該第一電流鏡射結構包含一具有一源極、一閘極及一 汲極之第一電流鏡射電晶體，及一具有一源極、一閘極 及一汲極之第二電流鏡射電晶體，該苐一電流鏡射電晶 體之該閘極搞接至該弟二電流鏡射電晶體之該〉及極，且 該第二電流鏡射結構包含一具有一源極、一閘極及一 汲極之第三電流鏡射電晶體，及一具有一源極、一閘極 及·一及極之第四電流鏡射電晶體’該弟四電流鏡射電晶 115969-981221.doc 1330455 體之該閘極搞接至該第二電流鏡射電晶體之該汲·極。 7. —種A/B類放大器輸出級，其包含： 一 PMOS輸出驅動器電晶體，其具有一源極、一閘極 及一汲極； 一 NMOS輸出驅動器電晶體，其具有一源極、一閘極 及一汲極，該PMOS輸出驅動器電晶體之該汲極耦接至 該NMO S輸出驅動電晶體之該〉及極， 一第一 PMOS疊接電晶體，其具有一源極、一閘極及 一汲極，該第一 PMOS疊接電晶體之該汲極耦接至該 PMOS輸出驅動器電晶體之該閘極； 一第一 NM0S疊接電晶體，其具有一源極、一閘極及 一汲極，該第一 NMOS疊接電晶體之該汲極耦接至該 NM0S輸出驅動器電晶體之該閘極； 一最後PMOS疊接電晶體，其具有一源極、一閘極及 一汲極，該最後PMOS疊接電晶體之該汲極耦接至該 NMOS輸出驅動器電晶體之該閘極； 一;t後NMOS疊接電晶體，其具有一源極、一閘極及 一汲極，該最後NMOS疊接電晶體之該汲極耦接至該 PMOS輸出驅動器電晶體之該閘極； 一第一 PMOS偏壓電晶體，其具有一源極、一閘極及 一汲極，該第一 PMOS偏壓電晶體之該閘極耦接至該第 一 PMOS疊接電晶體之該閘極； 一第一 NMOS偏壓電晶體，其具有一源極、一閘極及 一汲極，該第一 NMOS偏壓電晶體之該閘極耦接至該第 115969-981221.doc 1330455 一 NMOS疊接電晶體之該閘極； 一最後PMOS偏壓電晶體，其具有一源極、一閘極及 一汲極，該最後PMOS偏壓電晶體之該閘極耦接至該最 後PMOS疊接電晶體之該閘極，且該最後PMOS偏壓電晶 體之該汲極耦接至該第一 PMOS偏壓電晶體之該閘極； 及 一最後NMOS偏壓電晶體，其具有一源極、一閘極及 一汲極，該最後NM0S偏壓電晶體之該閘極耦接至該最 後NMOS疊接電晶體之該閘極，且該最後NMOS偏壓電晶 體之該汲極耦接至該第一 NMOS偏壓電晶體之該閘極。 8. 如請求項7之A/B類放大器輸出級，其中： ' 該PMOS輸出驅動器電晶體之該源極耦接至一供電電 壓； 該第一 PMOS疊接電晶體之該源極耦接至該供電電 壓； 該第一 PMOS偏壓電晶體之該源極耦接至該供電電 壓； 該NMOS輸出驅動器電晶體之該源極耦接至一接地電 位； 該第一 NMOS疊接電晶體之該源極耦接至該接地電 位；且 該第一 NMOS偏壓電晶體之該源極耦接至該接地電 位。 9. 如請求項7之A/B類放大器輸出級，其中該第一 PMOS疊 115969-981221.doc 1330455 接電晶體之該汲極耦接至該最後PMOS疊接電晶體之該 源極；且該第一 NMOS疊接電晶體之該汲極耦接至該最 後NMOS疊接電晶體之該源極。 10. 如請求項7之A/B類放大器輸出級，其中該第一 PMOS偏 壓電晶體之該汲極耦接至該最後PMOS偏壓電晶體之該 源極；且該第一 NMOS偏壓電晶體之該汲極耦接至該最 後NMOS偏壓電晶體之該源極。 11. 如請求項7之A/B類放大器輸出級，其進一步包含： 一第一電流源，其耦接至該最後PMOS偏壓電晶體， 該第一電流源為該第一 PMOS偏壓電晶體及該最後PMOS 偏壓電晶體提供一第一偏壓電流；及 一第二電流源，其耦接至該最後NMOS偏壓電晶體， 該第二電流源為該第一 NMOS偏壓電晶體及該最後NMOS 偏壓電晶體提供一第二偏壓電流。 12. 如請求項11之A/B類放大器輸出級，其中該第一偏壓電 流等於該第二偏壓電流。 13. 如請求項7之A/B類放大器輸出級，其進一步包含： 一額外PMOS疊接電晶體，其具有一源極、一閘極及 一汲極，該額外PMOS疊接電晶體之該源極耦接至該第 一PMOS疊接電晶體之該汲極，且該額外PMOS疊接電晶 體之該汲極耦接至該最後PMOS疊接電晶體之該源極； 及 一額外NMOS疊接電晶體，其具有一源極、一閘極及 一汲極，該額外NMOS疊接電晶體之該源極耦接至該第 115969-981221.doc 1330455 一 NMOS疊接電晶體之該汲極，且該額外NMOS疊接電晶 體之該汲極耦接至該最後NMOS疊接電晶體之該源極。 14. 如請求項13之A/B類放大器輸出級，其進一步包含： 一額外PMOS偏壓電晶體，其具有一源極、一閘極及 一汲極，該額外PMOS偏壓電晶體之該源極耦接至該第 一 PMOS偏壓電晶體之該汲極，該額外PMOS偏壓電晶體 之該閘極耦接至該額外PMOS疊接電晶體之該閘極，且 該額外PMOS偏壓電晶體之該汲極耦接至該最後PMOS偏 壓電晶體之該源極，及 一額外NMOS偏壓電晶體，其具有一源極、一閘極及 一汲極，該額外NMOS偏壓電晶體之該源極耦接至該第 一 NMOS偏壓電晶體之該汲極，該額外NMOS偏壓電晶體 之該閘極耦接至該額外NMOS疊接電晶體之該閘極，且 該額外NMOS偏壓電晶體之該汲極耦接至該最後NMOS偏 壓電晶體之該源極。 15. —種電子電路輸出級，其包含： 一第一輸出驅動器電晶體，其具有一源極、一閘極及 一汲極； 一第二輸出驅動器電晶體，其具有一源極、一閘極及 一汲極，該第一輸出驅動器電晶體之該汲極耦接至該第 二輸出驅動器電晶體之該汲極； 一第一疊接電晶體，其具有一源極、一閘極及一汲 極，該第一疊接電晶體之該汲極耦接至該第二輸出驅動 斋電晶體之該閘極， 115969-981221.doc 1330455 一第二疊接電晶體，其具有一源極、一閘極及一汲 極，該第二疊接電晶體之該汲極耦接至該第一輸出驅動 器電晶體之該閘極； 一第一偏麼電晶體，其具有一源極、一閘極及一汲 極，該第一偏壓電晶體之該閘極耦接至該第一疊接電晶 體之該閘極； 一第二偏壓電晶體，其具有一源極、一閘極及一汲 極，該第二偏壓電晶體之該閘極耦接至該第二疊接電晶 體之該閘極，且該第二偏壓電晶體之該汲極耦接至該第 一偏壓電晶體之該閘極；及 一差動電晶體對，其具有一耦接至一電流源之共同源 極節點、一用於一輸入信號之一第一極性分量的第一閘 極節點、一用於該輸入信號之一第二極性分量的第二閘 極節點、一第一汲極節點及一耦接至該第二偏壓電晶體 之該汲極的第二汲極節點。 16. 如請求項15之電子電路輸出級，其進一步包含： 一第三疊接電晶體，其具有一源極、一閘極及一汲 極，該第三疊接電晶體之該汲極耦接至該第一輸出驅動 電晶體之該閘極，及 一第四疊接電晶體，其具有一源極、一閘極及一汲 極’該弟四豐接電晶體之該及極竊接至該第二輸出驅動 電晶體之該閘極。 17. 如請求項16之電子電路輸出級，其進一步包含： 一第三偏壓電晶體，其具有一源極、一閘極及一汲 115969-981221.doc 1330455 極，該第三偏壓電晶體之該閘極耦接至該第三疊接電晶 體之該閘極；及 一第四偏壓電晶體，其具有一源極、一閘極及一汲 極，該第四偏壓電晶體之該閘極耦接至該第四疊接電晶 體之該閘極，且該第四偏壓電晶體之該汲極耦接至該第 二偏壓電晶體之該閘極。 18. 如請求項17之電子電路輸出級，其中該第一輸出驅動器 電晶體、該第三疊接電晶體、該第四疊接電晶體、該第 三偏壓電晶體及該第四偏壓電晶體為NMOS電晶體；且 該第二輸出驅動器電晶體、該第一疊接電晶體、該第二 疊接電晶體、該第一偏壓電晶體及該第二偏壓電晶體為 NMOS電晶體。 19. 如請求項18之電子電路輸出級，其中該差動電晶體對包 含： 一第一 PMOS輸入電晶體，其具有一源極、一閘極及 一汲極；及 一第二PMOS輸入電晶體，其具有一源極、一閘極及 一汲極；其中 該第一 PMOS輸入電晶體之該源極及該第二PMOS輸入 電晶體之該源極耦接至該共同源極節點； 該第一 PMOS輸入電晶體之該閘極對應於該第一閘極 節點； 該第二PMOS輸入電晶體之該閘極對應於該第二閘極 節點； 115969-981221.doc 1330455 該第一 PMOS輸入電晶體之該汲極對應於該第一汲極 節點；且 該第二PM0S輸入電晶體之該汲極對應於該第二汲極 節點。 20.如請求項15之電子電路輸出級，其中該電子電路包含一 運算放大器；且 該電子電路進一步包含一耦接至該第一輸出驅動器電 晶體之該汲·極且搞接至該苐二輸出驅動Is電晶體之該汲 極的輸出節點。 115969-981221.doc -9-
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