JP5395601B2 - 半導体集積回路 - Google Patents
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Description
Ip1:In1:Ip2:In2=1:1:2:2
が成立するときに、正常に動作する。なお一般的には上側電流源204と206は、カレントミラー回路を用いて形成されるため、Ip1:Ip2=1:2は無条件に成立し、同様の理由からIn1:In2=1:2は無条件に成立するものと考えてもよい。
2×Vthn+VdsSAT<Vdd …(1)
なる領域で正常動作する。VdsSATは、上側電流源204が単位電流Iを生成することができる両端間電圧の下限値(飽和電圧)である。同様に、下側電流源208、トランジスタM13、M14は、
2×Vthp+VdsSAT<Vdd …(2)
なる領域で正常動作する。ここでのVdsSATは、下側電流源208が単位電流Iを生成することができる両端間電圧の下限値(飽和電圧)である。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
上側電流源20Hが所定の上側バイアス電流Ipを生成するためには、その両端間の電圧が、飽和電圧VSATHより大きくなければならない。第1回路10_1の両端間の電圧(第1しきい値電圧という)をVth1と書くとき、上側バイアス電流Ipは、
Vdd>Vth1+VSATH …(3)
が成り立つときに、正常に生成される。電源電圧Vddがそれよりも小さくなると、上側バイアス電流Ipは基準電流IBに応じた目標値よりも小さくなる。
Vdd>Vth2+VSATL …(4)
が成り立つときに、正常に生成される。電源電圧Vddがそれよりも小さくなると、下側バイアス電流Inは基準電流IBに応じた目標値よりも小さくなる。以下では、説明の簡易化および理解の容易化のため、VSATH≒VSATLが成り立つものとする。
図3(a)を参照する。仮に第2基準電流IBを固定した状態にて電源電圧Vddを変化させると、電源電圧Vddが十分に高い第1領域(I)では、上側バイアス電流Ip、下側バイアス電流Inともに目標値に保たれる。
図3(b)を参照する。バイアス電流IBを固定した状態にて電源電圧Vddを低下させていき、その値がVth2+VSATLより低くなると、下側バイアス電流Inが減少し始める(第3領域(III))。さらに電源電圧Vddの値がVth1+VSATHより低くなると、上側バイアス電流Ipが減少し始める。
第1領域(I)では、上側電流源20H、下側電流源20Lがいずれも正常に動作し、上側バイアス電流Ipと下側バイアス電流Inのバランスが保たれる。
第1領域(I)では、上側電流源20H、下側電流源20Lがいずれも正常に動作し、上側バイアス電流Ipと下側バイアス電流Inのバランスが保たれる。
Vth1=Vthn
である。Vthnは、トランジスタM21のゲートソース間しきい値電圧である。
Vth2=Vthp
である。Vthpは、トランジスタM22のゲートソース間しきい値電圧である。
基準電流調節部30aは、
Vthn+VSATH<Vdd
かつ
Vthp+VSATL<Vdd
を満たすとき、第1基準電流IBOに比例した第2基準電流IBを出力することができる。
Vthp+VSATL<Vdd<Vthn+VSATH
となる領域まで低下すると、第2カレントミラー回路34は正常に動作するが、第1カレントミラー回路32が正常に動作せず、第1基準電流IBOより小さな第2基準電流IBが生成される。このときの第2基準電流IBの電源電圧Vdd依存性は、上側バイアス電流Ipの電源電圧Vddに対する依存性と等しくなる。
基準電流調節部30aは、
Vthn+VSATH<Vdd
かつ
Vthp+VSATL<Vdd
を満たすとき、第1基準電流IBOに比例した第2基準電流IBを出力することができる。
Vthn+VSATH<Vdd<Vthp+VSATL
となる領域まで低下すると、第1カレントミラー回路32は正常に動作するが、第2カレントミラー回路34が正常に動作せず、第1基準電流IBOより小さな第2基準電流IBが生成される。このときの第2基準電流IBの電源電圧Vdd依存性は、下側バイアス電流Inの電源電圧Vddに対する依存性と等しくなる。
Vth1=2×Vthn
である。
Vth2=2×Vthp
である。
基準電流調節部30bは、
2×Vthn+VSATH<Vdd
かつ
2×Vthp+VSATL<Vdd
を満たすとき、第1基準電流IBOに比例した第2基準電流IBを出力することができる。
2×Vthp+VSATL<Vdd<2×Vthn+VSATH
となる領域まで低下すると、第2カレントミラー回路34は正常に動作するが、第1カレントミラー回路32が正常に動作せず、第1基準電流IBOより小さな第2基準電流IBが生成される。このときの第2基準電流IBの電源電圧Vdd依存性は、上側バイアス電流Ipの電源電圧Vddに対する依存性と等しくなる。
基準電流調節部30bは、
2×Vthn+VSATH<Vdd
かつ
2×Vthp+VSATL<Vdd
を満たすとき、第1基準電流IBOに比例した第2基準電流IBを出力することができる。
2×Vthn+VSATH<Vdd<2×Vthp+VSATL
となる領域まで低下すると、第1カレントミラー回路32は正常に動作するが、第2カレントミラー回路34が正常に動作せず、第1基準電流IBOより小さな第2基準電流IBが生成される。このときの第2基準電流IBの電源電圧Vdd依存性は、下側バイアス電流Inの電源電圧Vddに対する依存性と等しくなる。
メイン回路10は、電源端子と接地端子の間に上側電流源20Hと直列に設けられた第1回路10_1と、電源端子と接地端子の間に下側電流源20Lと直列に設けられた第2回路10_2を含む。第1回路10_1は、ソースドレイン間が接続されたM個(Mは自然数)のNチャンネルMOSFETを含む。同様に第2回路10_2は、ソースドレイン間が接続されたM個のPチャンネルMOSFETを含む。
Claims (9)
- 上側バイアス電流と下側バイアス電流を受け、それらがバランスした状態において所定の信号処理を行うよう構成されたメイン回路と、
第1基準電流を受け、調節された第2基準電流を生成する基準電流調節部と、
前記メイン回路の電源端子側に設けられ、前記第2基準電流に応じた量を目標値とする前記上側バイアス電流を前記メイン回路に供給する上側電流源と、
前記メイン回路の接地端子側に設けられ、前記第2基準電流に応じた量を目標値とする前記下側バイアス電流を前記メイン回路に供給する下側電流源と、
を備え、
前記基準電流調節部は、(i)前記上側電流源が、前記目標値の前記上側バイアス電流を生成できなくなる状態において、前記第2基準電流の電源電圧に対する依存性が、前記上側バイアス電流の電源電圧に対する依存性と等しくなるように、第2基準電流を生成し、(ii)前記下側電流源が、前記目標値の前記下側バイアス電流を生成できなくなる状態において、前記第2基準電流の電源電圧に対する依存性が、前記下側バイアス電流の電源電圧に対する依存性と等しくなるように、第2基準電流を生成するよう構成されることを特徴とする半導体集積回路。 - 上側バイアス電流と下側バイアス電流を受け、それらがバランスした状態において所定の信号処理を行うよう構成されたメイン回路と、
第1基準電流を受け、調節された第2基準電流を生成する基準電流調節部と、
前記メイン回路の電源端子側に設けられ、前記第2基準電流に応じた量を目標値とする前記上側バイアス電流を前記メイン回路に供給する上側電流源と、
前記メイン回路の接地端子側に設けられ、前記第2基準電流に応じた量を目標値とする前記下側バイアス電流を前記メイン回路に供給する下側電流源と、
を備え、
前記基準電流調節部は、(i)前記上側電流源が、前記目標値の前記上側バイアス電流を生成できなくなる状態において、前記下側電流源が生成する前記下側バイアス電流が、減少後の前記上側バイアス電流の電流量と等しくなるように、前記第2基準電流を減少させ、(ii)前記下側電流源が、前記目標値の前記下側バイアス電流を生成できなくなる状態において、前記上側電流源が生成する前記上側バイアス電流が、減少後の前記下側バイアス電流の電流量と等しくなるように、前記第2基準電流を減少させ、それにより、前記上側バイアス電流と前記下側バイアス電流を等しく保つよう構成されることを特徴とする半導体集積回路。 - 前記基準電流調節部は、
前記第1基準電流をコピーする第1カレントミラー回路と、
前記第1カレントミラー回路の出力電流をコピーし、前記第2基準電流を出力する第2カレントミラー回路と、
を含み、
前記第1、第2カレントミラー回路の一方は、NチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)のペアを含み、他方はPチャンネルMOSFETのペアを含むことを特徴とする請求項1または2に記載の半導体集積回路。 - 前記メイン回路は、
前記電源端子と前記接地端子の間に前記上側電流源と直列に設けられ、かつソースドレイン間が接続されたM個(Mは自然数)のNチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)と、
前記電源端子と前記接地端子の間に前記下側電流源と直列に設けられ、かつソースドレイン間が接続されたM個(Mは自然数)のPチャンネルMOSFETと、
を含み、
前記基準電流調節部は、
第1の導電性のMOSFETのペアを含み、前記第1基準電流をコピーする第1カレントミラー回路と、
第2の導電性のMOSFETのペアを含み、前記第1カレントミラー回路の出力電流をコピーし、前記第2基準電流を出力する第2カレントミラー回路と、
前記第1カレントミラー回路の入力側のMOSFETと同じ経路上に設けられ、ゲートソース間が接続された(M−1)個の第1の導電性のMOSFETと、
前記第2カレントミラー回路の入力側のMOSFETと同じ経路上に設けられ、ゲートソース間が接続された(M−1)個の第2の導電性のMOSFETと、
を含むことを特徴とする請求項1または2に記載の半導体集積回路。 - 前記第1、第2カレントミラー回路を構成するMOSFETのW/L(ゲート幅/ゲート長)は、前記メイン回路内のカレントミラー回路を構成するMOSFETのW/Lよりも小さいことを特徴とする請求項3または4に記載の半導体集積回路。
- 前記メイン回路は、フィードフォワードAB級出力回路であることを特徴とする請求項1から5のいずれかに記載の半導体集積回路。
- 上側バイアス電流および下側バイアス電流を受け、それらがバランスした状態において所定の信号処理を行うように構成されたメイン回路であって、少なくとも、前記上側バイアス電流が供給される経路上に設けられ、ゲートソース間が接続されたM個(Mは自然数)のNチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)と、前記下側バイアス電流が供給される経路上に設けられ、ゲートソース間が接続されたM個のPチャンネルMOSFETを含むメイン回路と、
第1の導電性のMOSFETのペアを含み、所定の電流値を有する第1基準電流をコピーする第1カレントミラー回路と、
第2の導電性のMOSFETのペアを含み、前記第1カレントミラー回路の出力電流をコピーし、第2基準電流を出力する第2カレントミラー回路と、
前記第1カレントミラー回路の入力側のMOSFETと同じ経路上に設けられ、ゲートソース間が接続された(M−1)個の第1の導電性のMOSFETと、
前記第2カレントミラー回路の入力側のMOSFETと同じ経路上に設けられ、ゲートソース間が接続された(M−1)個の第2の導電性のMOSFETと、
前記メイン回路の電源端子側に設けられ、前記メイン回路に前記第2基準電流に応じた前記上側バイアス電流を供給する上側電流源と、
前記メイン回路の接地端子側に設けられ、前記メイン回路に前記第2基準電流に応じた前記下側バイアス電流を供給する下側電流源と、
を備えることを特徴とする半導体集積回路。 - 前記第1、第2カレントミラー回路を構成するMOSFETのW/L(ゲート幅/ゲート長)は、前記メイン回路内のカレントミラー回路を構成するMOSFETのW/Lよりも小さいことを特徴とする請求項7に記載の半導体集積回路。
- 前記メイン回路は、フィードフォワードAB級出力回路であることを特徴とする請求項7または8に記載の半導体集積回路。
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JP2009231005A JP5395601B2 (ja) | 2009-10-02 | 2009-10-02 | 半導体集積回路 |
Applications Claiming Priority (1)
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JP2009231005A JP5395601B2 (ja) | 2009-10-02 | 2009-10-02 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
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JP2011082632A JP2011082632A (ja) | 2011-04-21 |
JP5395601B2 true JP5395601B2 (ja) | 2014-01-22 |
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Family Applications (1)
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JP2009231005A Active JP5395601B2 (ja) | 2009-10-02 | 2009-10-02 | 半導体集積回路 |
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