JP2011142402A - 出力回路 - Google Patents

Abstract

【課題】プッシュ側出力トランジスタの駆動回路とプル側出力トランジスタの駆動回路との対称性に優れ、これら出力トランジスタの駆動時における伝達特性の対称性が良好な出力回路を提供する。
【解決手段】電源レールＶ１と出力端子ＴOUTとの間に接続されたトランジスタＭＰ１と、出力端子ＴOUTと電源レールＶ２との間に接続されたトランジスタＭＮ１と、入力端子に入力される信号と基準電圧との差を増幅するｇｍアンプＡＰ１と、第１、第２の制御端子及び第１、第２の被制御端子を持ち、電源レールＶ１とｇｍアンプＡＰ１の第１の出力端との間に縦積みに接続されたカレントミラー回路ＣＭＰ１，ＣＭＰ２と、第１、第２の制御端子及び第１、第２の被制御端子を持ち、電源レールＶ２とｇｍアンプＡＰ１の第２の出力端との間に縦積みに接続されたカレントミラー回路ＣＭＰ１，ＣＭＰ２とを備える。
【選択図】図３

Description

本発明は、プッシュプル型の出力回路に関するものであり、例えば電力増幅回路に使用される。

従来のＭＯＳ型出力回路の一例が、例えば特許文献１に記載されている。このＭＯＳ型出力回路によれば、簡易な構成にて、無信号状態及び信号入力時における出力トランジスタのゲートインピーダンスの変化を、小さく抑えることが可能となり、低歪みのアナログＭＯＳ増幅回路をチップサイズの増大を伴わずに実現できるというものである。

しかし、入力信号が無信号時のアイドル電流を決定するためのＭＯＳトランジスタ及び抵抗等からなる回路の作用により、ｐチャネル側出力トランジスタのゲートインピーダンスと、ｎチャネル側出力トランジスタのゲートインピーダンスは等しいとは言えない。このため、前段の駆動回路が、これら出力トランジスタを各々等しい電流で駆動しても、この出力回路の伝達特性は、正の入力信号が与えられた場合と負の入力信号が与えられた場合とで大きく異なっている。

すなわち、従来の回路は、プッシュ側（ｐチャネル側）出力トランジスタの駆動回路とプル側（ｎチャネル側）出力トランジスタの駆動回路との対称性が悪く、これら出力トランジスタの駆動時における伝達特性の対称性が悪いという問題を有している。

特許第４０３０２７７号明細書

本発明は、プッシュ側出力トランジスタの駆動回路とプル側出力トランジスタの駆動回路との対称性に優れ、これら出力トランジスタの駆動時における伝達特性の対称性が良好な出力回路を提供する。

本発明の一実施態様の出力回路は、第１の電源レールと出力端子との間に接続された第１のトランジスタと、前記出力端子と第２の電源レールとの間に接続された第２のトランジスタと、入力端子、及び第１、第２の出力端を持ち、前記入力端子に入力される信号と基準電圧との差を増幅するｇｍアンプと、第１、第２の制御端子及び第１、第２の被制御端子を持ち、前記第１の電源レールと前記ｇｍアンプの前記第１の出力端との間に縦積みに接続された第１、第２のカレントミラー回路と、第１、第２の制御端子及び第１、第２の被制御端子を持ち、前記第２の電源レールと前記ｇｍアンプの前記第２の出力端との間に縦積みに接続された第３、第４のカレントミラー回路とを具備し、前記第１のカレントミラー回路の前記第２の制御端子及び前記第２の被制御端子は、前記第１の電源レールに接続され、前記第１のカレントミラー回路の前記第１の制御端子と前記第２のカレントミラー回路の前記第２の制御端子が接続され、前記第２のカレントミラー回路の前記第１の制御端子と前記ｇｍアンプの前記第１の出力端とが接続され、前記第１のカレントミラー回路の前記第１の被制御端子、前記第２のカレントミラー回路の前記第２の被制御端子、及び前記第４のカレントミラー回路の前記第１の被制御端子が前記第１のトランジスタのゲートに接続され、前記第３のカレントミラー回路の前記第２の制御端子及び前記第２の被制御端子は、第２の電源レールに接続され、前記第３のカレントミラー回路の前記第１の制御端子と前記第４のカレントミラー回路の第２の制御端子が接続され、前記第４のカレントミラー回路の第１の制御端子と前記ｇｍアンプの前記第２の出力端とが接続され、
前記第３のカレントミラー回路の前記第１の被制御端子、前記第４のカレントミラー回路の前記第２の被制御端子、及び前記第２のカレントミラー回路の前記第１の被制御端子が前記第２のトランジスタのゲートに接続されることを特徴とする。

本発明によれば、プッシュ側出力トランジスタの駆動回路とプル側出力トランジスタの駆動回路との対称性に優れ、これら出力トランジスタの駆動時における伝達特性の対称性が良好な出力回路を提供することができる。

比較例としてのＭＯＳ型出力回路の一例を示す回路図である。 図１に示した出力回路の伝達特性を示す図である。 本発明の出力回路の原理構成を示す回路図である。 第１実施形態の出力回路の詳細な構成を示す回路図である。 第１実施形態の出力回路の伝達特性を示す図である。 第２実施形態の出力回路の詳細な構成を示す回路図である。 第３実施形態の出力回路の詳細な構成を示す回路図である。 第４実施形態の出力回路の詳細な構成を示す回路図である。 第５実施形態のオペアンプの詳細な構成を示す回路図である。 第６実施形態のオペアンプの詳細な構成を示す回路図である。 第７実施形態のオペアンプの詳細な構成を示す回路図である。 第８実施形態のオペアンプの詳細な構成を示す回路図である。

本発明の実施形態を説明する前に、本発明に対する比較例について説明する。

図１に、比較例としてのＭＯＳ型出力回路の一例を示す。このＭＯＳ型出力回路によれば、簡易な構成にて、無信号状態及び信号入力時における出力トランジスタのゲートインピーダンスの変化を、小さく抑えることが可能となり、低歪みのアナログＭＯＳ増幅回路をチップサイズの増大を伴わずに実現できる。

しかし、入力信号が無信号時のアイドル電流を決定するためのＭＯＳトランジスタＭＰ２，抵抗Ｒ１，ＭＯＳトランジスタＭＮ２，ＭＮ３からなる回路の作用により、出力トランジスタＭＮ１のゲートインピーダンスと、出力トランジスタＭＰ１のゲートインピーダンスは等しいとは言えない。このため、前段の駆動回路が出力トランジスタＭＮ１，ＭＰ１を各々等しい電流で駆動しても、この出力回路の伝達特性は、正の入力信号と負の入力信号による駆動時で大きく異なる。

図２に、図１に示した出力回路の伝達特性を示す。図２の右下半面（第２象限）が、出力トランジスタＭＮ１の駆動時の伝達特性であり、傾きが非常に大きい。一方、左上半面（第４象限）が、出力トランジスタＭＰ１の駆動時の伝達特性である。

このように、図１に示した回路は、ｐチャネル側出力トランジスタの駆動回路とｎチャネル側出力トランジスタの駆動回路との対称性が悪いため、これら出力トランジスタの駆動時における伝達特性の対称性も悪いものとなっている。

以下、図面を参照して本発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］ 実施形態の原理構成
まず、本発明の原理構成について説明する。

図３は、本発明の出力回路の原理構成を示す回路図である。

図示するように、出力回路は、出力トランジスタ、例えばｐチャネルＤＭＯＳトランジスタＭＰ１，ｎチャネルＤＭＯＳトランジスタＭＮ１、伝達コンダクタンス（ｇｍ）アンプＡＰ１、カレントミラー回路ＣＭＰ１，ＣＭＰ２，ＣＭＮ１，ＣＭＮ２、第１の電源レールＶ１、第２の電源レールＶ２、入力端子ＴIN、及び出力端子ＴOUTを備える。

出力トランジスタＭＰ１は、第１の電源レールＶ１と出力端子ＴOUTとの間に接続されている。出力トランジスタＭＮ１は、出力端子ＴOUTと第２の電源レールＶ２との間に接続されている。第１の電源レールＶ１には、例えば電源電圧ＶDDが供給されている。さらに、第２の電源レールＶ２には、例えば接地電位Ｖssが供給されている。

ｇｍアンプＡＰ１は、第１，第２の出力端子を持ち、入力端子ＴINに入力された電圧と基準電圧ＶREF間の電位差を増幅する。

カレントミラー回路ＣＭＰ１，ＣＭＰ２は、第１の電源レールＶ１と、ｇｍアンプＡＰ１の第１の出力端子、及び出力トランジスタＭＮ１のゲートとの間に縦積みされている。カレントミラー回路ＣＭＮ１，ＣＭＮ２は、第２の電源レールＶ２と、ｇｍアンプＡＰ１の第２の出力端子、及び出力トランジスタＭＰ１のゲートとの間に縦積みされている。

さらに、出力トランジスタＭＰ１のゲートは、カレントミラー回路ＣＭＰ１，ＣＭＰ２間の被制御端子の接続点に接続されている。出力トランジスタＭＮ１のゲートは、カレントミラー回路ＣＭＮ１，ＣＭＮ２間の被制御端子の接続点に接続されている。

以下の第１〜第８実施形態では、本発明の概要を詳しく説明するために、詳細な回路構成を述べる。

［２］ 第１実施形態
本発明の第１実施形態の出力回路について説明する。図４は、第１実施形態の出力回路の詳細な構成を示す回路図である。

［２−１］ 回路構成
図４に示すように、ｇｍアンプＡＰ１は、入力端子ＴIN、基準電圧ＶREF、ｎチャネルＭＯＳトランジスタＭＮ３１，ＭＮ３２、ｐチャネルＭＯＳトランジスタＭＰ３１，ＭＰ３２、電流源Ｉ１で構成される。

カレントミラー回路ＣＭＰ１は、ｐチャネルＭＯＳトランジスタＭＰ１１，ＭＰ１２で構成される。カレントミラー回路ＣＭＰ２は、ｐチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２で構成される。カレントミラー回路ＣＭＮ１は、ｎチャネルＭＯＳトランジスタＭＮ１１，ＭＮ１２で構成される。さらに、カレントミラー回路ＣＭＮ２は、ｎチャネルＭＯＳトランジスタＭＮ２１，ＭＮ２２で構成される。

第１の電源レールＶ１と出力端子ＴOUT間に接続された出力トランジスタＭＰ１のゲートは、ＭＯＳトランジスタＭＰ１２，ＭＰ２２間、及びＭＯＳトランジスタＭＮ２２のドレインに接続される。第２の電源レールＶ２と出力端子ＴOUT間に接続された出力トランジスタＭＮ１のゲートは、ＭＯＳトランジスタＭＮ１２，ＭＮ２２間、及びＭＯＳトランジスタＭＰ２２のドレインに接続されている。

［２−２］ 回路動作
次に、第１実施形態の出力回路の回路動作を説明する。各トランジスタの面積比は、図４に示したような設定であるとし、ｎ＝１と仮定する。

（Ａ）入力端子に交流（ＡＣ）信号が入力されていない場合
入力端子ＴINに交流（ＡＣ）信号が無い（入力をゼロとする）場合に、ＭＯＳトランジスタＭＮ３１とＭＯＳトランジスタＭＰ３１間の電圧が基準電圧に等しくなるようなＤＣバイアスが入力端子ＴINに与えられているものとする。このＤＣバイアスは上記の要件を満たせば、電圧源でも電流源でも構わない。

入力がゼロの場合、ＭＯＳトランジスタＭＮ３１，ＭＮ３２に流れる電流は、電流Ｉ１と等しい。また、ＭＯＳトランジスタＭＰ３１，ＭＰ３２に流れる電流も、電流Ｉ１に等しくなる。

ＭＯＳトランジスタＭＰ１１，ＭＰ２１，ＭＮ２１，ＭＮ１１には、等しく電流Ｉ１が流れる。ＭＯＳトランジスタＭＮ１１，ＭＮ１２の面積比が１：２であり、ＭＯＳトランジスタＭＰ１１，ＭＰ１２の面積比も１：２であるため、ＭＯＳトランジスタＭＮ１２とＭＰ１２には、電流（２×Ｉ１）が流れる。

次に、ＭＯＳトランジスタＭＰ２２とＭＯＳトランジスタＭＮ２２に流れる電流を求める。そのためには、まずＭＯＳトランジスタＭＰ２２に流れる電流が、電流Ｉ１であると仮定する。

この場合、ＭＯＳトランジスタＭＮ１２に電流（２×Ｉ１）が流れているので、ＭＯＳトランジスタＭＮ２２にはその差分である電流Ｉ１が流れることになる。一方で、ＭＯＳトランジスタＭＰ１２に流れる電流も電流（２×Ｉ１）であることから、ＭＯＳトランジスタＭＰ２２には電流Ｉ１が流れることになり、先の仮定と一致する。

よって、ＭＯＳトランジスタＭＮ２１，ＭＮ２２に流れる電流はＩ１に等しくなり、ＭＯＳトランジスタＭＰ２１，ＭＰ２２に流れる電流もＩ１に等しくなる。

したがって、ＭＯＳトランジスタＭＮ２１とＭＯＳトランジスタＭＮ２２のゲート−ソース間電圧は等しくなり、ＭＯＳトランジスタＭＮ１１のゲート電圧とＭＯＳトランジスタＭＮ１のゲート電圧は等しくなる。

一方、ＭＯＳトランジスタＭＰ２１とＭＯＳトランジスタＭＰ２２のゲート−ソース間電圧は等しくなり、ＭＯＳトランジスタＭＰ１１のゲート電圧とＭＯＳトランジスタＭＰ１のゲート電圧は等しくなる。

つまり、ＭＯＳトランジスタＭＮ１に流れる電流は、ＭＯＳトランジスタＭＮ１１とＭＯＳトランジスタＭＮ１との面積比で決定する。また、ＭＯＳトランジスタＭＰ１に流れる電流は、ＭＯＳトランジスタＭＰ１１とＭＯＳトランジスタＭＰ１との面積比で決定することになる。ここでは、ＭＮ１１：ＭＮ１及びＭＰ１１：ＭＰ１の面積比を１：１００としているので、入力端子ＴINへの入力がゼロの場合のアイドル電流は、電流（１００×Ｉ１）となる。

ところで、上述した電流の決定の説明では、ＭＯＳトランジスタＭＮ２２，ＭＰ２２に流れる電流が等しく、電流Ｉ１としているが、実際には、誤差電流ΔＩが含まれることも想定される。例えば、ＭＯＳトランジスタＭＰ２２に流れる電流が、Ｉ１＋ΔＩとすれば、ＭＯＳトランジスタＭＮ２２に流れる電流は、Ｉ１−ΔＩとなる。

この場合、ＭＯＳトランジスタＭＮ２１のゲート−ソース間電圧に比べて、ＭＯＳトランジスタＭＮ２２のゲート−ソース間電圧は、電圧ΔＶ小さくなる。一方で、ＭＯＳトランジスタＭＰ２１のゲート−ソース間電圧に比べて、ＭＯＳトランジスタＭＰ２２のゲート−ソース間電圧は、電圧ΔＶ大きくなる。ここで電圧ΔＶは、電流ΔＩを、それぞれのトランジスタの伝達コンダクタンスｇｍで割った値と考えることができる。

よって、ＭＯＳトランジスタＭＮ１のゲート電圧は、“Ｖｇｓ（ＭＮ１１）＋ΔＶ”であり、ＭＯＳトランジスタＭＰ１のゲート電圧は、“Ｖｇｓ（ＭＰ１１）−ΔＶ”となる。このため、ＭＯＳトランジスタＭＮ１に流れる電流は、１００×Ｉ１よりも大きくなり、ＭＯＳトランジスタＭＰ１に流れる電流は、１００×Ｉ１よりも小さくなる。

しかしながら、図４に示すような電力増幅回路の出力端子ＴOUTは、通常、抵抗性の帰還回路によって、その出力電圧を所望の中間電圧に安定させることができるので、言い換えれば、出力端子の出力を中間電圧に維持するために、ＭＯＳトランジスタＭＮ１，ＭＰ１の電流の差をゼロとするように、帰還回路の作用によって、入力端子の電圧を調整することができる。

このため、結局、ＭＯＳトランジスタＭＰ１，ＭＮ１の電流は、１００×Ｉ１になるようにバイアスが安定するのである。このように、実施形態の出力回路は、簡易な構成で、出力トランジスタのアイドル電流（無信号時の電流）を正確に決定する特徴を持つ。

（Ｂ）入力端子にＡＣ信号が入力された場合
入力端子ＴINに正方向の信号が与えられた場合、ＭＯＳトランジスタＭＮ３１，ＭＰ３１の接続点は、基準電圧ＶREFよりも高くなる。よって、ＭＯＳトランジスタＭＮ３２の電流はＩ１よりも増加し、一方で、ＭＯＳトランジスタＭＰ３２の電流は減少する。

ＭＯＳトランジスタＭＰ１１，ＭＰ２１に流れる電流は増加するので、ＭＯＳトランジスタＭＰ１２に流れる電流も増加する。一方で、ＭＯＳトランジスタＭＮ２１，ＭＮ１１に流れる電流は減少するので、ＭＯＳトランジスタＭＮ１２に流れる電流も減少する。

ＭＯＳトランジスタＭＰ２２とＭＯＳトランジスタＭＮ２２に流れる電流は、一方に流れる電流により、他方が決定される。ここで、ＭＯＳトランジスタＭＮ２２に流れる電流が、減少したと仮定する。

この時、ＭＯＳトランジスタＭＰ２２に流れる電流は、Ｉ１よりも増加することになる。よって、ＭＯＳトランジスタＭＰ１のゲート−ソース間電圧は、ＭＰ１１のゲート−ソース間電圧よりも小さくなる。すなわち、ＭＯＳトランジスタＭＰ１のゲート−ソース間電圧は、無信号時の電圧に比較して減少することになる。

次に、ＭＯＳトランジスタＭＮ２２に流れる電流がＩ１よりも減っており、且つ、ＭＯＳトランジスタＭＰ２２の電流が増加しているので、ＭＯＳトランジスタＭＮ１のゲート−ソース間電圧は、ＭＯＳトランジスタＭＮ１１のゲート−ソース間電圧よりも大きくなる。すなわち、ＭＯＳトランジスタＭＮ１のゲート−ソース間電圧は、無信号時の電圧に比較して増加することになる。

したがって、入力端子ＴINに正方向の信号が与えられた場合、ＭＯＳトランジスタＭＰ１の電流が減り、ＭＯＳトランジスタＭＮ１の電流が増加するため、出力端子ＴOUTは下側にスイングするように出力回路は動作する。

ここで、先のＭＯＳトランジスタＭＮ２２に流れる電流が、減少したという仮定が正しいことは、ＭＯＳトランジスタＭＮ１のゲート−ソース間電圧が、ＭＯＳトランジスタＭＮ１１のゲート−ソース電圧よりも大きくなるということから明らかである。

次に、入力端子ＴINに負方向の信号が与えられた場合、以下のようになる。

入力端子ＴINに負方向の信号が与えられた場合、ＭＯＳトランジスタＭＮ３１，ＭＰ３１の接続点は、基準電圧ＶREFよりも低くなる。よって、ＭＯＳトランジスタＭＮ３２の電流はＩ１よりも減少し、一方で、ＭＯＳトランジスタＭＰ３２の電流は増加する。

ＭＯＳトランジスタＭＰ１１，ＭＰ２１に流れる電流は減少するので、ＭＯＳトランジスタＭＰ１２に流れる電流も減少する。一方で、ＭＯＳトランジスタＭＮ２１，ＭＮ１１に流れる電流は増加するので、ＭＯＳトランジスタＭＮ１２に流れる電流も増加する。

ＭＯＳトランジスタＭＰ２２とＭＯＳトランジスタＭＮ２２に流れる電流は、一方に流れる電流により、他方が決定される。ここで、ＭＯＳトランジスタＭＮ２２に流れる電流が、増加したと仮定する。

この時、ＭＯＳトランジスタＭＰ２２に流れる電流は、Ｉ１よりも減少することになる。よって、ＭＯＳトランジスタＭＰ１のゲート−ソース間電圧は、ＭＯＳトランジスタＭＰ１１のゲート−ソース間電圧よりも大きくなる、すなわち、ＭＯＳトランジスタＭＰ１のゲート−ソース間電圧は、無信号時の電圧に比較して増加することになる。

次に、ＭＯＳトランジスタＭＮ２２に流れる電流がＩ１よりも増えており、且つ、ＭＯＳトランジスタＭＰ２２の電流が減少しているので、ＭＯＳトランジスタＭＮ１のゲート−ソース間電圧は、ＭＯＳトランジスタＭＮ１１のゲート−ソース間電圧よりも小さくなる。すなわち、ＭＯＳトランジスタＭＮ１のゲート−ソース間電圧は、無信号時の電圧に比較して減少することになる。

したがって、入力端子ＴINに負方向の信号が与えられた場合、ＭＯＳトランジスタＭＰ１の電流が増え、ＭＯＳトランジスタＭＮ１の電流が減少するため、出力端子ＴOUTは上側にスイングするように出力回路は動作する。

ここで、先のＭＯＳトランジスタＭＮ２２に流れる電流が、増加したという仮定が正しいことは、ＭＯＳトランジスタＭＮ１のゲート−ソース間電圧が、ＭＯＳトランジスタＭＮ１１のゲート−ソース間電圧よりも小さくなるということから明らかである。

上記の説明のように、無信号状態から、正の方向の入力信号が与えられた場合の、ＭＯＳトランジスタＭＰ１，ＭＮ１のゲート電圧を制御する制御回路の動作と、負の方向の入力信号が与えられた場合の、ＭＯＳトランジスタＭＰ１，ＭＮ１のゲート電圧を制御する制御回路の動作は、対称性が極めて高いということができる。

これを、入力端子に与えられた直流（ＤＣ）電圧対出力電圧で示す、いわゆる伝達特性で示すと、図５のようになる。つまり、本実施形態の出力回路は、ｐチャネル側出力トランジスタの駆動回路とｎチャネル側出力トランジスタの駆動回路との対称性に優れ、出力トランジスタの駆動時における伝達特性の対称性が良好である。したがって、本実施形態の出力回路を用いれば、音質の優れたオーディオ用増幅回路を形成することができる。

（Ｃ）入力端子に大きな入力信号が与えられた場合
入力端子ＴINに更に大きな入力信号が与えられ、出力端子がクリップした場合の動作について説明する。

入力端子ＴINに更に大きな正方向の信号が与えられた場合、ＭＯＳトランジスタＭＮ３１，ＭＰ３１の接続点は、基準電圧ＶREFよりも高くなり、ＭＯＳトランジスタＭＮ３２の電流は大きく増加し、一方で、ＭＯＳトランジスタＭＰ３２の電流はほぼゼロになる。

ＭＯＳトランジスタＭＰ３２の電流がゼロとなれば、ＭＯＳトランジスタＭＮ２１，ＭＮ１１、ＭＮ２２，ＭＮ１２の電流もほぼゼロとなる。

逆に、ＭＯＳトランジスタＭＮ３２の電流が大きく増加するので、ＭＯＳトランジスタＭＰ１１，ＭＰ２１の電流も大きく増加し、ＭＯＳトランジスタＭＮ２２の電流がゼロであるから、ＭＯＳトランジスタＭＰ１２，ＭＰ２２の電流はＭＯＳトランジスタＭＰ１１，ＭＰ２１に流れる電流の２倍にほぼ等しくなる。

ＭＯＳトランジスタＭＰ２２の電流が大きく増加しており、ＭＯＳトランジスタＭＮ１２の電流がゼロであるので、ＭＯＳトランジスタＭＮ１のゲート−ソース間電圧は更に大きくなり、ＭＯＳトランジスタＭＰ２２が電流を流しうる限り、ＭＯＳトランジスタＭＮ１のゲート電圧は高い電圧まで達する。

ＭＯＳトランジスタＭＰ１のゲート電圧は、ＭＯＳトランジスタＭＰ２１，ＭＰ２２の電流がほぼ１：２に等しいので、ＭＯＳトランジスタＭＰ１１のゲート−ソース間電圧よりもやや小さい値で落ち着く。

このように、ＭＯＳトランジスタＭＰ１のゲート電圧の放電をＭＯＳトランジスタＭＰ１２の電流により行うことで、高速な放電を行うことができる。さらに、ＭＯＳトランジスタＭＮ１のゲート電圧の充電をＭＯＳトランジスタＭＰ２２の電流により行うことで、高速な充電を行い、且つ、ＭＯＳトランジスタＭＮ１のゲート電圧の最大値を大きく得ることが可能である。

次に、入力端子ＴINに更に大きな負方向の信号が与えられた場合、ＭＯＳトランジスタＭＮ３１，ＭＰ３１の接続点は、基準電圧ＶREFよりも低くなり、ＭＯＳトランジスタＭＰ３２の電流は大きく増加し、一方で、ＭＯＳトランジスタＭＮ３２の電流はほぼゼロになる。

ＭＯＳトランジスタＭＮ３２の電流がゼロになれば、ＭＯＳトランジスタＭＰ２１，ＭＰ１１、ＭＰ２２，ＭＰ１２の電流もほぼゼロとなる。

逆に、ＭＯＳトランジスタＭＰ３２の電流が大きく増加するので、ＭＯＳトランジスタＭＮ１１，ＭＮ２１の電流も大きく増加し、ＭＯＳトランジスタＭＰ２２の電流がゼロであるから、ＭＯＳトランジスタＭＮ１２，ＭＮ２２の電流はＭＯＳトランジスタＭＮ１１，ＭＮ２１に流れる電流の２倍にほぼ等しくなる。

ＭＯＳトランジスタＭＮ２２の電流が大きく増加しており、ＭＯＳトランジスタＭＰ１２の電流がゼロであるので、ＭＯＳトランジスタＭＰ１のゲート−ソース間電圧は更に大きくなり、ＭＯＳトランジスタＭＮ２２が電流を流しうる限り、ＭＯＳトランジスタＭＰ１のゲート電圧は低い電圧まで達する。

ＭＯＳトランジスタＭＮ１のゲート電圧は、ＭＯＳトランジスタＭＮ２１，ＭＮ２２の電流がほぼ１：２に等しいので、ＭＯＳトランジスタＭＮ１１のゲート−ソース間電圧よりもやや小さい値で落ち着く。

このように、ＭＯＳトランジスタＭＮ１のゲート電圧の放電をＭＯＳトランジスタＭＮ１２の電流により行うことで、高速な放電を行うことができる。さらに、ＭＯＳトランジスタＭＰ１のゲート電圧の充電をＭＯＳトランジスタＭＮ２２の電流により行うことで、高速な充電を行い、且つ、ＭＯＳトランジスタＭＰ１のゲート電圧の最大値を大きく得ることが可能である。

上記の説明のように、出力端子がクリップした場合の、ＭＯＳトランジスタＭＰ１，ＭＮ１の各々のゲート電圧の充電を高速に行い、且つ振幅を大きく取ることができ、また各々のゲート電圧の放電も高速に行うことができる。

したがって、ＭＯＳトランジスタＭＰ１，ＭＮ１の各々のゲート電圧の振幅を大きく取ることが可能であり、最大出力電力を大きく得ることができる。さらに、ＭＯＳトランジスタＭＰ１，ＭＮ１の各々のゲート電圧（ゲート容量）の充電だけでなく、放電も高速に行うことにより、ＭＯＳトランジスタＭＰ１，ＭＮ１の上下トランジスタの同時オンを防止する特長を持つ。

以上説明したように第１実施形態では、プッシュ側（ｐチャネル側）出力トランジスタの駆動回路とプル側（ｎチャネル側）出力トランジスタの駆動回路との対称性に優れ、伝達特性の対称性が良好な出力回路を提供することができる。このような出力回路を用いることにより、音質の優れたオーディオ用増幅回路を形成することが可能である。

さらに、第１実施形態では、簡易な構成で出力トランジスタのアイドル電流（無信号時の電流）を正確に決定し、且つ出力トランジスタの各々のゲート電圧の振幅を大きく取ることが可能であり、最大出力電力を大きく得ることができる。さらに、アイドル電流を正確に決定することができるので、消費電力を低減することができる。

また、出力トランジスタの各々のゲート電圧（ゲート容量）の充電だけでなく、放電も高速に行うことができ、上下の出力トランジスタの同時オンを防止できるという特長を持つ。

［３］ 第２実施形態
本発明の第２実施形態の出力回路について説明する。図６は、第２実施形態の出力回路の詳細な構成を示す回路図である。

［３−１］ 回路構成
第２実施形態は、第１実施形態において、ｇｍアンプＡＰ１、カレントミラー回路ＣＭＰ２，ＣＭＮ２を構成するＭＯＳトランジスタを、バイポーラトランジスタで置き換えたものである。

詳述すると、図６に示すように、ｇｍアンプＡＰ１は、ｎｐｎバイポーラトランジスタＱＮ３１，ＱＮ３２，ｐｎｐバイポーラトランジスタＱＰ３１，ＱＰ３２、電流源Ｉ１で構成される。バイポーラトランジスタＱＮ３２，ＱＰ３２間には、中間電圧ＶINTが供給される。

また、カレントミラーＣＭＰ２は、ｐｎｐバイポーラトランジスタＱＰ２１，ＱＰ２２で構成される。カレントミラーＣＭＮ２は、ｎｐｎバイポーラトランジスタＱＮ２１，ＱＮ２２で構成される。

その他の構成は、第１実施形態と同様である。なお、図６に示した出力トランジスタＭＰ１，ＭＮ１、カレントミラーＣＭＰ２を構成するＭＯＳトランジスタＭＰ１１，ＭＰ１２、及びカレントミラーＣＭＮ２を構成するＭＯＳトランジスタＭＮ１１，ＭＮ１２も、バイポーラトランジスタに置き換えてもよい。

第２実施形態の出力回路における回路動作及び効果は、第１実施形態と同様であるため、説明を省略する。

［４］ 第３実施形態
本発明の第３実施形態の出力回路について説明する。図７は、第３実施形態の出力回路の詳細な構成を示す回路図である。

［４−１］ 回路構成
第１実施形態との違いは、ＭＯＳトランジスタＭＮ３１，ＭＰ３１の接続点が入力端子である点である。さらに、ＭＯＳトランジスタＭＮ３２，ＭＰ３２間には、中間電圧ＶINTが供給されている。

図７に示すように、ｇｍアンプＡＰ１は、ＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＰ３１，ＭＰ３２と、二つの電流源Ｉ１とで構成される。

第３実施形態の出力回路における回路動作及び効果は、第１実施形態と同様であるため、説明を省略する。

［５］ 第４実施形態
本発明の第４実施形態の出力回路について説明する。図８は、第４実施形態の出力回路の詳細な構成を示す回路図である。

［５−１］ 回路構成
第１実施形態との違いは、ＭＯＳトランジスタＭＰ２２にカスコード接続されたＭＯＳトランジスタＭＰ２３と、ＭＯＳトランジスタＭＮ２２にカスコード接続されたＭＯＳトランジスタＭＮ２３とが挿入された点である。

ＭＯＳトランジスタＭＮ２３のゲートとＭＯＳトランジスタＭＰ２３のゲートは、通常、基準電圧に接続するが、ここでは中間電圧ＶINTに接続している。なお、ＭＯＳトランジスタＭＰ２３，ＭＮ２３のゲート電圧は必ずしも一致させる必要はない。

このように、ＭＯＳトランジスタＭＰ２３，ＭＮ２３を設ければ、第１の電源レールＶ１と第２の電源レールＶ２の間に、より高電圧を加えてもＭＯＳトランジスタＭＰ１２，ＭＰ２２，ＭＮ１２，ＭＮ２２を破壊させずに動作可能となる。例えば、各々のＭＯＳトランジスタにドレイン−ソース間耐圧の高いＤＭＯＳトランジスタなどを使用することで、第１の電源レールＶ１と第２の電源レールＶ２間の差電圧に５０Ｖが供給される場合でも、これらのトランジスタを破壊させずに動作させることもできる。

第４実施形態の出力回路における回路動作及び効果は、第１実施形態と同様であるため、説明を省略する。

以下に、第１実施形態の出力回路をオペアンプに適用した例を第５〜第８実施形態として説明する。

［６］ 第５実施形態
第１実施形態の出力回路を含むオペアンプの第１例を第５実施形態として示す。図９は、第５実施形態のオペアンプの詳細な構成を示す回路図である。

［６−１］ 回路構成
図９に示すように、ＭＯＳトランジスタＭＰ４１，ＭＰ４２から構成された差動回路と、ＭＯＳトランジスタＭＮ４１，ＭＮ４２から構成されたカレントミラー回路、及び電流源Ｉ２により一段目の増幅回路が構成される。さらに、ＭＯＳトランジスタＭＮ４３のソース接地回路により２段目の増幅回路が構成されている。その他の回路構成は、第１実施形態の出力回路と同様である。

ＭＯＳトランジスタＭＮ４３のドレインから、第１実施形態の出力回路における入力端子に信号が伝達される。その後の第５実施形態における回路動作及び効果は、第１実施形態と同様であるため、説明を省略する。

［７］ 第６実施形態
第１実施形態の出力回路を含むオペアンプの第２例を第６実施形態として示す。図１０は、第６実施形態のオペアンプの詳細な構成を示す回路図である。

［７−１］ 回路構成
図１０に示すように、ＭＯＳトランジスタＭＮ４１，ＭＮ４２から構成された差動回路と、ＭＯＳトランジスタＭＰ４１，ＭＰ４２から構成されたカレントミラー回路、及び電流源Ｉ２により一段目の増幅回路が構成される。さらに、ＭＯＳトランジスタＭＰ４３のソース接地回路により２段目の増幅回路が構成されている。その他の回路構成は、第１実施形態の出力回路と同様である。

ＭＯＳトランジスタＭＰ４３のドレインから、第１実施形態の出力回路と同等な回路に信号が伝達される。その後の第６実施形態における回路動作及び効果は、第１実施形態と同様であるため、説明を省略する。

［８］ 第７実施形態
第１実施形態の出力回路を含むオペアンプの第３例を第７実施形態として示す。図１１は、第７実施形態のオペアンプの詳細な構成を示す回路図である。

［８−１］ 回路構成
図１１に示すように、ｐｎｐバイポーラトランジスタＱＰ４１，ＱＰ４２から構成された差動回路と、ｎｐｎバイポーラトランジスタＱＮ４１，ＱＮ４２から構成されたカレントミラー回路、及び電流源Ｉ２により一段目の増幅回路が構成される。さらに、ｎｐｎバイポーラトランジスタＱＮ４３のエミッタ接地回路により、２段目の増幅回路が構成されている。その他の回路構成は、第１実施形態の出力回路と同様である。

バイポーラトランジスタＱＮ４３のコレクタから、第１実施形態の出力回路における入力端子に信号が伝達される。その後の第７実施形態における回路動作及び効果は、第１実施形態と同様であるため、説明を省略する。

［９］ 第８実施形態
第１実施形態の出力回路を含むオペアンプの第４例を第８実施形態として示す。図１２は、第８実施形態のオペアンプの詳細な構成を示す回路図である。

［９−１］ 回路構成
図１２に示すように、ＭＯＳトランジスタＭＰ４１，ＭＰ４２から構成された差動回路と、ＭＯＳトランジスタＭＰ４３，ＭＰ４４のカレントミラー回路、ＭＯＳトランジスタＭＮ４３，ＭＮ４４のカレントミラー回路、ＭＯＳトランジスタＭＮ４１，ＭＮ４２のカレントミラー回路により、一段目の増幅回路が構成される。

この場合、ＭＯＳトランジスタＭＰ４４とＭＯＳトランジスタＭＮ４４とにより、ＭＯＳトランジスタＭＮ３１とＭＯＳトランジスタＭＰ３１の中間電圧をプッシュプルで駆動し、図７に示したように、仮想的にＭＯＳトランジスタＭＮ３１とＭＯＳトランジスタＭＰ３１の中間電圧が、ＭＯＳトランジスタＭＮ３１とＭＰ３１間の入力端子ＴINの電圧となるような回路となっている。その他の第８実施形態における回路動作及び効果は、第１実施形態と同様であるため、説明を省略する。

本発明の実施形態によれば、プッシュ側出力トランジスタの駆動回路とプル側出力トランジスタの駆動回路との対称性に優れ、これら出力トランジスタの駆動時における伝達特性の対称性が良好な出力回路を提供することができる。さらに、本実施形態の出力回路を用いれば、音質の優れたオーディオ用オペアンプを形成することができる。

本実施形態の出力回路は、クラスＡＢ級のプッシュプル回路を用いた増幅回路に適用可能であり、ホームオーディオ、カーオーディオ、携帯電話機、あるいは携帯情報端末（ＰＤＡ）などに使用することができる。

なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

ＡＰ１…伝達コンダクタンス（ｇｍ）アンプ、ＣＭＮ１…カレントミラー回路、ＣＭＮ２…カレントミラー回路、ＣＭＰ１…カレントミラー回路、ＣＭＰ２…カレントミラー回路、Ｉ１，Ｉ２…電流源、ＭＮ１，ＭＮ１１，ＭＮ１２，ＭＮ２１，ＭＮ２２，ＭＮ３１，ＭＮ３２…ｎチャネルＤＭＯＳトランジスタ、ＭＰ１，ＭＰ１１，ＭＰ１２，ＭＰ２１，ＭＰ２２，ＭＰ３１，ＭＰ３２…ｐチャネルＤＭＯＳトランジスタ、ＱＮ２１，ＱＮ２２，ＱＮ３１，ＱＮ３２…ｎｐｎバイポーラトランジスタ、ＱＰ２１，ＱＰ２２，ＱＰ３１，ＱＰ３２…ｐｎｐバイポーラトランジスタ、ＴIN…入力端子、ＴOUT…出力端子、Ｖ１…第１の電源レール、Ｖ２…第２の電源レール、ＶINT…中間電圧、ＶREF…基準電圧。

Claims (5)

1. 第１の電源レールと出力端子との間に接続された第１のトランジスタと、
   前記出力端子と第２の電源レールとの間に接続された第２のトランジスタと、
   入力端子、及び第１、第２の出力端を持ち、前記入力端子に入力される信号と基準電圧との差を増幅するｇｍアンプと、
   第１、第２の制御端子及び第１、第２の被制御端子を持ち、前記第１の電源レールと前記ｇｍアンプの前記第１の出力端との間に縦積みに接続された第１、第２のカレントミラー回路と、
   第１、第２の制御端子及び第１、第２の被制御端子を持ち、前記第２の電源レールと前記ｇｍアンプの前記第２の出力端との間に縦積みに接続された第３、第４のカレントミラー回路とを具備し、
   前記第１のカレントミラー回路の前記第２の制御端子及び前記第２の被制御端子は、前記第１の電源レールに接続され、前記第１のカレントミラー回路の前記第１の制御端子と前記第２のカレントミラー回路の前記第２の制御端子が接続され、前記第２のカレントミラー回路の前記第１の制御端子と前記ｇｍアンプの前記第１の出力端とが接続され、
   前記第１のカレントミラー回路の前記第１の被制御端子、前記第２のカレントミラー回路の前記第２の被制御端子、及び前記第４のカレントミラー回路の前記第１の被制御端子が前記第１のトランジスタのゲートに接続され、
   前記第３のカレントミラー回路の前記第２の制御端子及び前記第２の被制御端子は、第２の電源レールに接続され、前記第３のカレントミラー回路の前記第１の制御端子と前記第４のカレントミラー回路の第２の制御端子が接続され、前記第４のカレントミラー回路の第１の制御端子と前記ｇｍアンプの前記第２の出力端とが接続され、
   前記第３のカレントミラー回路の前記第１の被制御端子、前記第４のカレントミラー回路の前記第２の被制御端子、及び前記第２のカレントミラー回路の前記第１の被制御端子が前記第２のトランジスタのゲートに接続されることを特徴とする出力回路。
2. 前記第１、第２、第３、第４のカレントミラー回路の各々は、前記第１、第２の制御端子に流れる電流が等しく、前記第１、第２の被制御端子に流れる電流が等しく、
   前記第２の制御端子と前記第２の被制御端子との間の電位差、及び前記第１の制御端子に流れる電流に応じて、前記第１の被制御端子に流れる電流が決定されることを特徴とする請求項１に記載の出力回路
3. 前記第１のカレントミラー回路と前記第１のトランジスタ、及び前記第３のカレントミラー回路と前記第２のトランジスタは全て、ＭＯＳトランジスタまたはバイポーラトランジスタのいずれか一方のトランジスタを使用していることを特徴とする請求項１また２に記載の出力回路。
4. 前記入力端子に与えられる交流信号がゼロである際に、前記第１のトランジスタと前記第２のトランジスタに一定のバイアス電流を流し、
   前記入力端子に与えられる交流信号が正の時には、前記第１のトランジスタに流す電流を増加させると共に、前記第２のトランジスタに流す電流を減少させ、
   前記入力端子に与えられる交流信号が負の時には、前記第１のトランジスタに流す電流を減少させると共に、前記第２のトランジスタに流す電流を増加させることを特徴とする請求項１乃至３のいずれかに記載の出力回路。
5. 前記第２のカレントミラー回路の前記第１の被制御端子に設けられた第１のカスコードトランジスタと、
   前記第４のカレントミラー回路の前記第１の被制御端子に設けられた第２のカスコードトランジスタと、
   をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の出力回路。

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