JP2011142402A - 出力回路 - Google Patents
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Abstract
【解決手段】電源レールV1と出力端子TOUTとの間に接続されたトランジスタMP1と、出力端子TOUTと電源レールV2との間に接続されたトランジスタMN1と、入力端子に入力される信号と基準電圧との差を増幅するgmアンプAP1と、第1、第2の制御端子及び第1、第2の被制御端子を持ち、電源レールV1とgmアンプAP1の第1の出力端との間に縦積みに接続されたカレントミラー回路CMP1,CMP2と、第1、第2の制御端子及び第1、第2の被制御端子を持ち、電源レールV2とgmアンプAP1の第2の出力端との間に縦積みに接続されたカレントミラー回路CMP1,CMP2とを備える。
【選択図】図3
Description
前記第3のカレントミラー回路の前記第1の被制御端子、前記第4のカレントミラー回路の前記第2の被制御端子、及び前記第2のカレントミラー回路の前記第1の被制御端子が前記第2のトランジスタのゲートに接続されることを特徴とする。
まず、本発明の原理構成について説明する。
本発明の第1実施形態の出力回路について説明する。図4は、第1実施形態の出力回路の詳細な構成を示す回路図である。
図4に示すように、gmアンプAP1は、入力端子TIN、基準電圧VREF、nチャネルMOSトランジスタMN31,MN32、pチャネルMOSトランジスタMP31,MP32、電流源I1で構成される。
次に、第1実施形態の出力回路の回路動作を説明する。各トランジスタの面積比は、図4に示したような設定であるとし、n=1と仮定する。
入力端子TINに交流(AC)信号が無い(入力をゼロとする)場合に、MOSトランジスタMN31とMOSトランジスタMP31間の電圧が基準電圧に等しくなるようなDCバイアスが入力端子TINに与えられているものとする。このDCバイアスは上記の要件を満たせば、電圧源でも電流源でも構わない。
入力端子TINに正方向の信号が与えられた場合、MOSトランジスタMN31,MP31の接続点は、基準電圧VREFよりも高くなる。よって、MOSトランジスタMN32の電流はI1よりも増加し、一方で、MOSトランジスタMP32の電流は減少する。
入力端子TINに更に大きな入力信号が与えられ、出力端子がクリップした場合の動作について説明する。
本発明の第2実施形態の出力回路について説明する。図6は、第2実施形態の出力回路の詳細な構成を示す回路図である。
第2実施形態は、第1実施形態において、gmアンプAP1、カレントミラー回路CMP2,CMN2を構成するMOSトランジスタを、バイポーラトランジスタで置き換えたものである。
本発明の第3実施形態の出力回路について説明する。図7は、第3実施形態の出力回路の詳細な構成を示す回路図である。
第1実施形態との違いは、MOSトランジスタMN31,MP31の接続点が入力端子である点である。さらに、MOSトランジスタMN32,MP32間には、中間電圧VINTが供給されている。
本発明の第4実施形態の出力回路について説明する。図8は、第4実施形態の出力回路の詳細な構成を示す回路図である。
第1実施形態との違いは、MOSトランジスタMP22にカスコード接続されたMOSトランジスタMP23と、MOSトランジスタMN22にカスコード接続されたMOSトランジスタMN23とが挿入された点である。
第1実施形態の出力回路を含むオペアンプの第1例を第5実施形態として示す。図9は、第5実施形態のオペアンプの詳細な構成を示す回路図である。
図9に示すように、MOSトランジスタMP41,MP42から構成された差動回路と、MOSトランジスタMN41,MN42から構成されたカレントミラー回路、及び電流源I2により一段目の増幅回路が構成される。さらに、MOSトランジスタMN43のソース接地回路により2段目の増幅回路が構成されている。その他の回路構成は、第1実施形態の出力回路と同様である。
第1実施形態の出力回路を含むオペアンプの第2例を第6実施形態として示す。図10は、第6実施形態のオペアンプの詳細な構成を示す回路図である。
図10に示すように、MOSトランジスタMN41,MN42から構成された差動回路と、MOSトランジスタMP41,MP42から構成されたカレントミラー回路、及び電流源I2により一段目の増幅回路が構成される。さらに、MOSトランジスタMP43のソース接地回路により2段目の増幅回路が構成されている。その他の回路構成は、第1実施形態の出力回路と同様である。
第1実施形態の出力回路を含むオペアンプの第3例を第7実施形態として示す。図11は、第7実施形態のオペアンプの詳細な構成を示す回路図である。
図11に示すように、pnpバイポーラトランジスタQP41,QP42から構成された差動回路と、npnバイポーラトランジスタQN41,QN42から構成されたカレントミラー回路、及び電流源I2により一段目の増幅回路が構成される。さらに、npnバイポーラトランジスタQN43のエミッタ接地回路により、2段目の増幅回路が構成されている。その他の回路構成は、第1実施形態の出力回路と同様である。
第1実施形態の出力回路を含むオペアンプの第4例を第8実施形態として示す。図12は、第8実施形態のオペアンプの詳細な構成を示す回路図である。
図12に示すように、MOSトランジスタMP41,MP42から構成された差動回路と、MOSトランジスタMP43,MP44のカレントミラー回路、MOSトランジスタMN43,MN44のカレントミラー回路、MOSトランジスタMN41,MN42のカレントミラー回路により、一段目の増幅回路が構成される。
Claims (5)
- 第1の電源レールと出力端子との間に接続された第1のトランジスタと、
前記出力端子と第2の電源レールとの間に接続された第2のトランジスタと、
入力端子、及び第1、第2の出力端を持ち、前記入力端子に入力される信号と基準電圧との差を増幅するgmアンプと、
第1、第2の制御端子及び第1、第2の被制御端子を持ち、前記第1の電源レールと前記gmアンプの前記第1の出力端との間に縦積みに接続された第1、第2のカレントミラー回路と、
第1、第2の制御端子及び第1、第2の被制御端子を持ち、前記第2の電源レールと前記gmアンプの前記第2の出力端との間に縦積みに接続された第3、第4のカレントミラー回路とを具備し、
前記第1のカレントミラー回路の前記第2の制御端子及び前記第2の被制御端子は、前記第1の電源レールに接続され、前記第1のカレントミラー回路の前記第1の制御端子と前記第2のカレントミラー回路の前記第2の制御端子が接続され、前記第2のカレントミラー回路の前記第1の制御端子と前記gmアンプの前記第1の出力端とが接続され、
前記第1のカレントミラー回路の前記第1の被制御端子、前記第2のカレントミラー回路の前記第2の被制御端子、及び前記第4のカレントミラー回路の前記第1の被制御端子が前記第1のトランジスタのゲートに接続され、
前記第3のカレントミラー回路の前記第2の制御端子及び前記第2の被制御端子は、第2の電源レールに接続され、前記第3のカレントミラー回路の前記第1の制御端子と前記第4のカレントミラー回路の第2の制御端子が接続され、前記第4のカレントミラー回路の第1の制御端子と前記gmアンプの前記第2の出力端とが接続され、
前記第3のカレントミラー回路の前記第1の被制御端子、前記第4のカレントミラー回路の前記第2の被制御端子、及び前記第2のカレントミラー回路の前記第1の被制御端子が前記第2のトランジスタのゲートに接続されることを特徴とする出力回路。 - 前記第1、第2、第3、第4のカレントミラー回路の各々は、前記第1、第2の制御端子に流れる電流が等しく、前記第1、第2の被制御端子に流れる電流が等しく、
前記第2の制御端子と前記第2の被制御端子との間の電位差、及び前記第1の制御端子に流れる電流に応じて、前記第1の被制御端子に流れる電流が決定されることを特徴とする請求項1に記載の出力回路 - 前記第1のカレントミラー回路と前記第1のトランジスタ、及び前記第3のカレントミラー回路と前記第2のトランジスタは全て、MOSトランジスタまたはバイポーラトランジスタのいずれか一方のトランジスタを使用していることを特徴とする請求項1また2に記載の出力回路。
- 前記入力端子に与えられる交流信号がゼロである際に、前記第1のトランジスタと前記第2のトランジスタに一定のバイアス電流を流し、
前記入力端子に与えられる交流信号が正の時には、前記第1のトランジスタに流す電流を増加させると共に、前記第2のトランジスタに流す電流を減少させ、
前記入力端子に与えられる交流信号が負の時には、前記第1のトランジスタに流す電流を減少させると共に、前記第2のトランジスタに流す電流を増加させることを特徴とする請求項1乃至3のいずれかに記載の出力回路。 - 前記第2のカレントミラー回路の前記第1の被制御端子に設けられた第1のカスコードトランジスタと、
前記第4のカレントミラー回路の前記第1の被制御端子に設けられた第2のカスコードトランジスタと、
をさらに具備することを特徴とする請求項1乃至4のいずれかに記載の出力回路。
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