TWI311798B - Spacer electrode small pin phase change ram and manufacturing method - Google Patents

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1311798 九、發明說明： 【聯合研究合約之當事人】 紐約國際商業機械公司、台灣旺宏國際股份有限公司 及德國英飛凌技術公司（Infineon Technologies A.G.)係為聯 合研究合約之當事人。 【相關申請案資料】 本案於2005年11月16曰申請美國暫時性專利申請， 該申請案之申請案號為60/737,293，發明名稱為’’SPACER ELECTRODE SMALL PIN PHASE CHANGE RAM AND MANUFACTURING METHOD”。 【發明所屬之技術領域】 本發明係有關於使用相轉換記憶材料之高密度記憶元 件，包括以硫屬化物為基礎之材料與其他可程式化電阻 料。本發明亦有關於用以製造上述元件之方法。 【先前技術】 ^相轉，2基礎之記憶材料係被 碟片包括有至少兩種固態相，包括如-大： =非晶，之固，相，以及-大體上為結晶態之固態相。 雷射脈衝係用於H寫光碟片+ ’以在 取此種材料於相轉換之後的光學性質。4 ^ Τ ^ 如硫屬化物及類似材料之此等相 由施加其幅度適用於積體電路中之U致使晶 特：係其電阻高於結晶態，此電阻 值可輕易測罝付到而用以作為指+ , ^ 。這種特性則引發使用 1311798 ;====非揮發性記憶體電路等興趣，此 曰二至結晶態一般係為一低電流步驟。從結 =t轉k至非晶態（以下指稱為重置（rese 古
Ϊ暫的高電流密度脈衝以融化或破^ ;相轉換材料會快速冷卻，抑制相轉換的 ί ί下：i f擔相轉換結構得以維持在非晶態。理想 ϋ ί轉換材料從結晶態轉變至非晶態之重置電 二巾田度應越低越好。欲降低重置所需的重置電流幅度，可 藉由減低在記憶體中的相轉換材料元件的尺寸、以^減少 電極與此相轉換材料之接觸面積而達成，因此可針對此相 轉換材料it件施加較小的絕對電流值而達成較高的電流密 度0 ,、此領域發展的一種方法係致力於在一積體電路結構上 形成微小孔洞，並使用微量可程式化之電阻材料填充這些 微小孔洞。致力於此等微小孔洞的專利包括：於1997年 11月11日公告之美國專利第5,687,112號，，Multibit Single
Cell Memory Element Having Tapered Contact”、發明人為
Ovshinky;於1998年8月4曰公告之美國專利第5,789,277 號”Method of Making Chalogenide [sic] Memory Device”、 發明人為Zahorik等；於2000年11月21日公告之美國專 利第 6，150,253 號” Controllable Ovonic Phase-Change
Semiconductor Memory Device and Methods of Fabricating the Same”、發明人為Doan等。 在以非常小的尺度製造這些裝置、以及欲滿足量產記 憶裝置時所需求的嚴格製程變數時，則會遭遇到問題。較 佳地係提供一種記憶細胞(memory cell)結構其包括有小尺 寸以及低重置電流，以及用以製造此等結構之方法其可滿 足量產記憶裝置時的嚴格製程變數規格。較佳地係提供一 1311798 - 種製程與結構，其係相容於同一積體電路之周邊電路的製 造程序。 、 【發明内容】 本發明係描述一種適用於量產積體電路中的相轉換隨 機存取記憶體(PCRAM)。在本文中所描述的技術，包括一 種記憶元件其包括具有一頂侧之第一電極、具有一頂侧之 第二電極、以及位於此第一電極與第二電極之間的絕緣 壁。此第一與第二電極包括侧壁結構（或稱侧壁子）於一 電極間絕緣壁之上，在本發明實施例中，此侧壁結構係為 ® —凹盤性電極構件的一部份。此凹盤型電極構件包括一接 點構件其具有一週緣、以及側壁結構從此接點構件接近週 緣處垂直延伸（「凹盤型」一詞並非將此描述中的側壁結構 的垂直尺寸限定於任何相對於接點構件之水平尺寸的相對 比例）。一薄膜可程式化電阻材料導橋係橫跨此絕緣壁’並 定義一電極間路徑於第一與第二電極之間、橫跨絕緣壁 處。絕緣壁在第一與第二電極之間、接近第一電極之頂侧 與第二電極之頂側處，具有一厚度。橫跨絕緣壁之電極間 路徑的路徑長度，係由絕緣壁的厚度所定義。對此相轉換 籲 記憶體而言，此導橋包括一記憶材料，此記憶材料具有至 少二固態相且係可逆地由通過此材料的電流或施加電壓於 第一與第二電極之間而可逆地誘發，此材料可舉例如以硫 屬化物為基礎的材料或其他相關材料。 記憶材料中受到可程式化電阻的活性區域可能非常微 小，並係由絕緣壁的厚度（X軸的路徑長度）、用以形成導 橋的薄膜厚度（y軸）、導橋中垂直於路徑長度的寬度（z 轴）、以及用以接觸至導橋之侧壁電極結構的寬度所定義。 在實施例中，侧壁電極結構的寬度、以及用以形成導橋之 薄膜記憶材料的厚度，係由薄膜厚度所定義，但並不受限 1311798 於用以形成此記憶細胞之微影製程。導橋的寬度、以及絕 緣壁的厚度，亦小於一最小特徵尺寸F，此特徵尺寸F係 為在圖案化本發明實施例之材料層時所使用的微影製程所 特有。在一實施例中，絕緣壁的厚度以及導橋的寬度，係 利用光阻修剪技術所定義，其中一遮罩圖案係用以定義一 微影光阻結構於此晶片上、其具有一最小特徵尺寸F，且 此光阻結構係利用等向性蝕刻進行修剪以達成小於F的特 徵尺寸。經修剪的光阻結構接著被用來轉移此較窄圖案至 記憶材料上的絕緣材料層。同時，亦可使用其他技術以在 積體電路中的材料上形成窄線。因此，具有簡單構造的相 轉換記憶細胞，可達成非常微小重置電流與低耗能的目 的，並且易於製造。 在本發明的實施例中，係提供一記憶細胞陣列。在此 陣列中，複數個電極構件以及位於電極構件間的絕緣壁， 在一積體電路上形成了一電極層。此電極層具有一上表 面，且在本發明某些實施例中此上表面是實質上平坦的。 橫跨電極間之絕緣壁的相對應的複數個薄膜導橋，在電極 層的上表面上形成了記憶元素。從電極層中之第一電極穿 越電極層上表面之一薄膜導橋而到達電極層之第二電極的 電流路徑，係由此陣列中的每一記憶細胞所建立。 在本發明中，位於積體電路上之電極層下的電路，可 利用習知用以形成邏輯電路與記憶陣列電路的技術而形 成，例如一互補金氧半導體(CMOS)技術。 同時，在本發明的一陣列實施例中，電極層上的電路 係包括了複數條位元線。在本發明所述的位元線位於電極 層上的實施例中，電極層中作用為記憶細胞之第一電極的 電極構件係被共用，使得單一電極構件作用為陣列中一行 内之二記憶細胞的第一電極。此外，在本發明一實施例中， 複數條位元線中的位元線，係沿著陣列中的行而排列，且 1311798 - 在相對應行中的二相鄰的記憶細胞係共用一接點結構，以 接觸此第一電極。 本發明亦揭露一種用以製造一記憶元件的方法。此方 ' 法包括形成一電極層於一基板上，此基板包括利用前段製 程所製造的電路。本方法中的電極層具有一上表面。此電 極層包括一第一凹盤型電極構件、以及一第二凹盤型構 件、以及介於每一待形成記憶細胞中的第一與第二凹盤型 構件之間的絕緣壁。位於第一與第二凹盤型電極構件以及 絕緣壁上的侧壁結構，係延伸至電極層的上表面，且絕緣 壁在上表面的侧壁結構之間具有一厚度，如同上述與相轉 * 換記憶細胞結構相關。本發明所述的一種方法，包括形成 一窄絕緣構件於基板上，其中窄絕緣構件的厚度係少於在 製造一前段製程所使用之微影製程的最小特徵尺寸。一如 氮化鈦的電極材料係利用順形方法沈積於基板上之窄絕緣 構件上。 或者，可使用二步驟製程，包括沈積一鎢填充或其他 適合材料，以填滿窄絕緣構件之間。利用一如以氟為基礎 的反應性離子蝕刻技術而回蝕刻此鎢填充，以露出窄絕緣 構件的側壁。接著，一薄膜順形層之電極材料（例如氮化 • 鈦）係形成於窄絕緣構件上。 所生成的結構係利用化學機械研磨或其他類似製程而 回蝕刻，以露出絕緣構件的頂面以及位於絕緣材料之侧壁 上的電極材料。電極材料向下延續至側壁、而進入基板上 介於絕緣構件之間的水平接點區域，以在絕緣構件的二邊 形成第一與第二電極。所生成的結構係以一填充材料而填 滿，例如二氧化硬或其他絕緣材料，並接著進行再平面化。 此方法亦包括形成一記憶材料導橋於電極層的上表面上、 橫跨每一待形成記憶細胞之絕緣構件。此導橋包括一薄膜 記憶材料、其具有一第一侧與一第二侧，並以第一侧接觸 1311798 - 至第一與第二電極。此導橋在第一與第二電極之間、橫跨 此絕緣構件處，定義了一電極間路徑，其路徑長度係由絕 緣構件的寬度所定義。在本方法的實施例中，在電極層上 ' 的存取結構，係藉由形成一圖案化導電層於導電層上、並 形成接點於第一電極與此圖案化導電層之間而製成。 在製造方法之一實施例中，電極層係由包含下列步驟 之製程所形成： 形成一介電層於一基板上； 蝕刻此介電層以形成窄絕緣構件； 形成一導電層於介電層之上，以形成侧壁導體結構； * 利用化學機械研磨或其他方法研磨此導電層，以定義 此電極層，其中此侧壁導體與絕緣構件係外露於上表面、 並作用為絕緣構件、第一電極、以及第二電極。 此窄絕緣構件的形成，可藉由使用微影製程而圖案化 一層電阻材料、以在介電層中定義溝槽，同時設置帶狀結 構以在溝槽之間定義窄壁。帶狀結構的寬度係經修剪，以 定義更窄的電阻材料條。更窄的電阻材料條接著被用作為 蝕刻遮罩，以形成絕緣構件。或者，可利用微影製程定義 此窄絕緣構件，以在介電層中定義溝槽，且具有位置可在 φ 溝槽間定義窄壁的帶狀結構，如上所述，接著進行一等向 性蝕刻。若使用二氧化矽絕緣構件，則等向性蝕刻可藉由 一濕式稀釋氫氟酸而完成，若使用氮化矽絕緣構件則使用 稀釋磷酸。 在此製造方法的一實施例中，此記憶材料導橋係係由 包含下列步驟之製程所形成： 形成一層記憶材料於電極層的上表面上； 形成一層電阻材料於記憶材料層上； 利用一微影製程圖案化此電阻材料層，以定義一圖塊其 對應至記憶元素的位置； 10 1311798 - 修剪此圖塊的寬度以定義一更窄、經修剪的電阻材料圖 塊於記憶材料層之上； 蝕刻記憶材料層中、未被此經修剪電阻材料所保護的部 分，以形成記憶材料導橋。 以下係詳細說明本發明之結構與方法。本發明内容說 明章節目的並非在於定義本發明。本發明係由申請專利範 圍所定義。舉凡本發明之實施例、特徵、目的及優點等將 可透過下列說明申請專利範圍及所附圖式獲得充分暸解。 【實施方式】 ® 關於薄膜相轉換記憶細胞、此等細胞的陣列、以及用 以製造此記憶細胞的方法，係參照第1-25圖而做詳細說明。 第1圖係繪示一記憶細胞10的基本結構，包括記憶材 料導橋11與其下的電極層，電極層包括第一電極12、第 二電極13、以及位於第一電極12與第二電極13之間的絕 緣壁14。第一與第二電極包括了薄膜側壁結構。絕緣填充 15，16係相鄰於此側壁結構，並提供了用以支撐導橋11的 平坦上表面。如圖所示，第一與第二電極12,13具有上表 面12a,13a。相似地，絕緣構件14也具有上表面14a。在此 φ 實施例中，在電極層中的該些結構的上表面12a,13a,14a， 係定義了電極層一實質上平坦的上表面。記憶材料導橋11 係位於電極層的平坦上表面之上，使得在第一電極與導橋 11之間、以及位於第二電極13與導橋11之間的接觸，係 由導橋11的底侧所達成。 在操作中，從第一電極12、穿過導橋11、而到達第二 電極13的電流路徑，係由此記憶細胞結構所形成。存取電 路可用利用多種不同組態接觸此第一電極12與第二電極 13，以控制記憶細胞的操作，使得其可以被程式化以一可 程式電阻值設定導橋而指定一資料數值。舉例而言，使用 11 1311798 一含硫屬化物之相轉換 —相對高的電阻態，装=枓，此記憶細胞可被設定至 份係為非晶態，或此橋在電流路徑中的至少-部 態，而在電流路徑中的°遵思^田^胞可被設定至一相對低的電阻 記憶細胞ίο中的H的^部或大部分係處於結晶態。 中、材料被誘發以在至/小，為—相轉換記憶細胞 Κί ’在所^結構中^°可以理 目轉換所需要的電流幅度 非常微小， ώ γ ( Θ、、、曰不了 s己憶細胞10的重要尺+ J L上x轴）係由絕緣壁通道的長 弟7電極12與第二電極13之=:通道介電質）介於
^藉^控制記憶細胞實施例中的絕緣此長度L ，化til,中，絕緣壁14的寬度可以利ΐ ΐ度而控 技術而界之，以形成一薄絕緣層其 ，-人微影圖 兀件之存取結構的製程的最小微影特尺^ ;用以製造 實施例中，具有小於5Q⑽的此，記 只施例中，通道長度係為40 nm或以下^長夜丄。其他 ，丨、相似地，電極厚度係少於l〇〇nm，並在某此 少於50 nm。在相轉換記憶細胞的較佳 二=實施例中 口…日"匕價议何寻而小於：mm，矾将疋應用的略 只要此厚度可令導橋執行其記憶元素的目的即$ 有至少二固態相、且可逆地由一電流或施加 a ’亦g| 王率、心> 與驾 度係為約20 nm或以下。相似地，在記^ ^ ’電極厚 導橋厚度Tb (y軸）可以非常微小。導&厚|、施例中的 使用—薄膜沈積技術而形成於第一電極12 Γ纟r&Tb砰藉由 及第二電極13的上表面上。因此，記憶細胞^、、髮14、以 橋厚度Tb係為50 nm以下。其他記憶細胞的^二例中，導 橋厚度係為20nm以下。在其他實施例中導橋严也例中，導 l〇nm以下。可以瞭解的是，導橋厚度Tb甚"^^ Tb係為 原子層沈積技術等而小於5nm ’視特定應用的略以利用如 只要此厚度可令導橋執行其記憶元素的目 :2泉而定， 12 1311798 電極之間的電壓所誘發。 如第2圖所示，導橋寬度w(z軸）亦非常微小。在較佳 實施例中)此導橋寬度係少於5〇 nm。在某些實施例 導橋寬度係為40nm以下。 相轉素可由一類較佳包括有以硫屬化物材料為基 礎的材料所構成。硫屬化物包括下列四元素之任一者 2)m)、石西（se)、以及碲（Te)，形成元素週期表 士第硫屬化物包括將—硫屬元素與—更為正 電性之兀素或自由基結合而得。硫屬合 屬化合物與其他物質如過渡金屬等結合。—硫^ 以及銀（g2:許多以相轉換為基礎之記憶材料已上被描 述於技術文j牛中，包括下列合金 : 钔/鍊/鍺銀/銦/録/碲、鍺/錫/錄/碎、鍺/録/石西 :錯，硫。在錄/錄/蹄合金家族中，可以嘗試大2圍d 成分。此成分：以下列特徵式表示：TeaCt:的合金 —位研究貝描述了昜古田认人人於4 100-U+W。 所包含之平均碲濃度#、i 5、…、、、，在沈積材料中 並在—般型態合金中的硫人旦r R1 低於6 0 %， ^ 48%^ 58；； ： 3〇。，5%，且其在材料中的平均範圍係從最低: 至40%。在此成分中所 也|的义辰f _係介於8〇/〇 比係為原子百分比，/^下的要二1為銻。上述百分 (〇vshlnky 〇 ^ ^ 1〇〇% ° 特殊合金包括心另的 13 1311798 (Noboru Yamada，’’Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording,,J SPIE v.3109, pp. 28-37(1997))更一般地，過渡金屬如鉻(Cr)、鐵(Fe)、 鎳（Ni)、鈮(Nb)、鈀(Pd)、鉑（Pt)、以及上述之混合物或合 金’可與鍺/銻/碲結合以形成一相轉換合金其包括有可程式 化的電阻性質。可使用的記憶材料的特殊範例，係如 Gvshinsky ‘112專利中攔1M3所述，其範例在此係列入參 考。
相’變化材料能在此細胞主動通道區域内依其位置順序 於^料為二般非晶狀態之第一結構狀態與為一般結晶固體 f態之，f結構狀態之間切換。這些材料至少為雙穩定 態二此詞^「非晶」係用以指稱一相對較無次序之結構， f車ί之二單晶更無次序性，而帶有可偵測之特徵如較之結 晶態更高之電阻值。此詞彙「結晶態」係用以指稱一相對 較有次序^結構，其較之非晶態更有次序，因此包括有可 偵!!彳的Ϊ徵例如比非晶態更低的電阻值。典型地，相轉換 材料可電t刀換至完全結晶態與完全非晶態之間所有可偵測 ，不同狀態。其他受到非晶態與結晶態之改變而影響之材 料，，包括’原子次序、自由電子密度、以及活化能。此 ^才料叮切換成為不同的固態、或可切換成為由兩種以上固 $所形成之混合物，提供從非晶 態至結晶態之間的灰階部 为。此材料中的電性質亦可能隨之改變。 相，換合金可藉由施加一電脈衝而從一種相態切換至 另一相恶。先前觀察指出，一較短、較大幅度的脈衝傾向 於，相轉換材料的相態改變成大體為非晶n。-較長、較 ^=度的脈衝傾向於將相轉換材料的相態改變成大體為結 1在較短、較大幅度脈衝中的能量夠大，因此足以破 壞構的鍵結，同時夠短因此可以防止原子再次排列 成結晶態。在沒有不適當實驗的情形下，可決定特別適用 14 1311798 ίϊί金的適當脈衝量變曲線。在本文的後續 部分’此相轉換材料細GST代稱，同時吾人亦需暸解， 亦可使用其他類型之相轉換材料。在本文中所描述之一種 適用於PCRAM中之材料，係為Ge2Sb2Te5。 可用於本發明其他實施例中之其他可程式化之記憶材 料包括，摻雜N2iGST、GexSby、或其他以不同結晶態轉 換來決疋電阻之物質；prxCayMn03、PrSrMn03、ZrOx、TiOx、 NiOx:WOx、經摻雜的SrTi〇3或其他利用電脈衝以改變x電 阻狀態的材料；或其他使用一電脈衝以改變電阻狀態之物
貝 ’ TCNQ(7,7,8,8-tetracyanoquinodimethaiie)、PCBM (methanofullerene 6,6-phenyl C61-butyric acid methyl ester)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、c,TCNQ、 以其他物質掺雜之TCNQ、或任何其他聚合物材料其包括 有以一電脈衝而控制之雙穩定或多穩定電阻態。 ，3圖係繪示一 PCRAM細胞的結構。此細胞係形成 於一半導體基板20上。例如淺溝槽絕緣介電質（STI)等的 絕緣結構，係隔離了成對的記憶細胞存取電晶體列。此存 晶體係在一 P型基板20之中’以一 n型終端26作用 共，源極區域、以及n型終端25,27作用為汲極終端。 矽字元線23,24係做為存取電晶體的閘極。介電填充 =係3於多晶料元線之上。此層係為圖案化的導電結 随’丨^共同源極線28其係接觸至源極區域26 ,並沿著 厂列而作用為共同源極線。栓塞結構29,30係分 栓塞結構有2=真较充層、共同:極線28、以及 35a35b°層31包括了電極構件32,33,34，其係由絕緣壁 鈦等之皮此分隔。電極構件33,34包括了一如氮化 鈦4之电極材料，其係適合接觸至導橋3Μ7，如下所=。 15 1311798 在本實施例中的電極構件，包括了凹盤型的薄膜結構，其 具有一底墊層以及側壁結構，藉由如沈積一順形電極材料 層於層間介電質中的溝槽之上、以一絕緣填充41而填入此 '被電極材料所覆蓋的溝槽中、並針對所生成結構進行回蝕 .刻，以露出絕緣壁35a,35b。電極32與34的底墊層係分別 接觸至栓塞29與30。栓塞38係延伸經過絕緣填充41而 到達電極33的底墊層。 一薄膜記憶材料導橋36 (例如GST)係位於電極層31 之上、其一侧橫跨絕緣壁35a而形成一第一記憶細胞，同 時一薄膜記憶材料導橋37 (例如GST)係位於電極層31 > 之上、其另一侧橫跨絕緣壁35b而形成一第二記憶細胞。 一介電填充層係位於薄膜導橋36,37之上。介電填充 層包括二氧化矽、聚亞醯胺、氮化矽、或其他介電填充材 料。在實施例中，此填充層包括一相當良好的熱與電絕緣 體，提供導橋良好的熱與電絕緣效果。導電栓塞38延伸通 過介電填充41而接觸至位於介電填充41之下的電極構件 33。包括有金屬或其他導電材料（包括在陣列結構中的位 元線）的圖案化導電層40，係位於介電填充層之上，並接 觸至栓塞38以建立對於對應至薄膜導橋36與37之記憶細 | 胞的存取。 在操作中，對應至導橋3 6的記憶細胞的存取，係藉由 施加一控制信號至字元線23而達成，字元線23係將共同 源極線28經由終端25、栓塞29、以及電極構件32而耦接 至在圖案化導電層40中的一位元線。相似地，對應至導橋 37的記憶細胞的存取，係藉由施加一控制信號至字元線24 而達成。 第4圖繪示了第3圖中結構的替代實施例。在第4圖 中，電極層31A係形成於一圖案化金屬層之上，例如此元 件上的第一圖案化金屬層。在第4圖中的標號係對應至第 16 1311798 .- 3圖中所標示者，而在此不贅述。不同的地方包括分別位 於電極32,33,34之上的金屬墊43,44,45。此金屬接點係藉 由在元件上形成一金屬化圖形、利用如含鎢或含鋁之標準 金屬並回蝕刻在記憶元件區域中的金屬化圖案以提供金屬 ·. 接點，其上形成有凹盤型電極32,33,34。栓塞23與30係 分別接觸至金屬墊43,45。栓塞38接觸至電極33，且可延 伸穿過電極33而到達接金屬墊44，允許在製造栓塞38時 的額外製程空間。 可以暸解的是，在第3與4圖的結構中可以使用多種 不同材料。其他類型的金屬化如鋁、氮化鈦、以及含鎢材 * 料等，亦可被使用。同時，亦可使用如經摻雜的多晶矽等 非金屬導電材料。在所述實施例中所使用的電極材料，較 佳係為氮化鈦或氮化组。或者，此電極可為氮化銘鈦或氣 化鋁鈕、或可包括一個以上選自下列群組中的元素：鈦 (Ti)、鎢（W)、鉬（Mo)、鋁（A1)、鈕(Ta)、銅（Cu)、鉑（Pt)、 銀（Ir)、_(La)、鎳（Ni)、以及舒（Ru)、以及由上述元素所 構成之合金。電極間絕緣壁35a,35b可為二氧化矽、氮氧 化矽、氮化矽、氧化鋁、或其他低介電常數之介電質。或 者，電極間絕緣層可包括一個以上選自下列群組之元素： 春 砍、鈦、銘、组、氮、氧、以及碳。 第5圖係繪示一記憶陣列的示意圖，其可參考第3與 4圖所做的描述而實施。因此，第5圖中的標號係對應至 第3與4圖中的標號。可以暸解的是，第5圖中所示的陣 列結構可利用其他細胞結構而實施。在第5圖的說明中， 共同源極線28、字元線23、與字元線24、係大致上平行 於Y軸。位元線48與42係大致上平行於X軸。因此，在 方塊49中的Y解碼器以及字元線驅動器，係耦接至字元 線23,24。在方塊46中的X解碼器以及一組感測放大器， 則係耦接至位元線48,42。共同源極線28係耦接至存取電 17 1311798 晶體50,51，52,53的源極级嫂 接至字元線23。存取電晶辦。存取電晶體％之閘極係耦 存取電晶體52之閘極係說 ^閘極係耦接至字元線24。 之閘極係耦接至字元線、24。字元線23。存取電晶體53 至電極構件32,以連接導榉子取電晶體5〇的汲極係耦接 構件34,。相似地，存取g a牌導橋35則接著耦接至電極 件33,以連接導橋35,，導^^體51,的汲極係耦接至電極構 34’。電極構件34,係耦接ι Ζ _35’則接著耦接至電極構件 極構件34,係與位元線48位7°線48。為了圖解方便，電 在其他實施例中，不同圮悟/不同位置。可以理解的是， 件。存取電晶體52與53°亦。於"^包導橋可使用不同的電極構 記憶細胞。圖中可見’ *同源極=It耦接至相對應的 共用，其中的列係沿著Y輛2 8係由二列記憶細胞所 係被陣列中一行的二記憶細胞所i用相㈣，電極構件3 4， 是沿著X軸排列。 、用，而在陣列中的行則 第ό圖係為根據本發— 塊圖。積體電路75包括一的積體電路的簡化方 轉換記憶細胞而建立於—半° =，6G，其係利用薄膜相 耦接至複數條字元線62 解碼器61係 排^ -行解碼器63係接;者二=歹“〇中的各列而 元線係沿著記憶陣列60 複數條位凡線64,這些位 60中的多閘極記憶細胞讀取並並用以從陣列 f 65提供至行解碼器63以及1址係從匯流 中的感測放大器以及資料讀 馬^ 61。在方塊66之 流排67 *麵接至行解碼器Μ。a: ^路，係經由資料匯 上的輸入/輸出埠、或從積 貝$係仉積體電路基板7< 料來源，，經由資料輸入線路7電 之其古他内部或外部資 入，在所述實施例 而=方=鬼66之資料輪 如泛用目的處理器或特定目：用電 4u薄膜相轉換 18 1311798 記憶細胞陣列所支持而可提供糸統單晶片（system on a chip) 功能之整合模組。資料從方塊66中的感測放大器經由資料 輸出線路72，而傳送至積體電路75之輪入/輸出埠，或傳 送至積體電路75内部或外部之其他資料目的。
在本實施例中使用偏壓安排狀態機制69之一控制 器，係控制偏壓安排供給電壓68之應用，例如讀取、&式 化、抹除、抹除確認與程式化確認電壓等。此控制器 用習知之特定目的邏輯電路。在替代實施例中，此^制哭 包括一泛用目的處理器，其可應用於同一積體電路^ 積體電路係執行一電腦程式而控制此元件之操作。在又— 實施例中’此控制器係使用了特定目的邏輯電路以及―: 用目的處理器之組合。 / 第7圖繪不一在前段製程之後的結構，形 式金氧半導體(CMOS)元件在緣示的實施例中，並對二^: 5圖所示陣列中的字元線、源極線、以及存 曰=， 第7圖中，源極線1〇6係覆蓋半導體 ；以 Η)3,其中摻雜區域⑻係對應至圖中左 一存⑵ 體、以及圖中右侧之第二存取電晶體的 仔t =曰曰 段，源極線10ό係延伸至結構99的上砉而、、鳊在此階 1〇4係對應至此第-存取電!體=面二;摻=域 氧化物層115之上並用作為此第一存取電晶間極 介電層_係位於此多晶石夕107以及石夕化物覆蓋，=二 f。在此實施例中，一蝕刻停止材料層u 日 之 係形成於介電層109之上。在此# ^化矽4， 此層114的厚度可為約50 _二‘塞11〇 ::施例中， 摻雜區域HH，並提供一 土 係接觸至此經 以後述方式連接至·;4，至此結構"之表面，而 汲極係由-經摻雜區域105 u取電晶體之 匕括有一多晶矽線 19 1311798 .- 111、以及一矽化物覆蓋層（未標示）之一字元線係作為此 第二存取電晶體之閘極。一栓塞112係接觸至經摻雜區域 105並提供一導電路徑至結構99之上表面，而以後述之方 ' 式連接至一記憶細胞電極。隔離溝係將此聯結至栓塞Π0 ' 與112之雙電晶體結構、與相鄰之雙電晶體結構分隔開 來。在第7圖中的結構99提供了用以形成記憶細胞元件的 基板，包括第一與第二電極、以及記憶材料導橋，如下所 詳述。 第8圖繪示製造一記憶元件的製程的下一階段，其顯 示在部分回蝕刻源極線106以形成回蝕刻源極線117的結 * 構。在本實施例中，源極線106包括一鎢結構，其係利用 用以形成鎢栓塞110,112之同一沈積步驟而形成。此鎢結 構係被部分回蝕刻以形成源極線117,藉由使用一微影遮 罩而使栓塞110,112不受到蝕刻製程的破壞，接著蝕刻源 極線106、再接著以材料層114的材料（例如氮化石夕）再 次填充經過回蝕刻區域。所生成的結構係接著經過如化學 機械研磨或其他技術的回蝕刻，而形成一絕緣結構118其 防止短路發生在源極線117與其上的結構之間。在此步驟 時，栓塞110的上表面110A、以及栓塞112的上表面112A φ 係外露於結構99的表面上。在一替代實施例中，源極線的 製造可以與用以製造鎢栓塞110,112的製程步驟不同，並 包括在沈積介電層109之前所形成的金屬線，此金屬線則 被介電層109完全包覆，並且並不外露於結構99的表面。 在又一實施例中，此源極線可利用一佈植區域而實施於基 板中，使得源極區域103具有一延伸至一電壓源或習知之 解碼電路的連續線。 第9A與9B圖係繪示此製程的下一步驟，其中一絕緣 層120係利用二氧化矽或其他類似材料沈積於結構99的表 面上而形成。在此實施例中，此層120包括二氧化石夕，其 20 1311798 厚度為約250 nm。當形成層120之後，一餘刻遮罩121係 利用光阻或其他材料而形成，且其圖案係如第9A圖所示。 遮罩121的圖案定義了開口 122,123,124其分別對應至在層 120中將被钱刻的溝槽區域。第9B圖緣示了遮罩 125，126，127，128的剖面圖特徵，界定待蚀刻溝槽的侧^位 置。 第10A與10B圖繪示了此製程的下一步驟，其中遮罩 121係經修剪而形成一經修剪遮罩131。遮罩131 ^圖案定 義了開口 122’，123’，124’，其分別對應至在層12〇中將被 蝕刻的溝槽區域。遮罩121可利用一電漿修剪技術（以氧 原子電聚為基礎）而使得至少遮罩特徵126，127,得小於用 以定義遮罩m的最小微影特徵尺寸，並且可1 或以下，而在此實施例中則為約3〇 nm。遮罩特徵 125’，126’，127’，128’的寬度可以調整至符合特殊應用、以及 用以製造此微影遮罩之製造技術的需求。
第11圖繪示此製程的下一步驟，其中顯示利用遮罩 131而在絕緣層120中蝕刻溝槽丨32，133,134後的結果。遮 罩特徵 125’，126’，127’,128’定義了絕緣壁14〇，141,142，143 =位置，這些絕緣壁則是絕緣層120蝕刻後所留下的部 71絕緣壁141具有侧壁135於其左側，以及侧壁ΐ3ό於 右側。相似的，絕緣壁142具有側壁137於其左側，以 f侧壁138於其右侧。層12〇的蝕刻暴露了栓塞11〇的上 ，110Λ、以及栓塞112的上表面U2A。層12〇的蝕刻 係停止於氮化矽層114的上表面。 或者，窄絕緣構件可以藉由使用第t與犯圖中所定 罩而定義（此遮罩係用以在介電層中定義溝槽），並 狀結構其位置係在溝渠之間界定窄壁。絕緣壁的厚 著利用一等向性蝕刻而修剪。對於二氧化矽絕緣構件 而吕，等向性蝕刻可利用一在稀釋氫氟酸之中的濕式蝕刻 21 1311798 在稀ί磷:匕矽絕ί構件而言，等向性蝕刻可利用-1文之中的濕式餘刻而進行。 料薄膜tff 不了此製程的下一步驟，顯示沈積一電極材 電極材料勺」氣化物層中的溝渠上。在代表實施例中，此 使用的電5材ΐίΐ相沈積而沈積的氮化鈦。其他可 或其他；=5括氮化鈕、氮化鎮、氮化铭钽、銅、銘、 的枯料。/·/、良好接觸至記憶細胞中之可程式化電阻材料 ρ良' 在例不實施例的材料，在絕緣壁141,142上的厚
^ 二二 2〇nm，而在絕緣壁 141,142 的側壁 135，136，137，138 I· λα二厚度則約為2〇 nm，且在栓塞丨10，112以及層141之 上的厚度約為50 nm。 +接第I3-15圖繪示了用以沈積電極材料的另一程序。在 =替代程序的第一步驟中，如第13圖所示，一如鎢等接觸 么料，係利用電鍍或其他方式沈積而填充溝槽，包括位於 絕緣層中之絕緣壁14〇，141,142,143之間的區域。此材料係 利用化學機械研磨等方法進行回餘刻，以平坦化此結構， 並外露絕緣壁140,141,142,143的上表面。因此，接觸體 151，152，153係形成於溝槽之中。接觸體151與153係接觸 至栓塞11〇，112。接觸體152係由層114而與源極線隔離。 第14圖係繪示在形成電極之替代製程中的下一步 驟’其中接觸體151，152,153係被回蝕刻而使得其厚度係少 於溝槽的深度，生成接觸塊151，,152，，153,於絕緣壁141,142 兩側之溝槽的底部。對一鎢接觸體而言，上述的濕式蝕刻 可用在此回蝕刻步驟中。接著，如第15圖所示，一電極材 料層154如氮化鈦等，係利用化學氣相沈積或物理氣相沈 積而沈積於接觸塊151，,152，，153,以及絕緣壁141,142之 上。自此之後，此製造程序可以從第15圖或第12圖的結 構繼續。在此實施例中，此製程係接續在第12圖的結構之 後。 22 1311798 如第16圖所示，第12圖的結構係包括被一填充層ι6〇 所覆蓋的電極材料層150。（同一填充層亦可施加至第15 圖的結構）在例示實施例中的填充層160係為二氧化石夕， 其係填充至約3 0 0 nm的尚度，而高於在絕緣壁141,142之 上的電極層150的頂端。在此步驟的填充層ι6〇較佳地係 具有一相對平坦的上表面161，以支持後續的研磨與平坦 化步驟。其他可使用的填充材料包括氮化矽等。 第17A與17B圖係繪示此製程的下一步驟，顯示在化 學機械研磨或其他研磨或回银刻技術之後的結果，其往回 修剪第16圖中的結構以移除在絕緣壁i4i，142之上的電極 材料，並形成絕緣壁141，,142,，其具有外露的上^面 141 A，142A。在第16圖所示之結構上所進行的研磨技術， 可移除約400 nm的材料，其足以移除在電極材料頂端之上 的300 nm厚度’並可移除在絕緣壁之上的6〇nm的電極 料，還留有足夠的製程空間。如第17圖所示，所生成結 的上表面’具有溝槽中之側壁結構頂面之電極材料的 上表面 162B,163A，163B,164A，以及絕緣壁 141,142 的^ 上表面141A,142A。此製程產生了凹盤型電極 = 162，163，164，其中則填充了絕緣填充物。此凹盤〗恭 ^ 162,163,164 Φ ϋ凹盤型電極構件162，163，164亦包括塊狀構件复Ρ = 側壁結構的高度，且大致呈直角地從㈣結 此ΐ狀構件係用以電連接至在下層結構 110，H2，並連接至用以連接上層金屬的〕裎基 構係外露於此結構的表面，包括電極構件] :極表面162Β、電極構件163的電極表 162的 件163的電極表面163 Β、以及電極構养 、電極構 l64A。電極表面162Β係位於絕緣 、電極表面 的頂面。電極表…係位於绝緣壁 23 1311798 2m面電極表面刪係位於絕緣壁i42’左側《側壁 頂面電=祕係位於絕緣壁142,右，之側 此實施例中’絕緣壁141，的上表面難 ”上表面162Β與163Α位於同一表面。相似祕， ^此實施例巾，絕緣壁142，的上表面14 表面⑹B與164八位於同一表面。 宁貝貝上與上 GST Ϊ iff f f 了在此製程中的下一步驟’顯示了洗積- 可程式化電阻材料、接著沈積-低：沈 =化㈣171或其絲護崎 GS ^德 潔步驟之後進;他例預清 應用的需求。“：、、較ίί ^厚度可被調整至適合特定 越能接近實務上將用以Τ層170的厚度係％薄而 到最小的目: 改㈣料之相態所需之重置電流降 杏與19Β圖繪示此製程的下-步驟，1中包括有 f二:i微影遮罩係形成定義圖塊 構C極構件163的表面i63A。圖塊174延伸^過 使用的微^製程ms。光阻圖塊i73,174係根據所 m，m之窄越好。舉例而言，圖塊 其中一製程^ =製程的最小賊尺寸F ’ 微乎、οΐ4=ϊ特徵尺寸可為當前遮罩微影製程的0.2 影製程的壤以二:：的數量級中。顯然，隨著微 進一步縮衣私的貝施例可以修改而將最小特徵尺寸 24 1311798 第20A與20B圖繪示了此製程的下一步驟，其中遮罩 圖塊173,174係經修剪，以形成經修剪遮罩Π3，，174,。對 於圖塊173,174係使用光阻的實施例而言，經修剪圖塊 173，，174,可藉由針對光阻材料進行以氧化物為基礎之電聚 蝕刻而形成，將經修剪圖塊Π3’,174’的寬度修剪至小於^ 以形成圖塊173，174之微影製程的最小特徵尺寸。在本實 施例中，經修剪圖塊173，，174,的寬度係為約4〇nm。 貝 第21A與：21B圖係緣示此製程的下一步驟，其中更窄 的光阻遮罩173’，174’係用做為一餘刻遮罩，且保護材料與 記憶材料薄膜層171，170係經過蝕刻，而微影定義 料導橋_81，其分別具有保護蓋18〇與'== 不，導橋179與181係橫跨絕緣壁141，與142,、以及電極 構件上之侧壁結構的表面。在制包括Gs 礎的記憶材料的製程實施例中，係利用如一含 工 / 々、 11 111 J 一 > 活性區域則係在程式X迈活性區域越小越好的記憶 第22圖綸元,μ-如過程中發生相轉換的區域。 元素 橋Π9與181，其寬刻°在^實施例中所示的導 4。nm數量級之中，於如經修到遮$ 173,與Π4,的 並由層170的厚度所2度係落於20 _的數量級之中、 接觸區域，係位於電=義，而由側壁結構之寬度所定義的 為約20 nm。較佳地，^吉構之間，其寬度在本實施例中亦 甚至少於40 nm，以掣橋的寬度係少於50 ηιη，且更佳地 第；22圖繪示此製未τ貧玍和将谀的區域。 185以形成一層間介王，下一步雜，其中係施加絕緣填充 化金屬層所需要的基】質’並提供在後續步驟中形成圖案 的二氧化矽或其他含^。此絕緣填充185可包括一層以上 術而沈積。 k的介電材料’並利用習知的沈積技 第23A與23B _给— 層窗186係利用習知^不了此製程的下一步驟，其中一介 的層間蝕刻技術而經圖案化並形成於 1311798 介，填充之中一，並向下延伸至電極構件163的塾結 ^弟24圖所tf的下-步驟中’此介層窗係以如 塞;術而填滿。所生成的結構包 穿透凹盤型電極構件163内的絕緣埴充中 的填充層185,並接觸至電極構件163的墊結構。"充中 第25圖繪示圖案化金屬層的形成， fss18； 士L ，其組態係相同於第3圖所示的 ϊί以中’係使用一銅合金波紋金屬化 j场成圖案化導電層’沈積氟砍破璃（FSG)於外霖 ίt 著形成一理想的光阻圖案。進行蝕刻以移‘ ^卜路，巧璃，且接著襯墊與種子層係沈積於此圖案 鋁-銅製私，或其他習知的金屬化製程。 雖然本發明係、已參照較佳實施例來加以描述，將為五 ，本發明創作並未受限於其詳細描述：ί : ίΪΪΐί ί改樣式係已於先前描述中所建議，並且其他 2方式及修改樣式將為熟習此項技藝之人士所思及。 另，根據本發明之結構與方法，所有具有實質上相同於 構件結合而達成與本發明實質上相同結果者皆不 =本^之精神料。因此，所有此特換方式及修改 洛在本發明於隨附中請專利範圍及其均等物所 ㈣之中。任何在前文中提及之專利申請案以及印 刷文本，均係列為本案之參考。 圖式簡單說明】 素 第1圖係繪示一實施例中之薄膜導橋相轉換記憶元 26 1311798 第2圖係繪示第1圖中之薄膜導橋相轉換記情元 尺寸。 、〜 第3圖係繪示在一電極層下之一對相轉換記憶元素及 其存取電路、以及在電極層上之位元線的結構。 第4圖係繪示在一電極層下之一對相轉換記憶元素及 ，、存取電路、以及在電極層上之位元線的替代結構。 ，5圖係繪示包括有相轉換記憶元素之記g陣列。 第6圖係繪不包括有一薄膜相轉換記 路之積體電路的方塊圖。 平幻〃…、他電 ❹係緣示一基板之剖面圖，其包括藉由前段f程 所形成的存取電路，在用以製造一以第 j 的相轉換記憶元件的製程中所製成。 構為基礎 極層形^基板^供第3圖中之結構的電 第9Α與9Β圖係繪示此製裎的 — 圖’ ίτ〇:ί化層的沈積與-微影遮“形成。局與剖面 程的下一步驟，包括«如第 第u圖係綠示根據沈積」j電極 t果結構上的剖面圖。 ；；第11圖之钱刻 苐13圖係綠示用 結果結構上的替代第11圖之钱刻 第14圖係給矛H、,五弟、v驟的剖面圖。 結果結構上的替代事^成:電極材料於第11圖之姓刻 第!5圖係繪 步驟的剖面圖。 結果結構上的替代製开^成一電_極材料於第U圖之儀刻 仟衣釭中的下一步驟的剖面 27 1311798 圖，接續在第12圖所示的結構之後。 第17A與17B圖係繪示第16圖中的結構經過回蝕刻 後的下一步驟的剖面圖。
'' 第18圖係繪示此製程的下一步驟中，在第17A與17B 圖所示的結構之上形成一記憶材料層的剖面圖。 第19A與19B圖係繪示用以圖案化第18圖之記憶材 料層的遮罩的佈局與剖面圖，其係用以將記憶材料導橋設 置於電極材料層上。 第20A與20B圖係繪示用以圖案化第18圖之記憶材 料層的經修剪遮罩的佈局與剖面圖，以定義具有次微影尺 寸的記憶材料導橋於電極層上。 第21A與21B係繪示利用經修剪遮罩而針對第18圖 的記憶材料層進行银刻所獲得的記憶材料導橋的佈局與剖 面圖。 第22圖係繪示在第21A與21B圖中的結構中形成填 充後的剖面圖。 第23A與23B圖係繪示用以在第22圖的填充層中形 成一介層窗的佈局與剖面圖。 第24圖係繪示在第23B圖的介層窗中填入一導電材料 • 後的製程步驟。 第25圖係繪示在第24圖的結構之上形成一圖案化導 電層結構的製程步驟。 28 1311798
【主要元件符號說明】 10 記憶細胞 11 記憶材料導橋 12 第一電極 12a,13a,14a 上表面 13 第二電極 14 絕緣壁 15,16 絕緣填充 20 半導體基板 23,24 多晶碎字元線 25,27 汲極 26 共同源極 28 共同源極線 29,30 检塞結構 31, 31A 電極層 32,33,34 電極構件 32，，33，,34， 電極構件 35,35， 導橋 35a,35b 絕緣壁 36,37 薄膜導橋 38 導電栓塞 40 導電層 41 介電填充 48,42 位元線 43,44,45 金屬塾 46 X解碼器以及感測放大器 49 Y解碼器以及字元線驅動器 50 〜53 存取電晶體 60 記憶陣列 29 1311798
61 列解碼器 62 字元線 63 行解碼器 64 位元線 65,67 匯流排 66 感測放大器以及貧料Ί買入 68 偏壓安排供給電壓 69 偏壓安排狀態機制 71 賁料輸入線路 72 資料輸出線路 74 其他電路 75 積體電路 99 結構 103 摻雜區域 104,105 没極 106 源極線 107,111 多晶矽 108 石夕化物覆蓋層 109 介電層 110,112 栓塞 110A,112A 栓塞之上表面 114 触刻停止材料層 115 閘極氧化物層 117 回钱刻源極線 118 絕緣結構 120 絕緣層 121 遮罩 122〜124 開口 122,〜124’ 開口 30 1311798
125-128 遮罩 125,〜128’ 遮罩特徵 131 遮罩 132〜134 溝槽 135〜138 側壁 140〜143 絕緣壁 141，，142， 絕緣壁 141A，142A 上表面 150 薄膜 151-153 接觸體 151，〜153’ 接觸塊 154 電極材料層 160 填充層 161 上表面 162-164 凹盤型電極構件 162B,163A,163B,164A 上表面 170 GST層 171 氮化矽層 173,174 圖塊 173，,174’ 遮罩 179,181 記憶材料導橋 180,182 保護蓋 185 絕緣填充 186 介層窗 187 栓塞 188 位元線 31

Claims (1)

1311798 十、申請專利範圍 I 一種記憶元件，包括： 壁：構第:有凹盤，，其具有一第一侧壁結構 2、，、σ構具有一頂侧、且於該頂侧處具有一寬产 —第二凹盤型電極，其具有一第二側 = 壁結構具有一頂側、且於該頂側處具有：寬 一絕緣壁，其係位於該第一侧壁結構盥該第 之間，該絕緣壁於該第一與第二側壁結;冓^ - 一側壁結槿之了首柄丨命扶结__ /a., Α, ^ 度 該第一側 該第二側 側壁結構 接近該第 側壁結構之頂侧W二“結二之:處;= :定ί?ΞΓ第一與第二側壁結構之該頂側於該第I 絕緣辟产電路徑於該第—與第二側壁結構之間橫跨智 以:絕緣壁之- w且邊見度係少於50奈米。 守 型ϋνΐ專利範圍第1項所述之元件，其中該第一凹盤 32 1311798 5第0奈凹卡盤其寬度為約50奈米以下，且並”第， 乐一 盤型電栖於 Γ 且具肀邊第一與 該導橋、且料^少“ 度係足以提供電接觸至 厚】.二元件，其中該絕緣壁之 約2〇奈米以下、2-择乂6亥導橋包括一薄膜其厚度係為 A卜、其見度係為約20奈米以下。 巧 - ί膜如其申。項所述之元件，其中該導橋包括 下。 X為为丨〇奈米以下、且其寬度為約40奈米以 二:dt%範圍第1項所述之元件’其中該第-與第 係具有單—材料層包含，該單-層 底側，該底側接j包括-頂側與-第-側為該底:亥早一層之峨平坦上表面，且該 具範圍第1項所述之元件，其中該記憶材料 口 t、相，其可由一電流而可逆地誘發。 且ί Λ中請，範圍·1項所述之元件’其中該記憶材料 /、名夕—固態相，其可由〆施加至該第一盥第-雷搞門 之電壓而可逆地誘發。 ，、弟一电極間 抓i0^如申請專利範圍第1項所述之元件，其中該記憶材 料係包括一大致非晶態與一大致結晶態。 11.如申請專利範圍第i項所述之元件，其中該絕緣壁 33 1311798 係包括氮化矽。 12. 如申請專利範圍第1項所述之元件，其中該絕緣壁 " 之厚度係少於一用以形成該元件之微影製程之最小微影特 _， 徵尺寸。 13. 如申請專利範圍第1項所述之元件，其中該導橋於 該第一與第二側之間的一厚度係小於一用以形成該元件之 一微影製程之最小微影特徵尺寸。 * 14.如申請專利範圍第1項所述之元件，其中該第一與 第二側壁結構於該頂侧處之寬度，係少於一用以形成該元 件之一微影製程之最小微影特徵尺寸。 15. 如申請專利範圍第1項所述之元件，其中該導橋係 包括一合金，其包括一由錯、銻、碌所形成之組合物。 16. 如申請專利範圍第1項所述之元件，其中該導橋包 括一合金，其包括由下列群組中之至少二個材料所形成之 • 組合物：鍺(Ge)、銻（Sb)、碲(Te)、銦(In)、鈦(Ti)、鎵(Ga)、 祕(Bi)、錫（Sn)、銅（Cu)、鈀(Pd)、鉛（Pb)、銀(Ag)、硫（S)、 以及金(Au)。 17. 如申請專利範圍第1項所述之元件，其中該第一與 第二電極包括一元素選自一群組包括：鈦(Ti)、鎢（W)、鉬 (Mo)、鋁(A1)、钽(Ta)、銅（Cu)、鉑（Pt)、銥(Ir)、鑭(La)、 鎳（Ni)、以及釘（Ru)、以及由上述元素所構成之合金。 18. 如申請專利範圍第1項所述之元件，其中該第一與 34 1311798 ,· 第二電極係包括鈦與氮。 19. 如申請專利範圍第1項所述之元件，其中該第一與 ' 第二電極係包括钽與氮。 20. —種用以製造一記憶元件之方法，包括： 形成一電極層其具有一上表面，該電極層包括一第一凹 盤型電極與一第二凹盤型電極、以及一窄絕緣壁其係位於 該第一與第二凹盤型電極之間，其中該第一與第二凹盤型 電極具有各自之第一與第二側壁結構，且該窄絕緣壁與相 _ 對應之第一與第二側壁結構係延伸至該電極層之上表面， 且該窄絕緣壁於該上表面之該第一與第二侧壁結構之間具 有一寬度； 形成一記憶材料導橋於該電極層之該上表面之上並橫 跨該窄絕緣壁，該導橋包括一記憶材料其具有一第一侧與 一第二側、並以該第一側接觸至該第一與第二侧壁結構， 該導橋係定義一電極間路徑於該第一與第二侧壁結構之間 橫跨該窄絕緣壁處、且其路徑長度係由該窄絕緣壁之該寬 度所定義，其中該記憶材料包括一可程式化電阻材料，其 • 中該電極層係由一製程所製成，該製程包括： 形成一介電層於一基板上； 蝕刻該介電層以形成該窄絕緣壁； 形成一導電層於該介電層之上；以及 沈積'填充材料於該導電層之上並研磨該填充材料 與該導電層、以定義該電極層之一上表面並形成多對凹盤 型電極構件其包括有鄰接至該窄絕緣壁之相對應侧邊之侧 壁導體結構，其中裸露於該上表面之該侧壁導體結構與該 窄絕緣壁配對係分別作用為該第一電極、該第二電極、以 及該窄絕緣壁。 35 1311798 21.如申請專利範圍第2〇 盤型電極與該第二凹盤型電極分;η’其中該第-凹 電接，對應之該第一與第構=:牛’其係 之一厚度係少於相對應之該第—』二、.，°構，且该接點構件 緣壁所開始延伸之高度、。μ 〇弟一側壁結構從該窄絕 22. 如申請專利範圍第2〇 間；接著修剪該圖塊之寬 罩該更窄光阻材料圖塊做為-刻S 23. 如申清專利範圍第項所述之方並办 壁之形成，係利用一微影製程而圖案 ^且以=、、' 緣 窄^義溝枱，並具有材料塊其位置係用以定義★亥 該些溝槽之間；利用該圖案化光阻材料 / μ ;丨電層，以及非等向性地蝕刻該窄絕緣壁。曰 24_如申請專利範圍第2〇項所述之方法，1 ίί侧壁、ΐ構於該頂侧處之該寬度錢以提供電“ ¥橋’且其寬度係少於約5〇奈米。 / 辟ϋίίΐί利範Ιΐ_20項所述之方法’其中該窄絕緣 土之邊見度係為約50奈米以下，且該導橋係包括一 厚度為約50奈米以下、其寬度為約5〇奈米以下，且其/中 該第一與第二電極於該頂側處之寬度係足以提供電接^蜀至 該導橋、且該寬度係少於約50奈米。 36 1311798 26. 如申請專利範圍第20項所述之方法，其中該窄絕緣 壁之該厚度係為約40奈米以下，且該導橋包括一薄膜其厚 度係為約20奈米以下、其寬度係為約50奈米以下。 27. 如申請專利範圍第20項所述之方法，其中該導橋包 括一薄膜其厚度係為約20奈米以下、其寬度係為約20奈 米以下。 I 28. —種用以製造一記憶元件之方法，包括： 形成一電路於一基板内，該基板具有一上表面，該電路 包括一接點陣列於該基板之該上表面上； 形成一電極層於該基板上，包括形成一絕緣材料層於該 基板之該上表面上，定義複數個溝槽其具有一深度於該絕 緣材料層内，該些溝槽之圖案係包括成對之溝槽、並由對 應之絕緣材料壁所分隔，該絕緣材料壁具有一厚度，且其 中在每一該成對溝槽之至少一溝槽係露出一接點於該接點 陣列中，沈積一順形電極材料層於該些複數個溝槽之上、 該順形電極材料層之厚度係少於該些溝槽之該深度以形成 • 被電極材料所覆蓋之溝槽，以一絕緣材料填充該被電極材 料所覆蓋之溝槽以形成一填充結構，以及回蝕刻該填充結 構以露出該絕緣材料壁以及位於該絕緣材料壁上之該電極 材料、並形成該電極層之一上表面，其中位於該絕緣材料 壁兩侧之該電極材料係定義了一凹盤型電極對之陣列、其 包括了相對應之第一與第二凹盤型電極； 形成一記憶材料導橋陣列於該電極層之該上表面上，該 導橋陣列包括供給該電極對陣列中之每一電極對之導橋， 接觸位於該第一與第二凹盤型電極之相對應第一與第二侧 壁結構、並延伸橫越相對應之該絕緣材料壁，該導橋包括 37 1311798 記憶材料薄膜其具有-第一側與一第二側、 應之第一與第二侧壁結構於該第一側，誃，4相對 路徑於該第-與第二·結構該極間 處，且該路徑之長度係由該絕緣材料壁之該料壁 其中該吕己憶材料包括-可程式化電阻材料，·以^疋義， 形成—圖案化之導電層於該導橋之上，祓 J點於該電極對陣列之該第一電極與該圖案化導;= 29.如申請專利範圍第烈項所述之方法，i 二凹盤狀電極分別包括—接點構件H 結構’且該接點構件Ϊ 料壁所開始延伸之^度4 側壁結構從該絕緣材 括叙广ί請專利範圍第28項所述之方法，其中該雷敗七 字元件，該些隔離元件係由該複數S 位元線。 所控制，且該圖案化導電層係包括複數個 “UCi28項所述之方法，其中位於該凹 件，包括ΐ ΐ兩電極對係構成安排在一列之導電構 -第2盤】ΐ:電構，於該電極對中之第-者作用為 同時作用Α 土 弟一ν電構件於該凹盤型電極對中 第：凹盤型電極，以及-第三導電構二 弟一者作用為一第二凹盤型電極。 3 2 料包括^請專利範圍第2 8項所述之方法，其中該記憶材 韦鍺、銻、碲所組成之組合物。 38 1311798 33. 如申請專利範圍第28項所述之方法，其中該記憶材 料包括由下列群組中之至少二個材料所形成之組合物：鍺 (Ge)、銻（Sb)、碲(Te)、銦（In)、鈦(Ti)、鎵(Ga)、絲(Bi)、 錫（Sn)、銅（Cu)、鈀(Pd)、鉛（Pb)、銀(Ag)、硫（S)、以及金 (Au) 〇 34. 如申請專利範圍第28項所述之方法，更包括等向性 蝕刻該相對應之絕緣材料壁。 35. 如申請專利範圍第28項所述之方法，其中定義該溝 渠之步驟包括形成一圖案化之餘刻遮罩材料、利用等向性 蝕刻修剪該圖案、並利用該經修剪之圖案而蝕刻該絕緣材 料層。
39
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