TWI311795B - Method of manufacturing semiconductor device - Google Patents

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TWI311795B TW094120682A TW94120682A TWI311795B TW I311795 B TWI311795 B TW I311795B TW 094120682 A TW094120682 A TW 094120682A TW 94120682 A TW94120682 A TW 94120682A TW I311795 B TWI311795 B TW I311795B
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Jung Geun Kim
Ki Hong Yang
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Hynix Semiconductor Inc
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Description

修W.IL替換員 13 1 If ^5120682號專利申請案 *4ί 中文說明書替換頁(96年5月） 九、發明說明： 【發明所屬之技術領域】 本發明有關一種半導體裝置的製造方法。更明確地說， 本發明有關一種製造半導體裝置的方法，其中防止多層金 屬（以下稱為「MLM」）製程的絕緣膜發生裂縫。 【先前技術】
半導體裝置的MLM形成方法包括：形成金屬線，如鋁（A1) 及鎢（W);及使用如高密度電漿（以下稱為「HDP」）的氧化 矽膜以在金屬線中提供絕緣。 在完成此種金屬製程後’必須執行改良再生特性與金屬 電阻穩定的退火。 一般而言’金屬的熱膨脹程度高於絕緣膜數十倍。因此 在退火後，必然因金屬與氧化膜間的熱膨脹程度差異而發 生熱應力。此種熱應力造成絕緣膜的弱點發生裂縫。 圖1為顯示因熱應力而在絕緣膜中產生之裂缝的掃描電 子顯微鏡（SEM)照片。在圖1中，第—絕緣膜因熱應力而產 生裂缝及因第一裂縫的下沈而形成第二裂縫。 此外，退火製程通常在400至45〇〇r沾、Β ώ 王MU C的溫度下執行約2〇至 30分鐘。如果使用鋁線，鋁的炫化、、田 外化/皿度為約2/3 Tm之高溫 的600°C，因此造成液體行為。m ^因此’用於線路的鋁在退火 製程中顯示液體行為。 此時，如果存在因熱應力 管現象與A1體積膨脹而滲透 接故障。 所造成的裂縫，則A1將因毛細 至裂縫中。這將導致金屬線橋 10250I-960522.doc 6- 1311795 ^為顯示金屬線橋接故障的聰照片。圖2顯示 渗透至裂縫中，且因此連接至底下的傳導層，如「A所 不〇 」 如果存在金屬與絕緣膜’則在退火後，必然因金屬歲絕 緣膜間的熱膨脹程度差異而產生孰 此時，施加於絕 緣膜的應力程度為約3.5Elldyn/cm2的壓縮應力。更明確地 說應力係集中在金屬線角落區域。通常會產生高於—般 薄膜應力等級之〜1 E9dyn/em2數百倍的應力。 可將因MLM而施加於絕緣膜的應力（σ〇χ)表示成 程式。 °* [ (1 - vw) ] ( α 奴· aw)介泛-3 · 5£Ί 1 φττ/e/w 2 其中’ σοχ為金屬施加於絕緣膜的應力， ΕαΑ Α1的彈性模數卜6 Elldyn/cm2)， vA1 為 A1 的波依松比（p〇iss〇n，s rati〇)(=〇 3)， 06八!為A1的熱膨脹程度（=1〇 ppm/k)， «⑽為絕緣膜的熱膨脹程度（=〇 55 ppm/k)， dT為正常溫度與退火後之溫度間的差異（=425 圖3Α與3Β為顯示取決於溫度之八1與111：)1)(高密度電漿）氧 化膜之應力滯後曲線的曲線圖。 如圖3Α所見，雖然鋁在初始階段具有拉應力，但熱膨脹 程度因溫度升高而變高，因而變更為壓縮應力。然而，壓 縮應力在冷卻後又變更為拉應力。 然而’如圖3Β所見，HDP氧化膜在初始階段具有壓縮應 102501.doc 1311795 力。隨著温度升高，使壓縮應力變更為拉應力，但HDP氧 化膜仍然顯示壓縮應力。然後壓縮應力在冷卻後再次增加。 圖4A至4C為基於圖3A與3B的應力滯後曲線，顯示退火後 在A1與HDP氧化膜中產生之應力狀態的示意圖。 圖式中，箭頭方向代表試著沿著此方向定位薄膜的方 向，及箭頭長度代表應力的量。 在加熱前（圖4A)及於冷卻（圖4C)狀態中，A1_示拉應 力，及HDP氧化膜顯示壓縮應力。隨著其應力方向在相反 的方向中運行，將可減輕應力。 然而，在加熱（圖4B)狀態中，由於A1的應力已變更為壓 縮應力，因此八丨與！^)?氧化膜二者均顯示壓縮應力。因此， 產生極高的應力。 因此，如圖4B的”B"所示，應力係#中在金屬、線底部角落 區域。 A1底部角落區域進行約·的過度㈣，以在形成金屬 線後移除金>1線構接H竭部角落區域為底下的 TEOS氧化膜因過度蝕刻而損失的區域。 圖5為顯示梅刻輪廓的圖式。如圖5所見，底部角落區 域的TEOS氧化膜因過度蝕刻而損失。 底P區域係&者應力.集中而形成為異質 σ刪細P)，且極為脆弱，因而容易產生裂缝。 ，為顯示過度钱刻區域之裂缝及透 象的SEM照片。如圖6所 現 破裂 因此街透的問Γ 底部區域报脆弱且已 】02501,doc 1311795 *此外’ TEOS氧化膜在其表面上含有大量水分、碳氣雜質 等。TEOS氧化膜的界面非常不穩定且向來有問題。 圖7為顯示使用SIMS測量TE0S氧化膜表面上雜質之結果 的曲線圖。 j圖7所見，在T職氧化膜的表面上含有大量雜質，如 氫乳（H2)、烷類（CxHy)、水（h2〇)、一氧化碳（c〇)、氧氣⑴j、 及二氧化碳（C〇2)。因此可以預測界面的不穩定性。
圖8顯不TEOS/TEOS界面侵蝕的程度。雖然在沉積te〇s 氧化膜後只執行真空截止、再次沉積TE〇s氧化膜、及只執 行濕式清洗’但在TEQS/TE〇S界面中仍因高則率而^生 侵蝕。據此可以判斷TE0S/HDp界面黏著性極差。 因此，金屬線過度蝕刻區域之TE〇s/HDp界面中的裂縫因 上述原因而開始，且因裂縫而發生A1橋接故障。 【發明内容】 因此，本發明有鑑於上述問題而產生，且本發明的目的 在於提供一種製造半導體裝置的方法，其中防止半導體裝 置中產生裂縫，因而亦可防止因裂縫造成的金屬線橋接故 障，其係藉由改良容易產生裂縫之部分（如金屬線的底部角 落）的界面特性，或按以下方式移除造成裂縫之原因的異質 界面：在薄膜的應力狀態處於高溫變更時，或在施加此應 力時，阻止裂缝產生。 為達成以上目的，本發明的一方面提供一種製造半導體 裝置的方法，其包括以下步驟：（勾在形成一第一絕緣膜的 基板上形成一金屬線；（b)圖樣化該金屬線；（勾在該金屬 l〇25〇l.do 1311795 線上形成-第二絕緣膜；及⑷執行一熱處理製程，其中在 執行步驟⑷前及在完成步驟（b)後，⑷執行—熱處理製程， . 以減輕該金屬線的應力。 • 在各項具體實施例中，步驟⑷係於溫度詞代之氮 氣⑺2)與氬（Ar)氣體的熔爐中執行2〇至6〇分鐘。 在各項具體實施例中，步驟（e)係藉由快速熱製程（RTp)， 於溫度300至55(TC的N2氣體中執行1〇至6〇秒。 • 本發明的另—方面提供—種製造何體裝置的方法，其 包括以下步驟··⑷在形成—第一絕緣膜的一基板上形成一 金屬線；⑻圖樣化該金屬線；⑷在該金屬線上形成一第二 絕緣膜，·及⑷執行-熱處理製程，纟中在步驟⑷，在該金 屬線中含有一高溶點金屬成分，以增加該金屬線的一炼點。 在步驟⑷’可將高溶點材料散布至金屬線中，然:後予以 加強致使金屬線中含有高熔點金屬成分。 在步驟⑷，藉由同時沉積金屬與高炫點材料的共同麟 馨方法，使金屬線中含有高熔點金屬成分。 本發月的又$ #面提供一種製造半導體裝置的方法， 其包括以下步驟：⑷在形成一第一絕緣膜的-基板上形成 孟屬線，（b)圖樣化該金屬線；⑷藉由沉積— HDp氧化 膜’在5亥金屬線上形成一第二絕緣膜；及⑷執行一熱處理 製釭’其中在步驟(C)中沉積該HDP氧化膜後，將一偏功率 設為3000至6〇〇〇瓦。 本發明的又另—方面提供—種製造半導體裝置的方法， 、、下乂驟.（a)在形成一第一絕緣膜的一基板上形成 102501.doc * 10- 1311795 一金屬線；（b)圖樣化該金屬線；（c)在該金屬線上形成一第 二絕緣膜；及（d)執行一熱處理製程，其中使用同質薄膜來 形成該第一與第二絕緣膜。 在各項具體貫施例中，第—與第二絕緣膜係使用HDp氧 化膜來形成。 在各項具體實施例中，第一與第二絕緣膜係使用TE〇s氧 化膜來形成。 本發明的再另一方面提供一種製造半導體裝置的方法， 其包括以下步驟：（a)準備形成包含一 TE0S氧化膜之一第一 絕緣膜的H (b)在該基板上形成—金屬線；（e)圖樣化 該金屬線；⑷在該金屬線上形成_第二絕緣膜；及⑷執行 -熱處理製程，其中在執行步驟⑻前及在步驟⑷後，⑺ 在該第-絕緣膜上執行處理製程，以穩定該第一絕 緣膜的界面。 步驟_ «處理製程可使用2咖至帽Q瓦的偏功率， 在3有Ar 〇2、及氦（He)中一或多個的氣體下執行w至 秒。 【實施方式】 在6兒明本發明的具體實施例之前，將先說明製造本發明 具體實施例之半導體裝置的典型方法。 圖9A至9D為根據本發明的具體實施μ，解說製造半導體 裝置之一般製程的橫截面圖。 首先參考圖9Α’在具有形成於1 & 令办成π具上之第一絕緣膜10 1的基 板上成金屬膜1 0 2。冷'屬胳1 π 〇及** 金屬膜102係精由沉積鋁（A〗）來形成。 102501.doc 1311795 接者參考圖9B，圖樣化金屬膜1〇2以形成金屬線购。 此時，過度钱刻金屬線的底部角落區域達約观， 以防止金屬線間的橋接。藉由過度餘刻，使底下的第一絕 緣膜101部分損失。 如圖9C所示，在整個表面上形成第二絕緣膜1〇3。 其後’為了再生特性與金屬電阻的穩定，在45〇〇c的溫度 下執行退火，如圖9D所示。
此時，第二絕緣膜103與金屬線咖二者均顯示麼縮應 力，致使應力集中於金屬線的底部角落。 第一具體實施例 在本發明的第—具體實施例中，在沉積第二絕緣膜103 之前及在形成金屬/線102&之後，執行熱處理製程以減少金 屬線10 2 a的壓縮應力。 熱處理製程可在溫度則至45Gt之乂與域體的炼爐中 執行20至60分鐘，或藉由快速熱製程（RTp)，在溫度3〇〇至 550C之N2氣體的溶爐中執行1〇至6〇秒。 透過上述熱處理製程，即可減少金屬線1〇2&的壓縮應 力。這在金屬線102a的後續熱處理製程（圖9D)可減少應力 集中現象’以利再生特性與金屬電阻穩定。 第二具體實施例 本發明的第二具體實施例包括藉由阻止金屬線丨〇2a熔化 以變更金屬線102a的應力。金屬線1〇2a係使用高熔點金屬 成分來形成。 形成包括高熔點金屬成分之金屬線1〇2&的方法包括以下 102501 .doc 12 1311795 ==102:散布高炫點材料，然後在形成金屬膜 鍍方… 成金屬膜102時，同時藉由共同賤 又'以，儿積2相位的高熔點材料。 藉由散布氧蝴Al2〇3)、w等至A1金屬中然後加 之或猎由共同濺鍍方法，和A1 一起、、〃接上A1 ^ t 高溶點材料，即可形成金屬線102a。 ， 分的金屬線102a，即 屬線l〇2a的後續熱處 象，以利再生特性與 因此，如果形成包括高熔點金屬成 可防止金屬線丨〇2a熔化。因此，在金 理製程(圖9D)中可以防止應力集中現 金屬電阻穩定。 在沉積第二絕緣膜1 〇3 以減少第二絕緣膜i 〇3 第三具體實施例 在本發明的第三具體實施例中 後，將偏功率設為3000至6000瓦 的壓縮應力。 如果偏功率在沉積絕緣膜後升高，則絕緣膜的塵縮應力 將會降低在本發明中，在沉積第二絕緣膜⑻後，設定偏 功率為夠高，以減少第二絕緣膜103的壓縮應力。 因此可以減j第二絕緣膜丨〇3的壓縮應力。因此，在金屬 線l〇2a的後續熱處理製程(圖9D)中可以減少應力集中現 象，以利再生特性與金屬電阻穩定。 第四具體實施例 當第一絕緣膜101與第二絕緣膜103為異質薄膜時，即在 第-絕緣膜1G1包含TE〇s氧化膜及第二絕緣膜1G3包含 HDP氧化膜的例子中’兩個薄膜之界面處的界面黏著性很 102501.doc 13 1311795 差’因而造成裂縫產生。 因此，在本發明的第四具體實施财，第一絕緣膜101 與第二絕緣膜103係使用相同種類的材料形成。 例如，第一絕緣膜101與第二絕緣膜1〇3二者均以丁£〇8氧 化臈形成，一絕緣膜101與第二絕緣臈1〇3二者均以 HDP氧化膜形成。 因此，根據本發明的第四具體實施例，由於加強第一絕
緣膜101與第—絕緣膜103間的界面黏著性，因此能夠減少 裂縫的產生。 第五具體實施例 在使用TEQS氧㈣形成第_絕緣賴㈣，在TE〇s氧化 膜的表面上含有大量雜質，如H2、CxHy、H2〇、c〇U C〇2 ’致使其界面極不穩定。 因此，在本發明的第五具體實施例中，在使ME0S氧化 膜形成第-絕緣膜1G1的例子中，使用T刪氧化膜形成第 絕緣膜101，然後為了第一絕緣膜1〇1的界面穩定的目 的，在第一絕緣膜上執行電漿處理製程。 電漿處理製程係使用测至6000瓦的偏功率，在含有 Ar、〇2、及He中—或多個的氣體中執行1()至1〇〇秒。 如上述’根據本發明，由於能夠減少金屬線或HDP氧化 膜的壓縮應力，因此在後續金屬線熱處理製程中能夠減少 壓縮應力。因此可以減少產生因麼縮應力所造成的裂縫。 此外，藉由移除成為裂縫原因的異質界面，即可防 體裝置產生裂縫。亦可藉由使不穩定之伽s氧化膜的界面 102501.doc -14· 1311795 穩定下來，以防止半導體裝置產生裂縫。 雖然已參考各項具體實施例進行上述說明，但應明白， 在不背離本發明與隨附申請專利範圍之精神與範疇下，熟 習本技術者可就本發明進行變更與修改。 【圖式簡單說明】 圖1為顯示因熱應力而在絕緣膜中產生之裂縫的掃描電 子顯微鏡（SEM)照片； 圖2為顯示金屬線橋接故障的sem照片； 圖3A與3B為顯示取決於溫度之八丨與HDP氧化膜之應力 滯後曲線的曲線圖； 圖4A至4C為基於圖3A與3B的應力滯後曲線，顯示退火後 在A1與HDP氧化膜中產生之應力狀態的示意圖； 圖5為顯示Αΐϋ刻輪廓的圖式； 圖ό為顯示過度蝕刻區域之裂縫及透過裂縫顯示A1滲透 現象的SEM照片； 圖7為顯示使用SIMS測量TEOS氧化膜表面上雜質之結果 的曲線圖； 圖8顯示TEOS/TEOS界面侵钱的程度；及 圖9A至9D為根據本發明的具體實施例，解說製造半導體 裝置之一般製程的橫截面圖。 【主要元件符號說明】 101 第一絕緣膜 102 金屬膜 103 第二絕緣膜 102501.doc •15-

Claims (1)

13 1 Μ吵淨2〇682號專利申請案 ： 中文申請專利範園替換本(96年5見) 十、申請專利範圍：ί: 1. 一種製造一半導體裝置的方法，其包含： (a) 在形成一第一絕緣膜的一基板上形成一金屬線 (b) 圖樣化該金屬線； (〇在δ亥金屬線上形成一第二絕緣膜；及 (d)執行一第二熱處理製程；
其中在執行該步驟（c)之前及完成該步驟之後，（e)執 行一第一熱處理製程以減輕該金屬線的應力。 2.如明求項1之方法，其中該步驟（e)係於一溫度在3 至 450 C下之Ns與Ar氣體的一熔爐中執行2〇至6〇分鐘。 3·如明求項1之方法，其中該步驟（e)係藉由快速熱製程 (RTP)於一溫度在300至55〇°C之一 N2氣體下執行10至6〇 秒0 4. 一種製造一半導體裝置的方法，其包含： ⑷在形成-第一絕緣膜的—基板上形成—金屬線； (b)圖樣化該金屬線； ⑷在該金屬線上形成—第二絕緣膜；及 (d)執行一第二熱處理製程； 其中在執仃該步驟（c)之前及完成該步驟卬）之後，（e)執 订第一熱處理製程以減輕該金屬線的應力；及 、”中在該步驟⑷’在該金屬線中含有一高熔點金屬成 分，以增加該金屬線的—熔點。 5. 如吻求項4之方法，其中在該步驟⑷，將一高溶點材料散 布“X金屬線中’然後予以加強，致使該金屬線中含有 102501-960522.doc 1311795 一南溶點金屬成分。 6. 如叫求項4之方法，其中在該步驟（a)，藉由同時沉積一金 屬及一尚熔點材料的一共同濺鍍方法，使該金屬線中含 有該高熔點金屬成分。 7. 一種製造一半導體裝置的方法，其包含： (a) 在形成一第一絕緣臈的一基板上形成一金屬線； (b) 圖樣化該金屬線；
(c) 藉由沉積一 HDP氧化膜，在該金屬線上形成一第二 絕緣膜；及 (d) 執行一第二熱處理製程； 其中在執行該步驟（c)之前及完成該步驟之後，（幻執 打—第一熱處理製程以減輕該金屬線的應力；及 其中在該步驟（c)沉積該HDP氧化膜後，將一偏功率設 為3000至6〇〇〇瓦。 8· —種製造一半導體裝置的方法，其包含： (a) 在形成一第一絕緣膜的一基板上形成一金屬線； (b) 圖樣化該金屬線； (c) 在該金屬線上形成一第二絕緣膜；及 (d) 執行一第二熱處理製程； 其中在執行該步驟（c)之前及完成該步驟（b)之後，（e)執 行一第一熱處理製程以減輕該金屬線的應力；及 其中該第一與第二絕緣膜係使用一同質薄膜來形成。 9.如請求項8之方法，其中該第一與第二絕緣膜係使用一 HDP氧化膜來形成。 102501-960522.doc -2- 1311795 ^項8之方法’其中該第—與第二絕緣膜係使用— TEOS氧化膜來形成。 11. 一種製造一半導體裝置的方法，其包含： ⑷準備形成包含—T刪氧化膜之-第-絕緣膜的一 基板； (b) 在該基板上形成一金屬線； (c) 圖樣化該金屬線；
(d) 在該金屬線上形成一第二絕緣膜；及 (e) 執行一第二熱處理製程； 其中在執行該步驟（d)之前及完成該步驟（c)之後，⑺執 行一第一熱處理製程以減輕該金屬線的應力；及 其中在執行該步驟（b)之前及在該步驟（a)之後，（g)在該 第一絕緣膜上執行一電漿處理製程，以穩定該第一絕緣 膜的該界面。 12. 如請求項丨丨之方法，其中該步驟⑺的該電漿處理製程係 使用一偏功率2000至6000瓦，在含有Ar、A、及如中的 一或多個的氣體中執行10至1〇0秒。 13. —種半導體裝置，其包含： 一基板’其上形成一第一絕緣膜； 一金屬線，其係形成於該第一絕緣膜上，其中該金屬 線係經圖樣化；及 一第二絕緣膜，其係形成於該圖樣化的金屬線上； 其中在形成該第二絕緣膜之前及圖樣化該金屬線之 後’執行一熱處理製程以減輕該金屬線的應力；及 102501-960522.doc -3- 1311795 其中在該金屬線中含有一 金屬線的一熔點。 高熔點金屬成分，以增加該 14.如請求項13之半導體裝置， 該金屬線中，然後予以加強 熔點金屬成分。 其中將一高熔點材料散布於 ’致使該金屬線中含有一高
% 15_如請求項13之半導艚奘番 _ 置’其中藉由同時沉積一金屬及 一兩熔點材料的一共同溏 _ 硬鑛方法，使該金屬線中含有該 两熔點金屬成分。 16.—種半導體裝置，其包含： 基板其上形成-第_絕緣膜； 一金屬線’其係形成於該第—絕緣膜上，其中該金屬 線已經圖樣化；及 第-絕緣膜’其係形成於該圖樣化的金屬線上； 其中在形成該第二絕緣膜之前及圖樣化該金屬線之 後，執行一熱處理製程以減輕該金屬線的應力；及 其中執行一熱處理製程，及其中使用一同質薄膜來形 成該第一與第 二絕緣膜。 17.如明求項16之半導體裝置，其中該第一與第二絕緣膜係 使用一 HDP氧化膜來形成。 18·如明求項16之半導體裝置，其中該第一與第二絕緣膜係 使用一TEOS氧化膜來形成。 19· 一種半導體裝置，其包含： 一基板’其上形成包含一TEOS氧化膜的一第一絕緣 膜； 102501.960522.doc -4 - 1311795 金屬線’其係形成於該第一絕緣膜上，其中該金屬 線已經圖樣化；及 一第二絕緣膜，其係形成於該圖樣化的金屬線上； 其中在形成該第二絕緣膜之前及圖樣化該金屬線之 後’執行—熱處理製程以減輕該金屬線的應力；及 其中執行一熱處理製程，及其中在該第一絕緣臈上執 行一電漿處理製程，以穩定該第一絕緣膜的該界面。
20·如請求項19之半導體裝置，其中該電漿處理製程係使用 一偏功率2000至6000瓦，在含有Ar、ο。及^中的—或 多個的氣體中執行10至100秒。
102501-960522.doc 5-
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875163B1 (ko) * 2007-06-26 2008-12-22 주식회사 동부하이텍 수직형 씨모스 이미지 센서 제조 방법
CN107154380B (zh) * 2017-05-11 2020-04-24 上海华力微电子有限公司 一种金属互连结构的制备方法
JP7015218B2 (ja) * 2018-06-28 2022-02-02 ルネサスエレクトロニクス株式会社 半導体装置
US11081364B2 (en) * 2019-02-06 2021-08-03 Micron Technology, Inc. Reduction of crystal growth resulting from annealing a conductive material

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0740587B2 (ja) * 1985-12-26 1995-05-01 松下電子工業株式会社 半導体装置の製造方法
KR890005819Y1 (ko) 1986-05-27 1989-08-26 주식회사 금성사 디지탈 오디오 디스크 플레이어의 카세트 로딩 그립(Grip)장치
JPS63235473A (ja) * 1987-03-23 1988-09-30 Nec Corp 金属薄膜の形成方法
KR890005819A (ko) * 1987-09-21 1989-05-17 강진구 반도체 소자의 보호막 제조방법
JPH0250432A (ja) * 1988-08-12 1990-02-20 Toshiba Corp 半導体装置
JPH0335524A (ja) * 1989-07-01 1991-02-15 Toshiba Corp 半導体装置
JPH03169018A (ja) * 1989-11-28 1991-07-22 Nec Corp 半導体集積回路の製造方法
JP2809018B2 (ja) * 1992-11-26 1998-10-08 日本電気株式会社 半導体装置およびその製造方法
JP3421861B2 (ja) * 1992-11-30 2003-06-30 ソニー株式会社 半導体装置の製造方法
JPH0888224A (ja) 1994-09-16 1996-04-02 Toshiba Corp 半導体装置およびその製造方法
KR100367499B1 (ko) 1995-12-29 2003-03-06 주식회사 하이닉스반도체 반도체소자의제조방법
JPH1032203A (ja) * 1996-07-17 1998-02-03 Toshiba Corp 半導体装置の製造方法
JP2985789B2 (ja) * 1996-08-30 1999-12-06 日本電気株式会社 半導体装置の製造方法
JPH11135622A (ja) * 1997-10-27 1999-05-21 Canon Inc 半導体装置及び液晶表示装置及び投射型液晶表示装置及び製造方法
JP3632725B2 (ja) * 1997-12-05 2005-03-23 ソニー株式会社 半導体装置
JP3362662B2 (ja) * 1998-03-11 2003-01-07 日本電気株式会社 半導体装置の製造方法
JP2000164716A (ja) * 1998-11-26 2000-06-16 Seiko Epson Corp 半導体装置及びその製造方法
JP2000277519A (ja) * 1999-03-23 2000-10-06 Toshiba Corp 半導体装置およびその製造方法
US6190963B1 (en) * 1999-05-21 2001-02-20 Sharp Laboratories Of America, Inc. Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same
JP2001210725A (ja) 2000-01-25 2001-08-03 Matsushita Electric Ind Co Ltd 半導体装置
JP3504211B2 (ja) * 2000-03-31 2004-03-08 株式会社ルネサステクノロジ 半導体装置の製造方法
US6492281B1 (en) * 2000-09-22 2002-12-10 Advanced Micro Devices, Inc. Method of fabricating conductor structures with metal comb bridging avoidance
JP2002353212A (ja) 2001-05-22 2002-12-06 Toshiba Corp 半導体装置の製造方法及び半導体製造装置
KR20030043446A (ko) * 2001-11-28 2003-06-02 동부전자 주식회사 반도체소자 및 그 제조방법
JP4063619B2 (ja) * 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
KR100480500B1 (ko) * 2002-04-25 2005-04-06 학교법인 포항공과대학교 절연막의 저온 증착법

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