JP2003007051A - メモリおよびその動作方法 - Google Patents
メモリおよびその動作方法Info
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- JP2003007051A JP2003007051A JP2001193829A JP2001193829A JP2003007051A JP 2003007051 A JP2003007051 A JP 2003007051A JP 2001193829 A JP2001193829 A JP 2001193829A JP 2001193829 A JP2001193829 A JP 2001193829A JP 2003007051 A JP2003007051 A JP 2003007051A
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- memory cell
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Abstract
(57)【要約】
【課題】非選択セルのデータが消えるディスターブ現象
やスタンバイ時(待機時)に逆バイアス状態が続くこと
に起因してデータが変化する逆バイアスリテンションを
防止することが可能なメモリを提供する。 【解決手段】このメモリは、強誘電体キャパシタ42を
有する不揮発性のメモリセル41と、その不揮発性のメ
モリセル41に対して再書き込みするためのリフレッシ
ュコントローラを含む制御部11とを備えている。
やスタンバイ時(待機時)に逆バイアス状態が続くこと
に起因してデータが変化する逆バイアスリテンションを
防止することが可能なメモリを提供する。 【解決手段】このメモリは、強誘電体キャパシタ42を
有する不揮発性のメモリセル41と、その不揮発性のメ
モリセル41に対して再書き込みするためのリフレッシ
ュコントローラを含む制御部11とを備えている。
Description
【0001】
【発明の属する技術分野】この発明は、メモリおよびそ
の動作方法に関し、特に、キャパシタを有する不揮発性
のメモリセルを含むメモリおよびその動作方法に関す
る。
の動作方法に関し、特に、キャパシタを有する不揮発性
のメモリセルを含むメモリおよびその動作方法に関す
る。
【0002】
【従来の技術】従来、半導体メモリとして、揮発性メモ
リと不揮発性メモリとが知られている。また、揮発性メ
モリとしては、DRAM(Dynamic Rando
m Access Memory)が知られており、不
揮発性メモリとしては、フラッシュEEPROM(El
ectrically Erasable and P
rogrammable Read Only Mem
ory)が知られている。DRAMおよびフラッシュE
EPROMは、高集積化が可能であるため、幅広く使用
されている。
リと不揮発性メモリとが知られている。また、揮発性メ
モリとしては、DRAM(Dynamic Rando
m Access Memory)が知られており、不
揮発性メモリとしては、フラッシュEEPROM(El
ectrically Erasable and P
rogrammable Read Only Mem
ory)が知られている。DRAMおよびフラッシュE
EPROMは、高集積化が可能であるため、幅広く使用
されている。
【0003】図9は、従来のDRAMのメモリセルの構
成を示した等価回路図である。また、図10は、従来の
DRAMに用いられるトレンチ型キャパシタの構造を示
した断面図である。まず、図9を参照して、従来の揮発
性メモリとしてのDRAMのメモリセル103は、1つ
の選択トランジスタ101と、1つのキャパシタ102
とによって構成されている。そして、メモリセルの情報
は、電荷としてキャパシタ102に蓄えられる。メモリ
セルの情報を読み出すときは、ワード線WLが立ち上が
ることによって、選択トランジスタ101がオン状態と
なる。これにより、セル容量Ccellとビット線容量
Cblとが容量結合する。これにより、メモリセルに蓄
えられていた電荷量によって、ビット線電位が決まるの
で、その電位を読み出すことができる。
成を示した等価回路図である。また、図10は、従来の
DRAMに用いられるトレンチ型キャパシタの構造を示
した断面図である。まず、図9を参照して、従来の揮発
性メモリとしてのDRAMのメモリセル103は、1つ
の選択トランジスタ101と、1つのキャパシタ102
とによって構成されている。そして、メモリセルの情報
は、電荷としてキャパシタ102に蓄えられる。メモリ
セルの情報を読み出すときは、ワード線WLが立ち上が
ることによって、選択トランジスタ101がオン状態と
なる。これにより、セル容量Ccellとビット線容量
Cblとが容量結合する。これにより、メモリセルに蓄
えられていた電荷量によって、ビット線電位が決まるの
で、その電位を読み出すことができる。
【0004】上記のような構成を有する従来のDRAM
のメモリセルにおいて、微細化された場合にもキャパシ
タ102のセル容量Ccellを確保するために、図1
0に示すように、キャパシタ102を構成する上部電極
102aおよび下部電極102cならびに誘電体膜10
2bを縦方向に延ばしたトレンチ型キャパシタが用いら
れている。しかしながら、さらに微細化が進むと、図1
0に示したトレンチ型キャパシタを用いてもキャパシタ
102の容量を確保することが困難になってきている。
すなわち、デザインルールの縮小によるDRAMの高集
積化は、限界に近づいてきている。
のメモリセルにおいて、微細化された場合にもキャパシ
タ102のセル容量Ccellを確保するために、図1
0に示すように、キャパシタ102を構成する上部電極
102aおよび下部電極102cならびに誘電体膜10
2bを縦方向に延ばしたトレンチ型キャパシタが用いら
れている。しかしながら、さらに微細化が進むと、図1
0に示したトレンチ型キャパシタを用いてもキャパシタ
102の容量を確保することが困難になってきている。
すなわち、デザインルールの縮小によるDRAMの高集
積化は、限界に近づいてきている。
【0005】また、不揮発性メモリとしてのフラッシュ
EEPROM(以下、フラッシュメモリという)では、
スタック型およびスプリットゲート型などのCHE(チ
ャネルホットエレクトロン)書き込み方式のメモリセル
は、チャネル長の微細化に限界がある。また、NAND
型などのFN(ファウラーノルドハイム)書き込み方式
のメモリセルでは、微細化の限界は、ロジックトランジ
スタと同等である。しかし、フラッシュメモリの動作に
は、15V〜20Vの高電圧が必要であり、ロジックト
ランジスタの低電源電圧化が進むと、その低電源電圧か
ら15V〜20Vの高電圧を生成する際の生成効率が低
下する。このため、電力消費が増大するとともにチャー
ジポンプ部の面積も大きくなるので、微細化の妨げにな
るという問題がある。
EEPROM(以下、フラッシュメモリという)では、
スタック型およびスプリットゲート型などのCHE(チ
ャネルホットエレクトロン)書き込み方式のメモリセル
は、チャネル長の微細化に限界がある。また、NAND
型などのFN(ファウラーノルドハイム)書き込み方式
のメモリセルでは、微細化の限界は、ロジックトランジ
スタと同等である。しかし、フラッシュメモリの動作に
は、15V〜20Vの高電圧が必要であり、ロジックト
ランジスタの低電源電圧化が進むと、その低電源電圧か
ら15V〜20Vの高電圧を生成する際の生成効率が低
下する。このため、電力消費が増大するとともにチャー
ジポンプ部の面積も大きくなるので、微細化の妨げにな
るという問題がある。
【0006】一方、近年注目されている不揮発性メモリ
の1つとして、強誘電体メモリが知られている。この強
誘電体メモリは、強誘電体の分極方向による容量変化を
メモリ素子として利用するメモリである。この強誘電体
メモリは、原理的に、高速かつ低電圧でデータ書き換え
が可能であるので、高速および低電圧というDRAMの
利点と、不揮発性というフラッシュメモリの利点とを兼
ね備えた理想のメモリとして脚光を浴びている。
の1つとして、強誘電体メモリが知られている。この強
誘電体メモリは、強誘電体の分極方向による容量変化を
メモリ素子として利用するメモリである。この強誘電体
メモリは、原理的に、高速かつ低電圧でデータ書き換え
が可能であるので、高速および低電圧というDRAMの
利点と、不揮発性というフラッシュメモリの利点とを兼
ね備えた理想のメモリとして脚光を浴びている。
【0007】強誘電体メモリのメモリセル方式は、1ト
ランジスタ1キャパシタ方式、単純マトリックス方式お
よび1トランジスタ方式の3種類に大きく分類される。
図11は、1トランジスタ1キャパシタ方式の強誘電体
メモリのメモリセルを示した等価回路図である。また、
図12は、単純マトリックス方式の強誘電体メモリのメ
モリセルアレイを示した等価回路図である。図13は、
単純マトリックス方式の強誘電体メモリの動作を説明す
るためのヒステリシス図であり、図14は、単純マトリ
ックス方式の強誘電体メモリにおけるディスターブ現象
を説明するためのヒステリシス図である。また、図15
は、1トランジスタ方式の強誘電体メモリのメモリセル
を示した等価回路図である。図16は、図15に示した
1トランジスタ方式の強誘電体メモリの書き込み時にお
ける電圧印加状態を説明するための等価回路図であり、
図17は、図15に示した1トランジスタ方式の強誘電
体メモリのスタンバイ時における電圧印加状態を説明す
るための等価回路図である。
ランジスタ1キャパシタ方式、単純マトリックス方式お
よび1トランジスタ方式の3種類に大きく分類される。
図11は、1トランジスタ1キャパシタ方式の強誘電体
メモリのメモリセルを示した等価回路図である。また、
図12は、単純マトリックス方式の強誘電体メモリのメ
モリセルアレイを示した等価回路図である。図13は、
単純マトリックス方式の強誘電体メモリの動作を説明す
るためのヒステリシス図であり、図14は、単純マトリ
ックス方式の強誘電体メモリにおけるディスターブ現象
を説明するためのヒステリシス図である。また、図15
は、1トランジスタ方式の強誘電体メモリのメモリセル
を示した等価回路図である。図16は、図15に示した
1トランジスタ方式の強誘電体メモリの書き込み時にお
ける電圧印加状態を説明するための等価回路図であり、
図17は、図15に示した1トランジスタ方式の強誘電
体メモリのスタンバイ時における電圧印加状態を説明す
るための等価回路図である。
【0008】まず、図11に示すように、1トランジス
タ1キャパシタ方式の強誘電体メモリのメモリセル11
3は、DRAMと同様、1つの選択トランジスタ111
と1つの強誘電体キャパシタ112とによって構成され
ている。DRAMと異なる点は、キャパシタが強誘電体
キャパシタ112である点である。動作としては、ワー
ド線WLが立ち上がることによって選択トランジスタ1
11がオン状態になる。これにより、強誘電体キャパシ
タ112のキャパシタ容量Ccellとビット線容量C
blとが接続される。次に、プレート線PLがパルス駆
動されることによって、強誘電体キャパシタ112の分
極方向によって異なる電荷量がビット線BLに送られ
る。そして、DRAMの場合と同様、ビット線BLの電
圧として、データが読み出される。
タ1キャパシタ方式の強誘電体メモリのメモリセル11
3は、DRAMと同様、1つの選択トランジスタ111
と1つの強誘電体キャパシタ112とによって構成され
ている。DRAMと異なる点は、キャパシタが強誘電体
キャパシタ112である点である。動作としては、ワー
ド線WLが立ち上がることによって選択トランジスタ1
11がオン状態になる。これにより、強誘電体キャパシ
タ112のキャパシタ容量Ccellとビット線容量C
blとが接続される。次に、プレート線PLがパルス駆
動されることによって、強誘電体キャパシタ112の分
極方向によって異なる電荷量がビット線BLに送られ
る。そして、DRAMの場合と同様、ビット線BLの電
圧として、データが読み出される。
【0009】この1トランジスタ1キャパシタ方式の強
誘電体メモリでは、DRAMと同様の構成を有するた
め、強誘電体キャパシタ112の微細化に限界がある。
このため、DRAMと同様、高集積化には限界がある。
誘電体メモリでは、DRAMと同様の構成を有するた
め、強誘電体キャパシタ112の微細化に限界がある。
このため、DRAMと同様、高集積化には限界がある。
【0010】次に、図12〜図14を参照して、単純マ
トリックス方式の強誘電体メモリについて説明する。単
純マトリックス方式の強誘電体メモリのメモリセル12
1は、図12に示すように、ワード線WLと、ビット線
BLと、ワード線WLとビット線BLとの交点に位置す
る強誘電体キャパシタ122とから構成されている。強
誘電体キャパシタ122の一端は、ワード線WLに接続
されており、強誘電体キャパシタ122の他端は、ビッ
ト線BLに接続されている。この単純マトリックス方式
の強誘電体メモリでは、ビット線BLと強誘電体キャパ
シタ122との容量結合による電位を読み出すので、D
RAMと同様に、容量の確保が必要である。ただし、こ
の単純マトリックス方式の強誘電体メモリでは、強誘電
体キャパシタ122のみによってメモリセル121が構
成されており、選択トランジスタが存在しないため、D
RAMよりも集積度を高めることができる。
トリックス方式の強誘電体メモリについて説明する。単
純マトリックス方式の強誘電体メモリのメモリセル12
1は、図12に示すように、ワード線WLと、ビット線
BLと、ワード線WLとビット線BLとの交点に位置す
る強誘電体キャパシタ122とから構成されている。強
誘電体キャパシタ122の一端は、ワード線WLに接続
されており、強誘電体キャパシタ122の他端は、ビッ
ト線BLに接続されている。この単純マトリックス方式
の強誘電体メモリでは、ビット線BLと強誘電体キャパ
シタ122との容量結合による電位を読み出すので、D
RAMと同様に、容量の確保が必要である。ただし、こ
の単純マトリックス方式の強誘電体メモリでは、強誘電
体キャパシタ122のみによってメモリセル121が構
成されており、選択トランジスタが存在しないため、D
RAMよりも集積度を高めることができる。
【0011】ここで、この単純マトリックス方式の強誘
電体メモリの動作を図12および図13を参照して説明
する。書き込み動作としては、スタンバイ状態では、強
誘電体キャパシタ122の両端は同一電位となってい
る。データ「1」を書き込むときには、ワード線WLに
Vccを印加するとともに、ビット線BLに0Vを印加
する。この時、強誘電体キャパシタ122には、Vcc
の電圧が印加される。これにより、図13に示したA点
に移る。その後、強誘電体キャパシタ122の両端を同
一電位にすると、図13に示す「1」に遷移する。デー
タ「0」を書き込むときには、ワード線WLに0Vを印
加するとともに、ビット線BLにVccを印加する。こ
の時、強誘電体キャパシタ122には、−Vccの電圧
が印加される。これにより、図13のB点に移る。この
後、強誘電体キャパシタ122の両端を同一電位にする
と、図13に示す「0」に遷移する。
電体メモリの動作を図12および図13を参照して説明
する。書き込み動作としては、スタンバイ状態では、強
誘電体キャパシタ122の両端は同一電位となってい
る。データ「1」を書き込むときには、ワード線WLに
Vccを印加するとともに、ビット線BLに0Vを印加
する。この時、強誘電体キャパシタ122には、Vcc
の電圧が印加される。これにより、図13に示したA点
に移る。その後、強誘電体キャパシタ122の両端を同
一電位にすると、図13に示す「1」に遷移する。デー
タ「0」を書き込むときには、ワード線WLに0Vを印
加するとともに、ビット線BLにVccを印加する。こ
の時、強誘電体キャパシタ122には、−Vccの電圧
が印加される。これにより、図13のB点に移る。この
後、強誘電体キャパシタ122の両端を同一電位にする
と、図13に示す「0」に遷移する。
【0012】また、読み出し動作としては、まず、ビッ
ト線BLを0Vにプリチャージする。次に、ワード線W
LをVccに立ち上げる。この電圧Vccは、強誘電体
キャパシタ122の容量CFE、ビット線BLの寄生容
量をCBLとすると、CFEとCBLとで容量分割され
る。強誘電体キャパシタ122の容量CFEは、図13
に示すように、保持されているデータによって、C0ま
たはC1として近似することができる。そのため、ビッ
ト線BLの電位は以下の式(1)および式(2)によっ
て表される。
ト線BLを0Vにプリチャージする。次に、ワード線W
LをVccに立ち上げる。この電圧Vccは、強誘電体
キャパシタ122の容量CFE、ビット線BLの寄生容
量をCBLとすると、CFEとCBLとで容量分割され
る。強誘電体キャパシタ122の容量CFEは、図13
に示すように、保持されているデータによって、C0ま
たはC1として近似することができる。そのため、ビッ
ト線BLの電位は以下の式(1)および式(2)によっ
て表される。
【0013】
V0={C0/(C0+CBL)}×Vcc ・・・・・(1)
V1={C1/(C1+CBL)}×Vcc ・・・・・(2)
上記式(1)は、データ「0」が保持されているときの
ビット線BLの電位V0を示しており、上記式(2)
は、データ「1」が保持されているときのビットBLの
電位V1を示している。
ビット線BLの電位V0を示しており、上記式(2)
は、データ「1」が保持されているときのビットBLの
電位V1を示している。
【0014】上記式(1)のビット線電位V0と上記式
(2)によるビット線電位V1との電位差をリードアン
プによって判別することによりデータの読み出しを行
う。このデータの読み出し時に、メモリセルのデータは
破壊されるので、データの読み出し後に、読み出しデー
タに応じた書き込み動作(リストア)を行う。
(2)によるビット線電位V1との電位差をリードアン
プによって判別することによりデータの読み出しを行
う。このデータの読み出し時に、メモリセルのデータは
破壊されるので、データの読み出し後に、読み出しデー
タに応じた書き込み動作(リストア)を行う。
【0015】なお、単純マトリックス方式の強誘電体メ
モリには、非選択セルのデータが消えるディスターブと
いう不都合がある。すなわち、選択ビット線BLおよび
選択ワード線WLに接続される非選択のメモリセルに
は、書き込み時および読み出し時に、1/2Vccの電
圧が印加されることになる。したがって、図14に示す
ように、強誘電体の持つヒステリシス特性によって、分
極量が減少していき、その結果、データが消えてしま
う。
モリには、非選択セルのデータが消えるディスターブと
いう不都合がある。すなわち、選択ビット線BLおよび
選択ワード線WLに接続される非選択のメモリセルに
は、書き込み時および読み出し時に、1/2Vccの電
圧が印加されることになる。したがって、図14に示す
ように、強誘電体の持つヒステリシス特性によって、分
極量が減少していき、その結果、データが消えてしま
う。
【0016】次に、図15〜図17を参照して、1トラ
ンジスタ方式の強誘電体メモリについて説明する。1ト
ランジスタ方式の強誘電体メモリのメモリセル131
は、図15に示すように、MOSトランジスタ133の
ゲートに、強誘電体キャパシタ132を接続した構成を
有する。また、この1トランジスタ方式の強誘電体メモ
リでは、強誘電体キャパシタ132の一端は、ワード線
WLに接続されており、強誘電体キャパシタ132の他
端は、セルトランジスタを構成するMOSトランジスタ
133のゲートに接続されている。この1トランジスタ
方式の強誘電体メモリでは、強誘電体キャパシタ132
の分極方向によって、MOSトランジスタ133のしき
い値電圧が変化するので、メモリセル電流が変化する。
このメモリセル電流の変化を判別することによって、デ
ータが読み出される。この1トランジスタ方式の強誘電
体メモリでは、メモリセル電流を検出することによりデ
ータの読み出しが行われるので、図11に示した1トラ
ンジスタ1キャパシタ方式の強誘電体メモリのように、
ビット線容量を考慮して強誘電体キャパシタのキャパシ
タ容量をある程度大きくする必要がない。このため、強
誘電体キャパシタ132を小さくすることができるの
で、微細化に適している。
ンジスタ方式の強誘電体メモリについて説明する。1ト
ランジスタ方式の強誘電体メモリのメモリセル131
は、図15に示すように、MOSトランジスタ133の
ゲートに、強誘電体キャパシタ132を接続した構成を
有する。また、この1トランジスタ方式の強誘電体メモ
リでは、強誘電体キャパシタ132の一端は、ワード線
WLに接続されており、強誘電体キャパシタ132の他
端は、セルトランジスタを構成するMOSトランジスタ
133のゲートに接続されている。この1トランジスタ
方式の強誘電体メモリでは、強誘電体キャパシタ132
の分極方向によって、MOSトランジスタ133のしき
い値電圧が変化するので、メモリセル電流が変化する。
このメモリセル電流の変化を判別することによって、デ
ータが読み出される。この1トランジスタ方式の強誘電
体メモリでは、メモリセル電流を検出することによりデ
ータの読み出しが行われるので、図11に示した1トラ
ンジスタ1キャパシタ方式の強誘電体メモリのように、
ビット線容量を考慮して強誘電体キャパシタのキャパシ
タ容量をある程度大きくする必要がない。このため、強
誘電体キャパシタ132を小さくすることができるの
で、微細化に適している。
【0017】以下、1トランジスタ方式の強誘電体メモ
リの動作について説明する。まず、スタンバイ状態で
は、全てのワード線WL、ビット線BLおよびソース線
SLは0Vとなっている。書き込み動作としては、デー
タ「1」を書き込む際には、ワード線WLにVpp(昇
圧電圧)を印加する。この時、強誘電体キャパシタ13
2には、MOSトランジスタ133のゲート容量と容量
分割された電位Vccが印加される。これにより、初期
状態であるにもかかわらず、図13に示した点Aに移
る。その後、ワード線WLを0Vに戻すと、図13に示
したデータ「1」に遷移する。データ「0」を書き込む
際には、ワード線WLに0V、ビット線BLにVppを
印加する。この場合、強誘電体キャパシタ132には、
−Vccの電圧が印加される。これにより、図13に示
したB点に移る。その後、ビット線BLを0Vに戻す
と、図13に示したデータ「0」に遷移する。
リの動作について説明する。まず、スタンバイ状態で
は、全てのワード線WL、ビット線BLおよびソース線
SLは0Vとなっている。書き込み動作としては、デー
タ「1」を書き込む際には、ワード線WLにVpp(昇
圧電圧)を印加する。この時、強誘電体キャパシタ13
2には、MOSトランジスタ133のゲート容量と容量
分割された電位Vccが印加される。これにより、初期
状態であるにもかかわらず、図13に示した点Aに移
る。その後、ワード線WLを0Vに戻すと、図13に示
したデータ「1」に遷移する。データ「0」を書き込む
際には、ワード線WLに0V、ビット線BLにVppを
印加する。この場合、強誘電体キャパシタ132には、
−Vccの電圧が印加される。これにより、図13に示
したB点に移る。その後、ビット線BLを0Vに戻す
と、図13に示したデータ「0」に遷移する。
【0018】1トランジスタ方式の強誘電体メモリの読
み出し動作の際には、ワード線WLを分極反転しない程
度の電圧Vrに立ち上げることにより行う。これによ
り、セルトランジスタ(MOSトランジスタ)133の
ゲート電圧が書き込み状態によって変化する。そして、
セルトランジスタ133のゲート電圧の変化によってセ
ルトランジスタ133を流れる電流が異なるので、その
電流差をビット線BLを通じて読み出す。すなわち、1
トランジスタ方式の強誘電体メモリでは、強誘電体キャ
パシタとビット線容量との容量結合による電位差ではな
く、セルトランジスタの電流を読み出せばよいので、読
み出し時の分極反転は必要ない。このため、非破壊読み
出しが可能である。
み出し動作の際には、ワード線WLを分極反転しない程
度の電圧Vrに立ち上げることにより行う。これによ
り、セルトランジスタ(MOSトランジスタ)133の
ゲート電圧が書き込み状態によって変化する。そして、
セルトランジスタ133のゲート電圧の変化によってセ
ルトランジスタ133を流れる電流が異なるので、その
電流差をビット線BLを通じて読み出す。すなわち、1
トランジスタ方式の強誘電体メモリでは、強誘電体キャ
パシタとビット線容量との容量結合による電位差ではな
く、セルトランジスタの電流を読み出せばよいので、読
み出し時の分極反転は必要ない。このため、非破壊読み
出しが可能である。
【0019】ただし、この1トランジスタ方式の強誘電
体メモリでは、上記した単純マトリックス方式の強誘電
体メモリと同様、非選択セルのディスターブの問題があ
る。また、強誘電体キャパシタ132への逆バイアス状
態が続くことに起因して、データが変化するいわゆる逆
バイアスリテンションという問題もある。すなわち、デ
ータの書き込み時に、図16に示すように、ワード線W
LにVppを印加することによってデータを書き込んだ
後、スタンバイ状態に戻ると、図17に示すように、分
極とは逆方向の電位が掛かり続ける。このため、データ
の保持時間が短くなるという問題がある。
体メモリでは、上記した単純マトリックス方式の強誘電
体メモリと同様、非選択セルのディスターブの問題があ
る。また、強誘電体キャパシタ132への逆バイアス状
態が続くことに起因して、データが変化するいわゆる逆
バイアスリテンションという問題もある。すなわち、デ
ータの書き込み時に、図16に示すように、ワード線W
LにVppを印加することによってデータを書き込んだ
後、スタンバイ状態に戻ると、図17に示すように、分
極とは逆方向の電位が掛かり続ける。このため、データ
の保持時間が短くなるという問題がある。
【0020】
【発明が解決しようとする課題】上記のように、従来の
DRAMおよびフラッシュメモリの微細化は困難になっ
てきているため、より高集積化が可能なメモリセル方式
が求められている。その一方、強誘電体メモリの1トラ
ンジスタ方式および単純マトリックス方式は高集積化が
可能である反面、上記したような非選択セルのデータが
消えるディスターブ現象や逆バイアス状態が続くことに
起因してデータが変化する逆バイアスリテンションなど
の問題があった。このため、従来の1トランジスタ方式
および単純マトリックス方式の強誘電体メモリの実用化
は困難であるという問題点があった。
DRAMおよびフラッシュメモリの微細化は困難になっ
てきているため、より高集積化が可能なメモリセル方式
が求められている。その一方、強誘電体メモリの1トラ
ンジスタ方式および単純マトリックス方式は高集積化が
可能である反面、上記したような非選択セルのデータが
消えるディスターブ現象や逆バイアス状態が続くことに
起因してデータが変化する逆バイアスリテンションなど
の問題があった。このため、従来の1トランジスタ方式
および単純マトリックス方式の強誘電体メモリの実用化
は困難であるという問題点があった。
【0021】この発明は上記のような課題を解決するた
めになされたものであり、この発明の1つの目的は、強
誘電体メモリなどの不揮発性のメモリセルを有するメモ
リにおいて、非選択セルのデータが消えるディスターブ
現象や、逆バイアス状態が続くことに起因してデータが
変化する逆バイアスリテンションを防止することが可能
なメモリを提供することである。
めになされたものであり、この発明の1つの目的は、強
誘電体メモリなどの不揮発性のメモリセルを有するメモ
リにおいて、非選択セルのデータが消えるディスターブ
現象や、逆バイアス状態が続くことに起因してデータが
変化する逆バイアスリテンションを防止することが可能
なメモリを提供することである。
【0022】この発明のもう1つの目的は、上記したメ
モリにおいて、高集積化を図ることである。
モリにおいて、高集積化を図ることである。
【0023】
【課題を解決するための手段】上記目的を達成するため
に、請求項1におけるメモリは、キャパシタを有する不
揮発性のメモリセルと、その不揮発性のメモリセルに対
して再書き込みするためのリフレッシュ手段とを備えて
いる。
に、請求項1におけるメモリは、キャパシタを有する不
揮発性のメモリセルと、その不揮発性のメモリセルに対
して再書き込みするためのリフレッシュ手段とを備えて
いる。
【0024】請求項1では、上記のように、不揮発性の
メモリセルに対して再書き込みするためのリフレッシュ
手段を設けることによって、たとえば、不揮発性のメモ
リの一種である強誘電体メモリにおいて、メモリセルの
データを定期的に再書き込みするようにすれば、非選択
セルのデータが消えるディスターブ現象やスタンバイ時
(待機時)に逆バイアス状態が続くことに起因してデー
タが変化する逆バイアスリテンションを防止することが
できる。
メモリセルに対して再書き込みするためのリフレッシュ
手段を設けることによって、たとえば、不揮発性のメモ
リの一種である強誘電体メモリにおいて、メモリセルの
データを定期的に再書き込みするようにすれば、非選択
セルのデータが消えるディスターブ現象やスタンバイ時
(待機時)に逆バイアス状態が続くことに起因してデー
タが変化する逆バイアスリテンションを防止することが
できる。
【0025】請求項2におけるメモリは、請求項1の構
成において、キャパシタは、ビット線と、ビット線と交
差するように配置されたワード線と、ビット線とワード
線との間に配置された容量手段とから構成されている。
請求項2では、このように構成することによって、メモ
リセルをキャパシタのみによって構成した単純マトリッ
クス方式のメモリを実現することができる。これによ
り、メモリセルをキャパシタとトランジスタとにより形
成する場合に比べて、高集積化を図ることができる。
成において、キャパシタは、ビット線と、ビット線と交
差するように配置されたワード線と、ビット線とワード
線との間に配置された容量手段とから構成されている。
請求項2では、このように構成することによって、メモ
リセルをキャパシタのみによって構成した単純マトリッ
クス方式のメモリを実現することができる。これによ
り、メモリセルをキャパシタとトランジスタとにより形
成する場合に比べて、高集積化を図ることができる。
【0026】請求項3におけるメモリは、請求項2の構
成において、キャパシタは、強誘電体キャパシタを含
み、容量手段は、強誘電体層を含む。請求項3では、こ
のように構成することによって、容易に、強誘電体キャ
パシタからなるメモリセルを含む単純マトリックス方式
の強誘電体メモリを実現することができる。そして、こ
のような単純マトリックス方式の強誘電体メモリにおい
て、請求項1の再書き込みするためのリフレッシュ手段
を設けることによって、非選択セルのデータが消えるデ
ィスターブ現象を容易に防止することができる。
成において、キャパシタは、強誘電体キャパシタを含
み、容量手段は、強誘電体層を含む。請求項3では、こ
のように構成することによって、容易に、強誘電体キャ
パシタからなるメモリセルを含む単純マトリックス方式
の強誘電体メモリを実現することができる。そして、こ
のような単純マトリックス方式の強誘電体メモリにおい
て、請求項1の再書き込みするためのリフレッシュ手段
を設けることによって、非選択セルのデータが消えるデ
ィスターブ現象を容易に防止することができる。
【0027】請求項4におけるメモリは、請求項1の構
成において、キャパシタは、第1電界効果トランジスタ
のゲート部分に設けられた強誘電体層を有する強誘電体
キャパシタを含む。請求項4では、このように構成する
ことによって、容易に、強誘電体キャパシタからなるメ
モリセルを含む1トランジスタ方式の強誘電体メモリを
実現することができる。そして、このような1トランジ
スタ方式の強誘電体メモリにおいて、請求項1の再書き
込みするためのリフレッシュ手段を設けることによっ
て、非選択セルのデータが消えるディスターブ現象や、
スタンバイ時(待機時)に逆バイアス状態が続くことに
起因してデータが変化する逆バイアスリテンションを防
止することができる。
成において、キャパシタは、第1電界効果トランジスタ
のゲート部分に設けられた強誘電体層を有する強誘電体
キャパシタを含む。請求項4では、このように構成する
ことによって、容易に、強誘電体キャパシタからなるメ
モリセルを含む1トランジスタ方式の強誘電体メモリを
実現することができる。そして、このような1トランジ
スタ方式の強誘電体メモリにおいて、請求項1の再書き
込みするためのリフレッシュ手段を設けることによっ
て、非選択セルのデータが消えるディスターブ現象や、
スタンバイ時(待機時)に逆バイアス状態が続くことに
起因してデータが変化する逆バイアスリテンションを防
止することができる。
【0028】請求項5におけるメモリは、請求項4の構
成において、リフレッシュ手段は、データの保持時間が
所定時間経過したことに応答して、メモリセルに対して
再書き込みを行う。請求項5では、このように構成する
ことによって、1トランジスタ方式の強誘電体メモリに
おいて、スタンバイ時(待機時)に逆バイアス状態が続
くことに起因してデータが変化する逆バイアスリテンシ
ョンを容易に防止することができる。
成において、リフレッシュ手段は、データの保持時間が
所定時間経過したことに応答して、メモリセルに対して
再書き込みを行う。請求項5では、このように構成する
ことによって、1トランジスタ方式の強誘電体メモリに
おいて、スタンバイ時(待機時)に逆バイアス状態が続
くことに起因してデータが変化する逆バイアスリテンシ
ョンを容易に防止することができる。
【0029】請求項6におけるメモリは、請求項1〜5
のいずれかの構成において、メモリセルの書き込み回数
および読み出し回数を検出する回数検出手段をさらに備
え、リフレッシュ手段は、回数検出手段によって検出さ
れた書き込み回数および読み出し回数の合計が所定の回
数に達したことに基づいて、メモリセルに対して再書き
込みを行う。なお、この場合の「書き込み回数」には、
書き込み動作時の書き込み回数のみならず、読み出し動
作時の読み出し後の再書き込み回数も含まれる。請求項
6では、このように構成することによって、定期的にリ
フレッシュ動作を行うことができるので、容易に、非選
択セルのデータが消えるディスターブ現象を防止するこ
とができる。
のいずれかの構成において、メモリセルの書き込み回数
および読み出し回数を検出する回数検出手段をさらに備
え、リフレッシュ手段は、回数検出手段によって検出さ
れた書き込み回数および読み出し回数の合計が所定の回
数に達したことに基づいて、メモリセルに対して再書き
込みを行う。なお、この場合の「書き込み回数」には、
書き込み動作時の書き込み回数のみならず、読み出し動
作時の読み出し後の再書き込み回数も含まれる。請求項
6では、このように構成することによって、定期的にリ
フレッシュ動作を行うことができるので、容易に、非選
択セルのデータが消えるディスターブ現象を防止するこ
とができる。
【0030】請求項7におけるメモリは、請求項6の構
成において、回数検出手段は、カウンタを含む。請求項
7では、このように構成することによって、容易に、書
き込み回数を検出することができる。
成において、回数検出手段は、カウンタを含む。請求項
7では、このように構成することによって、容易に、書
き込み回数を検出することができる。
【0031】請求項8におけるメモリは、複数の不揮発
性のメモリセルを、それぞれ含む複数のメモリセルアレ
イをさらに備え、回数検出手段は、メモリセルアレイ毎
に設けられており、リフレッシュ手段は、回数検出手段
によって1つのメモリセルアレイに含まれるメモリセル
の書き込み回数および読み出し回数の合計が所定の回数
に達したことが検出されたことに基づいて、1つのメモ
リセルアレイに含まれる全てのメモリセルに対して再書
き込みを行う。請求項8では、このように構成すること
によって、全てのメモリセルに対してリフレッシュ(再
書き込み)動作を行う場合に比べて、リフレッシュ時に
メモリセルが受けるディスターブの回数を減少させるこ
とができる。これにより、リフレッシュ(再書き込み)
動作によってデータが消えることもない。
性のメモリセルを、それぞれ含む複数のメモリセルアレ
イをさらに備え、回数検出手段は、メモリセルアレイ毎
に設けられており、リフレッシュ手段は、回数検出手段
によって1つのメモリセルアレイに含まれるメモリセル
の書き込み回数および読み出し回数の合計が所定の回数
に達したことが検出されたことに基づいて、1つのメモ
リセルアレイに含まれる全てのメモリセルに対して再書
き込みを行う。請求項8では、このように構成すること
によって、全てのメモリセルに対してリフレッシュ(再
書き込み)動作を行う場合に比べて、リフレッシュ時に
メモリセルが受けるディスターブの回数を減少させるこ
とができる。これにより、リフレッシュ(再書き込み)
動作によってデータが消えることもない。
【0032】請求項9におけるメモリの動作方法は、キ
ャパシタを有する不揮発性のメモリセルを備えたメモリ
の動作方法であって、データの書き込み回数および読み
出し回数の合計が所定の回数に達したことを検出するス
テップと、所定の回数に達したことの検出に応答して、
データを再書き込みする動作を行うステップとを備えて
いる。
ャパシタを有する不揮発性のメモリセルを備えたメモリ
の動作方法であって、データの書き込み回数および読み
出し回数の合計が所定の回数に達したことを検出するス
テップと、所定の回数に達したことの検出に応答して、
データを再書き込みする動作を行うステップとを備えて
いる。
【0033】請求項9では、上記のように、データの書
き込み回数および読み出し回数の合計が所定の回数に達
したことの検出に応答して、データを再書き込みする動
作を行うことによって、データの書き込み回数および読
み出し回数の合計回数に応じて定期的にリフレッシュ動
作を行うことができるので、たとえば、不揮発性のメモ
リの一種である強誘電体メモリにおいて、非選択セルの
データが消えるディスターブ現象を容易に防止すること
ができる。
き込み回数および読み出し回数の合計が所定の回数に達
したことの検出に応答して、データを再書き込みする動
作を行うことによって、データの書き込み回数および読
み出し回数の合計回数に応じて定期的にリフレッシュ動
作を行うことができるので、たとえば、不揮発性のメモ
リの一種である強誘電体メモリにおいて、非選択セルの
データが消えるディスターブ現象を容易に防止すること
ができる。
【0034】請求項10におけるメモリの動作方法は、
キャパシタを有する不揮発性のメモリセルを備えたメモ
リの動作方法であって、データの保持時間が所定時間経
過したことを検出するステップと、所定時間経過の検出
に応答して、データを再書き込みする動作を行うステッ
プとを備えている。
キャパシタを有する不揮発性のメモリセルを備えたメモ
リの動作方法であって、データの保持時間が所定時間経
過したことを検出するステップと、所定時間経過の検出
に応答して、データを再書き込みする動作を行うステッ
プとを備えている。
【0035】請求項10では、上記のように、データの
保持時間が所定時間経過したことの検出に応答して、デ
ータを再書き込みする動作を行うことによって、たとえ
ば、不揮発性のメモリの一種である1トランジスタ方式
の強誘電体メモリにおいて、スタンバイ時(待機時)に
逆バイアス状態が続くことに起因してデータが変化する
逆バイアスリテンションを防止することができる。
保持時間が所定時間経過したことの検出に応答して、デ
ータを再書き込みする動作を行うことによって、たとえ
ば、不揮発性のメモリの一種である1トランジスタ方式
の強誘電体メモリにおいて、スタンバイ時(待機時)に
逆バイアス状態が続くことに起因してデータが変化する
逆バイアスリテンションを防止することができる。
【0036】
【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。
態を図面に基づいて説明する。
【0037】(第1実施形態)図1は、本発明の第1実
施形態による単純マトリックス方式の強誘電体メモリの
全体構成を示したブロック図であり、図2は、本発明の
第1実施形態による単純マトリックス方式の強誘電体メ
モリのメモリセルアレイ周辺の構成を示した等価回路図
である。図3は、本発明の第1実施形態の単純マトリッ
クス方式の強誘電体メモリに用いるカウンタ部の配置状
態を説明するためのブロック図である。図4は、図3に
示したカウンタ部が配置されるメモリセルアレイを示し
たブロック図である。図5は、図3に示したカウンタ部
の内部構成を示した等価回路図である。図6は、本発明
の第1実施形態による単純マトリックス方式の強誘電体
メモリにおけるリフレッシュ動作を説明するためのフロ
ーチャート図である。
施形態による単純マトリックス方式の強誘電体メモリの
全体構成を示したブロック図であり、図2は、本発明の
第1実施形態による単純マトリックス方式の強誘電体メ
モリのメモリセルアレイ周辺の構成を示した等価回路図
である。図3は、本発明の第1実施形態の単純マトリッ
クス方式の強誘電体メモリに用いるカウンタ部の配置状
態を説明するためのブロック図である。図4は、図3に
示したカウンタ部が配置されるメモリセルアレイを示し
たブロック図である。図5は、図3に示したカウンタ部
の内部構成を示した等価回路図である。図6は、本発明
の第1実施形態による単純マトリックス方式の強誘電体
メモリにおけるリフレッシュ動作を説明するためのフロ
ーチャート図である。
【0038】まず、図1および図2を参照して、第1実
施形態の単純マトリックス方式の強誘電体メモリの全体
構成について説明する。第1実施形態の強誘電体メモリ
は、複数のメモリセルアレイ1a、1b、・・・、1f
と、ロウデコーダ2と、カラムデコーダ3と、ロウアド
レスバッファ4と、カラムアドレスバッファ5と、ライ
トアンプ6と、入力バッファ7と、リードアンプ8と、
出力バッファ9と、電圧発生回路10と、クロック発生
部およびリフレッシュコントローラを含む制御部11
と、カウンタ部12a、12b、・・・、12fとを含
んでいる。なお、制御部11は、本発明の「リフレッシ
ュ手段」の一例である。
施形態の単純マトリックス方式の強誘電体メモリの全体
構成について説明する。第1実施形態の強誘電体メモリ
は、複数のメモリセルアレイ1a、1b、・・・、1f
と、ロウデコーダ2と、カラムデコーダ3と、ロウアド
レスバッファ4と、カラムアドレスバッファ5と、ライ
トアンプ6と、入力バッファ7と、リードアンプ8と、
出力バッファ9と、電圧発生回路10と、クロック発生
部およびリフレッシュコントローラを含む制御部11
と、カウンタ部12a、12b、・・・、12fとを含
んでいる。なお、制御部11は、本発明の「リフレッシ
ュ手段」の一例である。
【0039】メモリセルアレイ1aは、強誘電体キャパ
シタ42のみからなる単純マトリックス方式のメモリセ
ル41を複数個含んでいる。ワード線WLには、ロウデ
コーダ2が接続されており、ビット線BLには、カラム
デコーダ3が接続されている。また、参照ビット線BL
refには、リードアンプ(READ AMP.)8が
接続されている。また、リードアンプ8は、カラムデコ
ーダ3を介してライトアンプ(WRITE AMP.)
6に接続されている。また、ライトアンプ6には、入力
バッファ7が接続されている。
シタ42のみからなる単純マトリックス方式のメモリセ
ル41を複数個含んでいる。ワード線WLには、ロウデ
コーダ2が接続されており、ビット線BLには、カラム
デコーダ3が接続されている。また、参照ビット線BL
refには、リードアンプ(READ AMP.)8が
接続されている。また、リードアンプ8は、カラムデコ
ーダ3を介してライトアンプ(WRITE AMP.)
6に接続されている。また、ライトアンプ6には、入力
バッファ7が接続されている。
【0040】ロウデコーダ2は、NAND回路21と、
インバータ回路22と、トランスファゲート23と、ト
ランスファゲート24とを含んでいる。また、カラムデ
コーダ3は、NAND回路31と、インバータ回路32
と、トランスファゲート33と、トランスファゲート3
4とを含んでいる。
インバータ回路22と、トランスファゲート23と、ト
ランスファゲート24とを含んでいる。また、カラムデ
コーダ3は、NAND回路31と、インバータ回路32
と、トランスファゲート33と、トランスファゲート3
4とを含んでいる。
【0041】上記のような第1実施形態の単純マトリッ
クス方式の強誘電体メモリにおける動作について説明す
る。以下の表1には各動作時の電圧が示されている。な
お、各動作の制御は、制御部11によって行う。
クス方式の強誘電体メモリにおける動作について説明す
る。以下の表1には各動作時の電圧が示されている。な
お、各動作の制御は、制御部11によって行う。
【0042】
【表1】
以下、図1および図2ならびに表1を参照して、動作に
ついて説明する。なお、この動作説明では、図2に示す
ワード線WL2とビット線BL2との交点に位置するメ
モリセル41を選択セルとして説明する。スタンバイ時
には、全てのワード線WL1〜WL4および全てのビッ
ト線BL1〜BL4に、ロウデコーダ2およびカラムデ
コーダ3によって1/2Vccの電圧が印加されてい
る。すなわち、ロウアドレス(Row Add.)およ
びカラムアドレス(Col.Add.)が共にLレベル
になっており、NAND回路21および31の出力がH
レベルになっている。これにより、トランスファゲート
23および33がオン状態となるので、1/2Vcc
が、ワード線WL1〜WL4およびビット線BL1〜B
L4に供給される。
ついて説明する。なお、この動作説明では、図2に示す
ワード線WL2とビット線BL2との交点に位置するメ
モリセル41を選択セルとして説明する。スタンバイ時
には、全てのワード線WL1〜WL4および全てのビッ
ト線BL1〜BL4に、ロウデコーダ2およびカラムデ
コーダ3によって1/2Vccの電圧が印加されてい
る。すなわち、ロウアドレス(Row Add.)およ
びカラムアドレス(Col.Add.)が共にLレベル
になっており、NAND回路21および31の出力がH
レベルになっている。これにより、トランスファゲート
23および33がオン状態となるので、1/2Vcc
が、ワード線WL1〜WL4およびビット線BL1〜B
L4に供給される。
【0043】データ「0」の書き込み時には、スタンバ
イ状態から、ワード線WL2を0Vにするとともに、ビ
ット線BL2をVccとする。これにより、ワード線W
L2<ビット線BL2の電位差を選択されたメモリセル
41に与えることによって、データ「0」を書き込む。
すなわち、選択されたワード線WL2は、トランスファ
ゲート24によってロウデータ線(Data)に接続さ
れるとともに、選択されたビット線BL2は、トランス
ファゲート34によってカラムデータ線に接続される。
次に、入力バッファ7に入力されたデータ「0」は、ラ
イトアンプ6を用いてロウデータ線を0Vにするととも
にカラムデータ線をVccにすることによって、書き込
み動作が行われる。この場合、非選択セルにも、電位差
がかかるので、非選択セルのデータが消えるディスター
ブ現象が徐々に進行する。
イ状態から、ワード線WL2を0Vにするとともに、ビ
ット線BL2をVccとする。これにより、ワード線W
L2<ビット線BL2の電位差を選択されたメモリセル
41に与えることによって、データ「0」を書き込む。
すなわち、選択されたワード線WL2は、トランスファ
ゲート24によってロウデータ線(Data)に接続さ
れるとともに、選択されたビット線BL2は、トランス
ファゲート34によってカラムデータ線に接続される。
次に、入力バッファ7に入力されたデータ「0」は、ラ
イトアンプ6を用いてロウデータ線を0Vにするととも
にカラムデータ線をVccにすることによって、書き込
み動作が行われる。この場合、非選択セルにも、電位差
がかかるので、非選択セルのデータが消えるディスター
ブ現象が徐々に進行する。
【0044】データ「1」の書き込み時には、上記とは
逆に、ワード線WL2をVccにするとともに、ビット
線BL2を0Vにする。これにより、ワード線WL2>
ビット線BL2の電位差をメモリセルに与えることによ
って、データ「1」の書き込みを行う。この場合、選択
されたワード線WL2およびビット線BL2に接続され
ている非選択のセルは、ワード線WL2またはビット線
BL2のいずれかが1/2Vcc電源に接続されている
ため、選択されたワード線WL2およびビット線BL2
に接続されている非選択のセルに1/2Vccの電位差
が掛かる。これにより、非選択セルのデータが消えるデ
ィスターブ現象が徐々に進行する。
逆に、ワード線WL2をVccにするとともに、ビット
線BL2を0Vにする。これにより、ワード線WL2>
ビット線BL2の電位差をメモリセルに与えることによ
って、データ「1」の書き込みを行う。この場合、選択
されたワード線WL2およびビット線BL2に接続され
ている非選択のセルは、ワード線WL2またはビット線
BL2のいずれかが1/2Vcc電源に接続されている
ため、選択されたワード線WL2およびビット線BL2
に接続されている非選択のセルに1/2Vccの電位差
が掛かる。これにより、非選択セルのデータが消えるデ
ィスターブ現象が徐々に進行する。
【0045】データの読み出し時には、まず、選択され
たメモリセル41のビット線BL2が、カラムデコーダ
3によって0Vにプリチャージされる。次に、ロウデコ
ーダ2によって、ワード線WL2がVccに持ち上げら
れるので、選択されたメモリセル41の両極には、ほぼ
Vccの電位差が印加される。この場合、選択されたメ
モリセル41に記憶されているデータ(分極の方向)に
よって、ビット線BL2に現れる電圧が異なる。このビ
ット線BL2に現れる電圧と、参照ビット線BLref
に現れる電圧との電位差をリードアンプ8で増幅して出
力バッファ9から出力する。
たメモリセル41のビット線BL2が、カラムデコーダ
3によって0Vにプリチャージされる。次に、ロウデコ
ーダ2によって、ワード線WL2がVccに持ち上げら
れるので、選択されたメモリセル41の両極には、ほぼ
Vccの電位差が印加される。この場合、選択されたメ
モリセル41に記憶されているデータ(分極の方向)に
よって、ビット線BL2に現れる電圧が異なる。このビ
ット線BL2に現れる電圧と、参照ビット線BLref
に現れる電圧との電位差をリードアンプ8で増幅して出
力バッファ9から出力する。
【0046】すなわち、リードアンプ8では、参照メモ
リセル41aと、選択されたメモリセル41とを比較す
る。この場合、参照メモリセル41aは、データ「0」
のときの容量C0とデータ「1」のときの容量C1との
ちょうど中間となるような容量を有するキャパシタ42
aを含んでいる。このような参照メモリセル41aが接
続される参照ビット線BLrefの電位と選択されたビ
ット線BL2の電位とを比較することによって、データ
の読み出しを行う。
リセル41aと、選択されたメモリセル41とを比較す
る。この場合、参照メモリセル41aは、データ「0」
のときの容量C0とデータ「1」のときの容量C1との
ちょうど中間となるような容量を有するキャパシタ42
aを含んでいる。このような参照メモリセル41aが接
続される参照ビット線BLrefの電位と選択されたビ
ット線BL2の電位とを比較することによって、データ
の読み出しを行う。
【0047】なお、第1実施形態の読み出し動作は、読
み出しによってデータが消える破壊読み出しであるの
で、リードアンプ8で確定したデータをライトアンプ6
に転送した後、再書き込みを行う必要がある。
み出しによってデータが消える破壊読み出しであるの
で、リードアンプ8で確定したデータをライトアンプ6
に転送した後、再書き込みを行う必要がある。
【0048】この場合、ワード線WL2に接続されてい
る選択セル以外の非選択セルは、ワード線WL2がVc
cであるとともに、非選択ビット線が1/2Vccであ
るため、1/2Vccの電位差がセルの両端に掛かる。
また、ビット線BL2に接続される非選択セルは、ビッ
ト線BL2が0Vであるとともに、非選択ワード線が1
/2Vccであるため、1/2Vccの電位差がセルの
両端に掛かる。基本的に、この電位差では、分極反転は
起こらない。しかし、1/2Vccの電位差が多くの回
数掛かることによって、分極状態が劣化し、その結果、
データが破壊されるいわゆるディスターブ現象が生じ
る。
る選択セル以外の非選択セルは、ワード線WL2がVc
cであるとともに、非選択ビット線が1/2Vccであ
るため、1/2Vccの電位差がセルの両端に掛かる。
また、ビット線BL2に接続される非選択セルは、ビッ
ト線BL2が0Vであるとともに、非選択ワード線が1
/2Vccであるため、1/2Vccの電位差がセルの
両端に掛かる。基本的に、この電位差では、分極反転は
起こらない。しかし、1/2Vccの電位差が多くの回
数掛かることによって、分極状態が劣化し、その結果、
データが破壊されるいわゆるディスターブ現象が生じ
る。
【0049】そこで、第1実施形態では、一定回数の電
位差が非選択セルに掛かった場合、データを再書き込み
するリフレッシュ動作を行う。このようなリフレッシュ
動作を行うため、第1実施形態では、図1に示すよう
に、リフレッシュコントローラを含む制御部11を設け
るとともに、各メモリセルアレイ1a、1b、・・・、
1fごとに、書き込み回数および読み出し回数を記憶す
るメモリとしてのカウンタ部12a、12b、・・・、
12fを設けている。なお、カウンタ部12a〜12f
は、本発明の「回数検出手段」の一例である。
位差が非選択セルに掛かった場合、データを再書き込み
するリフレッシュ動作を行う。このようなリフレッシュ
動作を行うため、第1実施形態では、図1に示すよう
に、リフレッシュコントローラを含む制御部11を設け
るとともに、各メモリセルアレイ1a、1b、・・・、
1fごとに、書き込み回数および読み出し回数を記憶す
るメモリとしてのカウンタ部12a、12b、・・・、
12fを設けている。なお、カウンタ部12a〜12f
は、本発明の「回数検出手段」の一例である。
【0050】このカウンタ部12a〜12fによって、
読み出し、書き込みの各動作が行われるごとに、記憶回
数をカウントアップすることができる。これにより、書
き込み回数および読み出し回数の合計が所定回数に達し
たところで、そのメモリセルアレイに含まれる全メモリ
セルを再書き込みする。なお、読み出し動作について
は、読み出しと再書き込みの両方を併せて行うので、1
回の読み出し動作で2回とカウントする。すなわち、読
み出し後の再書き込み回数も書き込み回数に含める。
読み出し、書き込みの各動作が行われるごとに、記憶回
数をカウントアップすることができる。これにより、書
き込み回数および読み出し回数の合計が所定回数に達し
たところで、そのメモリセルアレイに含まれる全メモリ
セルを再書き込みする。なお、読み出し動作について
は、読み出しと再書き込みの両方を併せて行うので、1
回の読み出し動作で2回とカウントする。すなわち、読
み出し後の再書き込み回数も書き込み回数に含める。
【0051】第1実施形態のカウンタ部12a〜12f
は、図1および図3に示すように、各メモリセルアレイ
1a〜1fごとに設けられている。図3に示す11〜2
3のカウンタ部12a〜12fは、それぞれ、図4に示
すメモリセルアレイ1a〜1fに対応しており、同じア
ドレスで選択される。カウンタ部12a〜12fは、図
5に示すように、それぞれ、NAND回路51および5
2と、8ビットカウンタ53とを含んでいる。NAND
回路51の入力には、ロウ選択信号(RowSelec
t)とカラム選択信号(Col Select)とが入
力される。NAND回路52には、NAND回路51の
出力と、読み出し後の再書き込みを行うときに活性化さ
れるRestore信号とが入力される。
は、図1および図3に示すように、各メモリセルアレイ
1a〜1fごとに設けられている。図3に示す11〜2
3のカウンタ部12a〜12fは、それぞれ、図4に示
すメモリセルアレイ1a〜1fに対応しており、同じア
ドレスで選択される。カウンタ部12a〜12fは、図
5に示すように、それぞれ、NAND回路51および5
2と、8ビットカウンタ53とを含んでいる。NAND
回路51の入力には、ロウ選択信号(RowSelec
t)とカラム選択信号(Col Select)とが入
力される。NAND回路52には、NAND回路51の
出力と、読み出し後の再書き込みを行うときに活性化さ
れるRestore信号とが入力される。
【0052】カウンタ部12a〜12fの動作として
は、書き込み時および読み出し時にアドレスが確定する
と、選択されたメモリセルアレイに対応するカウンタ部
のノード(NAND回路52の出力)がHレベルにな
る。これにより、8ビットカウンタ53が1つカウント
アップされる。読み出し動作の場合、読み出し後の再書
き込み時に、Restore信号としてワンショットパ
ルスが現れるので、選択されたメモリセルアレイの8ビ
ットカウンタ53は、もう1つカウントアップされる。
そして、255回のカウントアップの後、リフレッシュ
信号(Refresh信号)が活性化される。
は、書き込み時および読み出し時にアドレスが確定する
と、選択されたメモリセルアレイに対応するカウンタ部
のノード(NAND回路52の出力)がHレベルにな
る。これにより、8ビットカウンタ53が1つカウント
アップされる。読み出し動作の場合、読み出し後の再書
き込み時に、Restore信号としてワンショットパ
ルスが現れるので、選択されたメモリセルアレイの8ビ
ットカウンタ53は、もう1つカウントアップされる。
そして、255回のカウントアップの後、リフレッシュ
信号(Refresh信号)が活性化される。
【0053】具体的には、図6に示すように、ステップ
S1によりスタートしてステップS2によりアドレスが
確定する。これにより、メモリセルアレイが確定する。
次に、ステップS3により、読み出しまたは書き込み動
作が行われる。この読み出しまたは書き込み動作によっ
て、ステップS4においてカウンタが1つカウントアッ
プされる。なお、読み出し動作の場合は、カウンタが2
つカウントアップされる。次に、ステップS5におい
て、カウンタ値nがある値R(第1実施形態では255
回)に達したかどうかが判断される。所定の回数R以下
である場合には、ステップS7において終了する。
S1によりスタートしてステップS2によりアドレスが
確定する。これにより、メモリセルアレイが確定する。
次に、ステップS3により、読み出しまたは書き込み動
作が行われる。この読み出しまたは書き込み動作によっ
て、ステップS4においてカウンタが1つカウントアッ
プされる。なお、読み出し動作の場合は、カウンタが2
つカウントアップされる。次に、ステップS5におい
て、カウンタ値nがある値R(第1実施形態では255
回)に達したかどうかが判断される。所定の回数R以下
である場合には、ステップS7において終了する。
【0054】また、ステップS5においてカウンタ値n
が所定回数Rであると判断された場合には、そのメモリ
セルアレイに対してアレイに含まれる全てのメモリセル
のリフレッシュ動作(アレイリフレッシュ動作)をステ
ップS6により行う。なお、アレイリフレッシュ動作
は、単純に、そのメモリセルアレイ内のメモリセルを1
つずつ読み出して再書き込みしていく動作であるので、
図2に示した4×4のマトリックスでは、ワード線WL
およびビット線BLのそれぞれの非選択セルの個数の和
3+3=6回のディスターブ(電位差)を受ける。この
ディスターブ(電位差)の回数が、所定回数R(255
回)に比べて十分小さければ問題はない。したがって、
この点を考慮して、メモリセルアレイに含まれるメモリ
セルの数を決める必要がある。
が所定回数Rであると判断された場合には、そのメモリ
セルアレイに対してアレイに含まれる全てのメモリセル
のリフレッシュ動作(アレイリフレッシュ動作)をステ
ップS6により行う。なお、アレイリフレッシュ動作
は、単純に、そのメモリセルアレイ内のメモリセルを1
つずつ読み出して再書き込みしていく動作であるので、
図2に示した4×4のマトリックスでは、ワード線WL
およびビット線BLのそれぞれの非選択セルの個数の和
3+3=6回のディスターブ(電位差)を受ける。この
ディスターブ(電位差)の回数が、所定回数R(255
回)に比べて十分小さければ問題はない。したがって、
この点を考慮して、メモリセルアレイに含まれるメモリ
セルの数を決める必要がある。
【0055】すなわち、個々のメモリセルアレイを大き
くしすぎると、1つのメモリセルアレイに含まれるメモ
リセルの回数が増加するので、リフレッシュ動作によっ
てメモリセルが受けるディスターブ(電位差)の数が増
加する。この場合には、リフレッシュ動作によってメモ
リセルのデータが消えてしまう可能性がある。したがっ
て、メモリセルが受けるディスターブ(電位差)の回数
が所定回数R(255回)に比べて十分小さくなるよう
に、メモリセルアレイの大きさを決定する必要がある。
また、逆に、メモリセルアレイを究極的に小さくする
と、1セル/1アレイになる。この場合には、1メモリ
セル毎に、メモリセルよりも面積の大きいカウンタ部を
設ける必要があるので、メモリセルアレイ全体の面積が
増加する。このため、微細化には不適である。したがっ
て、メモリセルアレイは、ある程度の大きさにするのが
好ましい。
くしすぎると、1つのメモリセルアレイに含まれるメモ
リセルの回数が増加するので、リフレッシュ動作によっ
てメモリセルが受けるディスターブ(電位差)の数が増
加する。この場合には、リフレッシュ動作によってメモ
リセルのデータが消えてしまう可能性がある。したがっ
て、メモリセルが受けるディスターブ(電位差)の回数
が所定回数R(255回)に比べて十分小さくなるよう
に、メモリセルアレイの大きさを決定する必要がある。
また、逆に、メモリセルアレイを究極的に小さくする
と、1セル/1アレイになる。この場合には、1メモリ
セル毎に、メモリセルよりも面積の大きいカウンタ部を
設ける必要があるので、メモリセルアレイ全体の面積が
増加する。このため、微細化には不適である。したがっ
て、メモリセルアレイは、ある程度の大きさにするのが
好ましい。
【0056】第1実施形態では、上記のように、誘電体
メモリのメモリセルに対して再書き込みするためのリフ
レッシュコントローラを含む制御部11を設けるととも
に、メモリセルの書き込み回数および読み出し回数をカ
ウントするカウンタ部12a〜12fを設けることによ
って、書き込み回数および読み出し回数の合計が所定の
回数に達したことに基づいて定期的にリフレッシュ動作
を行うことができる。これにより、容易に非選択セルの
データが消えるディスターブ現象を防止することができ
る。
メモリのメモリセルに対して再書き込みするためのリフ
レッシュコントローラを含む制御部11を設けるととも
に、メモリセルの書き込み回数および読み出し回数をカ
ウントするカウンタ部12a〜12fを設けることによ
って、書き込み回数および読み出し回数の合計が所定の
回数に達したことに基づいて定期的にリフレッシュ動作
を行うことができる。これにより、容易に非選択セルの
データが消えるディスターブ現象を防止することができ
る。
【0057】また、所定の個数のメモリセルを含むメモ
リセルアレイ1a〜1fごとにリフレッシュ(再書き込
み)動作を行うことによって、全てのメモリセルに対し
てリフレッシュ(再書き込み)動作を行う場合に比べ
て、リフレッシュ時にメモリセルが受けるディスターブ
(電位差)の回数を減少させることができる。これによ
り、リフレッシュ(再書き込み)動作によってデータが
消えることもない。
リセルアレイ1a〜1fごとにリフレッシュ(再書き込
み)動作を行うことによって、全てのメモリセルに対し
てリフレッシュ(再書き込み)動作を行う場合に比べ
て、リフレッシュ時にメモリセルが受けるディスターブ
(電位差)の回数を減少させることができる。これによ
り、リフレッシュ(再書き込み)動作によってデータが
消えることもない。
【0058】また、第1実施形態におけるデータの書き
換えおよび読み出しの合計が所定回数に達したことに基
づくリフレッシュ動作は、DRAMのリフレッシュ動作
などに比べて頻度が少ないので、リフレッシュ動作に必
要な電流も少なくて済む。
換えおよび読み出しの合計が所定回数に達したことに基
づくリフレッシュ動作は、DRAMのリフレッシュ動作
などに比べて頻度が少ないので、リフレッシュ動作に必
要な電流も少なくて済む。
【0059】(第2実施形態)図7は、本発明の第2実
施形態による1トランジスタ方式の強誘電体メモリの全
体構成を示したブロック図である。図8は、図7に示し
た第2実施形態の1トランジスタ方式の強誘電体メモリ
におけるメモリセルアレイ周辺の構成を示した等価回路
図である。まず、図7を参照して、この第2実施形態の
強誘電体メモリの基本的な構成は、図1に示した第1実
施形態と同様である。ただし、図7に示した第2実施形
態では、メモリセルアレイ61a、61b、・・・、6
1fが図8に示すような1トランジスタ方式のメモリセ
ル91によって構成されている。また、この第2実施形
態では、制御部71が、クロック発生部およびリフレッ
シュコントローラのみならず、リテンションコントロー
ラも含んでいる。その他の構成は第1実施形態と同様で
ある。なお、制御部71は、本発明の「リフレッシュ手
段」の一例である。
施形態による1トランジスタ方式の強誘電体メモリの全
体構成を示したブロック図である。図8は、図7に示し
た第2実施形態の1トランジスタ方式の強誘電体メモリ
におけるメモリセルアレイ周辺の構成を示した等価回路
図である。まず、図7を参照して、この第2実施形態の
強誘電体メモリの基本的な構成は、図1に示した第1実
施形態と同様である。ただし、図7に示した第2実施形
態では、メモリセルアレイ61a、61b、・・・、6
1fが図8に示すような1トランジスタ方式のメモリセ
ル91によって構成されている。また、この第2実施形
態では、制御部71が、クロック発生部およびリフレッ
シュコントローラのみならず、リテンションコントロー
ラも含んでいる。その他の構成は第1実施形態と同様で
ある。なお、制御部71は、本発明の「リフレッシュ手
段」の一例である。
【0060】また、図8に示すように、この第2実施形
態のメモリセル91は、MOSトランジスタ(セルトラ
ンジスタ)93のゲートに、強誘電体キャパシタ92を
接続したような構成を有する。これにより、強誘電体キ
ャパシタ92の分極方向によって、MOSトランジスタ
93のしきい値電圧が変化するので、メモリセル電流が
変化する。このメモリセル電流の変化を検出することに
よって、データの読み出しが行われる。この1トランジ
スタ方式のメモリセル91では、セル電流の変化を読み
出すので、ビット線容量を考慮する必要がない。このた
め、強誘電体キャパシタ92を小さくすることができる
ので、微細化に適している。また、MOSトランジスタ
93の電流を読み出せばよいので、読み出し時に強誘電
体キャパシタ92を分極反転する必要がない。その結
果、非破壊読み出しが可能である。
態のメモリセル91は、MOSトランジスタ(セルトラ
ンジスタ)93のゲートに、強誘電体キャパシタ92を
接続したような構成を有する。これにより、強誘電体キ
ャパシタ92の分極方向によって、MOSトランジスタ
93のしきい値電圧が変化するので、メモリセル電流が
変化する。このメモリセル電流の変化を検出することに
よって、データの読み出しが行われる。この1トランジ
スタ方式のメモリセル91では、セル電流の変化を読み
出すので、ビット線容量を考慮する必要がない。このた
め、強誘電体キャパシタ92を小さくすることができる
ので、微細化に適している。また、MOSトランジスタ
93の電流を読み出せばよいので、読み出し時に強誘電
体キャパシタ92を分極反転する必要がない。その結
果、非破壊読み出しが可能である。
【0061】図8に示した第2実施形態の強誘電体メモ
リでは、カラムデコーダ2のトランスファゲート23の
一方端子にRV(ロウボルテージ)線が接続されてい
る。また、カラムデコーダ3のトランスファゲート33
の一方端子には、CV(カラムボルテージ)線が接続さ
れている。
リでは、カラムデコーダ2のトランスファゲート23の
一方端子にRV(ロウボルテージ)線が接続されてい
る。また、カラムデコーダ3のトランスファゲート33
の一方端子には、CV(カラムボルテージ)線が接続さ
れている。
【0062】上記のような構成を有する第2実施形態の
1トランジスタ方式の強誘電体メモリの動作について以
下に説明する。なお、各動作におけるワード線およびビ
ット線の電圧が表2に示されている。また、各動作の制
御は、制御部71によって行う。
1トランジスタ方式の強誘電体メモリの動作について以
下に説明する。なお、各動作におけるワード線およびビ
ット線の電圧が表2に示されている。また、各動作の制
御は、制御部71によって行う。
【0063】
【表2】
スタンバイ時には、全ワード線WL1〜WL4、全ビッ
ト線BL1〜BL4および全ソース線SL1〜SL4の
全てが0Vになっている。この電圧0Vは、RV線およ
びCV線から供給される。
ト線BL1〜BL4および全ソース線SL1〜SL4の
全てが0Vになっている。この電圧0Vは、RV線およ
びCV線から供給される。
【0064】書き込み動作の際には、まず、データ
「0」を書き込む際には、スタンバイ状態から、ビット
線BL2をVppとして、ワード線WL2<ビット線B
L2の電位差を選択セルに与える。これにより、データ
「0」の書き込みを行う。また、データ「1」を書き込
む際には、逆に、ワード線WL2をVpp、ビット線B
L2を0Vとして、ワード線WL2>ビット線BL2の
電位差をメモリセルに与える。これにより、データ
「1」を書き込む。この場合、非選択のワード線WL
1、WL3およびWL4には、1/2Vppを印加する
とともに、データ「0」を書き込む際の非選択ビット線
は0V、データ「1」を書き込む際の非選択ビット線は
Vppとすることによって、非選択セルのディスターブ
を1/2Vppまでに抑える。
「0」を書き込む際には、スタンバイ状態から、ビット
線BL2をVppとして、ワード線WL2<ビット線B
L2の電位差を選択セルに与える。これにより、データ
「0」の書き込みを行う。また、データ「1」を書き込
む際には、逆に、ワード線WL2をVpp、ビット線B
L2を0Vとして、ワード線WL2>ビット線BL2の
電位差をメモリセルに与える。これにより、データ
「1」を書き込む。この場合、非選択のワード線WL
1、WL3およびWL4には、1/2Vppを印加する
とともに、データ「0」を書き込む際の非選択ビット線
は0V、データ「1」を書き込む際の非選択ビット線は
Vppとすることによって、非選択セルのディスターブ
を1/2Vppまでに抑える。
【0065】読み出し動作の際は、まず、CV線をフロ
ーティング状態にすることによって、非選択のビット線
をフローティング状態にする。次に、選択ワード線WL
2を読み出し時のワード線電圧(分極反転しない程度の
電圧)Vrに持ち上げることによって、ビット線BL2
からソースに電流が流れる。この場合、選択セルに記憶
されているデータ(分極の方向)によってビット線BL
2に流れる電流が異なるので、この電流差をリードアン
プ8で増幅して出力バッファ9から出力する。
ーティング状態にすることによって、非選択のビット線
をフローティング状態にする。次に、選択ワード線WL
2を読み出し時のワード線電圧(分極反転しない程度の
電圧)Vrに持ち上げることによって、ビット線BL2
からソースに電流が流れる。この場合、選択セルに記憶
されているデータ(分極の方向)によってビット線BL
2に流れる電流が異なるので、この電流差をリードアン
プ8で増幅して出力バッファ9から出力する。
【0066】なお、各メモリセルアレイ61a〜61f
ごとにカウンタ部12a〜12fを設けるとともに、デ
ィスターブ回数(書き込み回数)をカウントしてリフレ
ッシュする動作は、上記した第1実施形態と同様に行
う。
ごとにカウンタ部12a〜12fを設けるとともに、デ
ィスターブ回数(書き込み回数)をカウントしてリフレ
ッシュする動作は、上記した第1実施形態と同様に行
う。
【0067】ここで、この第2実施形態では、ディスタ
ーブを防止するためのリフレッシュ動作に加えて、1ト
ランジスタ方式の逆バイアスリテンションを防止するた
めのリフレッシュ動作も行う。具体的には、表2にした
がってデータ「1」の書き込みを行った後スタンバイ状
態に戻すと、図17に示したような逆バイアス状態が強
誘電体キャパシタに掛かる。この逆バイアス状態でデー
タが変化する前に、この第2実施形態ではデータのリフ
レッシュ動作を行う。すなわち、タイマー(図示せず)
を内蔵するかまたは外部のクロックにより適当な間隔を
作り、リフレッシュ動作を行う。ただし、逆バイアスに
よるデータ変化は非常にゆっくりしたものであるので、
DRAMやSRAMなどに比べてリフレッシュの間隔を
長くすることができる。
ーブを防止するためのリフレッシュ動作に加えて、1ト
ランジスタ方式の逆バイアスリテンションを防止するた
めのリフレッシュ動作も行う。具体的には、表2にした
がってデータ「1」の書き込みを行った後スタンバイ状
態に戻すと、図17に示したような逆バイアス状態が強
誘電体キャパシタに掛かる。この逆バイアス状態でデー
タが変化する前に、この第2実施形態ではデータのリフ
レッシュ動作を行う。すなわち、タイマー(図示せず)
を内蔵するかまたは外部のクロックにより適当な間隔を
作り、リフレッシュ動作を行う。ただし、逆バイアスに
よるデータ変化は非常にゆっくりしたものであるので、
DRAMやSRAMなどに比べてリフレッシュの間隔を
長くすることができる。
【0068】このため、1トランジスタ方式の逆バイア
スリテンションを防止するためのリフレッシュ動作に必
要な電流が少なくて済むので、データ保持に必要な保持
電流はわずかである。これにより、フラッシュメモリな
どの不揮発性メモリと同等に使用可能である。このた
め、たとえば、電池によるバッテリーバックアップなど
の手段を用いれば、フラッシュメモリなどの不揮発性メ
モリの代替として容易に用いることが可能である。
スリテンションを防止するためのリフレッシュ動作に必
要な電流が少なくて済むので、データ保持に必要な保持
電流はわずかである。これにより、フラッシュメモリな
どの不揮発性メモリと同等に使用可能である。このた
め、たとえば、電池によるバッテリーバックアップなど
の手段を用いれば、フラッシュメモリなどの不揮発性メ
モリの代替として容易に用いることが可能である。
【0069】第2実施形態では、上記のように、データ
の保持時間が所定時間経過したことに応答してメモリセ
ルに対してリフレッシュ動作を行うリテンションコント
ローラを含む制御部71を設けることによって、1トラ
ンジスタ方式の強誘電体メモリにおいて、スタンバイ時
(待機時)に逆バイアス状態が続くことに起因してデー
タが変化する逆バイアスリテンションを防止することが
できる。
の保持時間が所定時間経過したことに応答してメモリセ
ルに対してリフレッシュ動作を行うリテンションコント
ローラを含む制御部71を設けることによって、1トラ
ンジスタ方式の強誘電体メモリにおいて、スタンバイ時
(待機時)に逆バイアス状態が続くことに起因してデー
タが変化する逆バイアスリテンションを防止することが
できる。
【0070】また、第2実施形態では、上記第1実施形
態と同様、誘電体メモリのメモリセルに対して再書き込
みするためのリフレッシュコントローラを含む制御部7
1を設けるとともに、メモリセルの書き込み回数および
読み出し回数をカウントするカウンタ部12a〜12f
を設けることによって、書き込み回数および読み出し回
数の合計が所定の回数に達したことに基づいて定期的に
リフレッシュ動作を行うことができる。これにより、容
易に非選択セルのデータが消えるディスターブ現象を防
止することができる。
態と同様、誘電体メモリのメモリセルに対して再書き込
みするためのリフレッシュコントローラを含む制御部7
1を設けるとともに、メモリセルの書き込み回数および
読み出し回数をカウントするカウンタ部12a〜12f
を設けることによって、書き込み回数および読み出し回
数の合計が所定の回数に達したことに基づいて定期的に
リフレッシュ動作を行うことができる。これにより、容
易に非選択セルのデータが消えるディスターブ現象を防
止することができる。
【0071】また、第2実施形態では、上記第1実施形
態と同様、メモリセルアレイ61a〜61fごとにリフ
レッシュ動作を行うことによって、全てのメモリセルに
対してリフレッシュ(再書き込み)動作を行う場合に比
べて、リフレッシュ時にメモリセルが受けるディスター
ブの回数を減少させることができる。これにより、リフ
レッシュ(再書き込み)動作によってデータが消えるこ
ともない。
態と同様、メモリセルアレイ61a〜61fごとにリフ
レッシュ動作を行うことによって、全てのメモリセルに
対してリフレッシュ(再書き込み)動作を行う場合に比
べて、リフレッシュ時にメモリセルが受けるディスター
ブの回数を減少させることができる。これにより、リフ
レッシュ(再書き込み)動作によってデータが消えるこ
ともない。
【0072】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【0073】たとえば、上記第1および第2実施形態で
は、書き込み回数および読み出し回数の合計を記憶する
手段としてカウンタ部を用いたが、本発明はこれに限ら
ず、カウンタ部以外のメモリを用いても良い。
は、書き込み回数および読み出し回数の合計を記憶する
手段としてカウンタ部を用いたが、本発明はこれに限ら
ず、カウンタ部以外のメモリを用いても良い。
【0074】また、上記実施形態では、キャパシタを有
する不揮発性のメモリセルを含む不揮発性メモリとし
て、強誘電体メモリを例にとって説明したが、本発明は
これに限らず、他の不揮発性メモリにおいても適用可能
である。特に、ビット線とワード線との間に配置された
容量手段を含むマトリックス状のメモリセルを有する不
揮発性メモリに適用可能である。
する不揮発性のメモリセルを含む不揮発性メモリとし
て、強誘電体メモリを例にとって説明したが、本発明は
これに限らず、他の不揮発性メモリにおいても適用可能
である。特に、ビット線とワード線との間に配置された
容量手段を含むマトリックス状のメモリセルを有する不
揮発性メモリに適用可能である。
【0075】
【発明の効果】以上のように、本発明によれば、不揮発
性のメモリセルに対して再書き込みするためのリフレッ
シュ手段を設けることによって、たとえば、不揮発性の
メモリの一種である強誘電体メモリにおいて、非選択セ
ルのデータが消えるディスターブ現象やスタンバイ時
(待機時)に逆バイアス状態が続くことに起因してデー
タが変化する逆バイアスリテンションを防止することが
できる。
性のメモリセルに対して再書き込みするためのリフレッ
シュ手段を設けることによって、たとえば、不揮発性の
メモリの一種である強誘電体メモリにおいて、非選択セ
ルのデータが消えるディスターブ現象やスタンバイ時
(待機時)に逆バイアス状態が続くことに起因してデー
タが変化する逆バイアスリテンションを防止することが
できる。
【図1】本発明の第1実施形態による単純マトリックス
方式の強誘電体メモリの全体構成を示したブロック図で
ある。
方式の強誘電体メモリの全体構成を示したブロック図で
ある。
【図2】図1に示した第1実施形態の単純マトリックス
方式の強誘電体メモリのメモリセルアレイ周辺の構成を
示した等価回路図である。
方式の強誘電体メモリのメモリセルアレイ周辺の構成を
示した等価回路図である。
【図3】本発明の第1実施形態による単純マトリックス
方式の強誘電体メモリに用いるカウンタ部の配置状態を
説明するためのブロック図である。
方式の強誘電体メモリに用いるカウンタ部の配置状態を
説明するためのブロック図である。
【図4】図3に示した第1実施形態のカウンタ部が配置
されるメモリセルアレイを示したブロック図である。
されるメモリセルアレイを示したブロック図である。
【図5】図3に示した第1実施形態のカウンタ部の内部
構成を示した回路図である。
構成を示した回路図である。
【図6】本発明の第1実施形態による単純マトリックス
方式の強誘電体メモリにおけるリフレッシュ動作を説明
するためのフローチャート図である。
方式の強誘電体メモリにおけるリフレッシュ動作を説明
するためのフローチャート図である。
【図7】本発明の第2実施形態による1トランジスタ方
式の強誘電体メモリの全体構成を示したブロック図であ
る。
式の強誘電体メモリの全体構成を示したブロック図であ
る。
【図8】図7に示した第2実施形態の1トランジスタ方
式の強誘電体メモリにおけるメモリセルアレイ周辺の構
成を示した等価回路図である。
式の強誘電体メモリにおけるメモリセルアレイ周辺の構
成を示した等価回路図である。
【図9】従来のDRAMのメモリセルの構成を示した等
価回路図である。
価回路図である。
【図10】従来のDRAMのトレンチ型キャパシタの構
造を示した断面図である。
造を示した断面図である。
【図11】従来の1トランジスタ1キャパシタ方式の強
誘電体メモリのメモリセルを示した等価回路図である。
誘電体メモリのメモリセルを示した等価回路図である。
【図12】従来の単純マトリックス方式の強誘電体メモ
リのメモリセルアレイを示した等価回路図である。
リのメモリセルアレイを示した等価回路図である。
【図13】従来の単純マトリックス方式の強誘電体メモ
リの動作を説明するためのヒステリシス図である。
リの動作を説明するためのヒステリシス図である。
【図14】従来の単純マトリックス方式の強誘電体メモ
リにおけるディスターブ現象を説明するためのヒステリ
シス図である。
リにおけるディスターブ現象を説明するためのヒステリ
シス図である。
【図15】従来の1トランジスタ方式の強誘電体メモリ
のメモリセルを示した等価回路図である。
のメモリセルを示した等価回路図である。
【図16】図15に示した従来の1トランジスタ方式の
強誘電体メモリの書き込み時における電圧印加状態を説
明するための等価回路図である。
強誘電体メモリの書き込み時における電圧印加状態を説
明するための等価回路図である。
【図17】図15に示した従来の1トランジスタ方式の
強誘電体メモリのスタンバイ時における電圧印加状態を
説明するための等価回路図である。
強誘電体メモリのスタンバイ時における電圧印加状態を
説明するための等価回路図である。
1a〜1f、61a〜61f メモリセルアレイ
11、71 制御部(リフレッシュ手段)
12a〜12f カウンタ部(回数検出手段)
41、91 メモリセル
42、92 強誘電体キャパシタ
Claims (10)
- 【請求項1】 キャパシタを有する不揮発性のメモリセ
ルと、 前記不揮発性のメモリセルに対して再書き込みするため
のリフレッシュ手段とを備えた、メモリ。 - 【請求項2】 前記キャパシタは、ビット線と、前記ビ
ット線と交差するように配置されたワード線と、前記ビ
ット線と前記ワード線との間に配置された容量手段とか
ら構成されている、請求項1に記載のメモリ。 - 【請求項3】 前記キャパシタは、強誘電体キャパシタ
を含み、 前記容量手段は、強誘電体層を含む、請求項2に記載の
メモリ。 - 【請求項4】 前記キャパシタは、第1電界効果トラン
ジスタのゲート部分に設けられた強誘電体層を有する強
誘電体キャパシタを含む、請求項1に記載のメモリ。 - 【請求項5】 前記リフレッシュ手段は、前記データの
保持時間が所定時間経過したことに応答して、前記メモ
リセルに対して再書き込みを行う、請求項4に記載のメ
モリ。 - 【請求項6】 前記メモリセルの書き込み回数および読
み出し回数を検出する回数検出手段をさらに備え、 前記リフレッシュ手段は、前記回数検出手段によって検
出された書き込み回数および読み出し回数の合計が所定
の回数に達したことに基づいて、前記メモリセルに対し
て再書き込みを行う、請求項1〜5のいずれか1項に記
載のメモリ。 - 【請求項7】 前記回数検出手段は、カウンタを含む、
請求項6に記載のメモリ。 - 【請求項8】 複数の前記不揮発性のメモリセルを、そ
れぞれ含む複数のメモリセルアレイをさらに備え、 前記回数検出手段は、前記メモリセルアレイ毎に設けら
れており、 前記リフレッシュ手段は、前記回数検出手段によって1
つの前記メモリセルアレイに含まれる前記メモリセルの
書き込み回数および読み出し回数の合計が所定の回数に
達したことが検出されたことに基づいて、前記1つのメ
モリセルアレイに含まれる全てのメモリセルに対して再
書き込みを行う、請求項1〜7のいずれか1項に記載の
メモリ。 - 【請求項9】 キャパシタを有する不揮発性のメモリセ
ルを備えたメモリの動作方法であって、 データの書き込み回数および読み出し回数の合計が所定
の回数に達したことを検出するステップと、 前記所定の回数に達したことの検出に応答して、データ
を再書き込みする動作を行うステップとを備えた、メモ
リの動作方法。 - 【請求項10】 キャパシタを有する不揮発性のメモリ
セルを備えたメモリの動作方法であって、 データの保持時間が所定時間経過したことを検出するス
テップと、 前記所定時間経過の検出に応答して、データを再書き込
みする動作を行うステップとを備えた、メモリの動作方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001193829A JP2003007051A (ja) | 2001-06-27 | 2001-06-27 | メモリおよびその動作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2001193829A JP2003007051A (ja) | 2001-06-27 | 2001-06-27 | メモリおよびその動作方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003007051A true JP2003007051A (ja) | 2003-01-10 |
Family
ID=19032043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001193829A Withdrawn JP2003007051A (ja) | 2001-06-27 | 2001-06-27 | メモリおよびその動作方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003007051A (ja) |
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-
2001
- 2001-06-27 JP JP2001193829A patent/JP2003007051A/ja not_active Withdrawn
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