TWI299167B - Sense amplifier overdriving circuit and semiconductor device using the same - Google Patents

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TWI299167B
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Description

1299167 九、發明說明： 【發明所屬之技術領域】 本發明有關一種感應放大器之過驅動電路及使用其之 • 半導體裝置，且更特別地有關一種感應放大器之過驅動電 - 路，其過驅動感應放大器於外部電壓之位準一預定週期， 而以過驅動操作僅執行於屬於目前啓動之胞元（c e 11)區塊 的感應放大器之此一方式來防止該等感應放大器之內部電 壓在感應放大器之操作期間陡峭地降落，以及一種使用該 φ 感應放大器之過驅動電路的半導體裝置。 【先前技術】 根據電腦系統及電子通訊領域中之技術上的進步，使 用於資訊之儲存的半導體記憶裝置已朝向低成本、降低大 小、及大容量邁進。同時，因爲增強能源效率之漸增需求 ，該等半導體記憶裝置的發展已朝向抑制不必要之電流消 耗而推進。
大致地，儲存資料之動態隨機存取記憶體（DRAM)裝置 的胞元陣列包含許許多多的胞元，各個胞元包含連接於以 網狀形式所連接之字元線及位元線的一個η通道金屬氧化 物半導體（NMOS)電晶體及一個電容器。 下文中將簡略地描述此一適用的DRAM裝置。 當列位址選通（RAS)信號/RAS(其係啓動DRAM之主要 信號）變遷至主動狀態（低位準狀態）時，位址信號係輸入至 列位址緩衝器所輸出。在此狀態中，將執行列解碼操作以 解碼從列位址緩衝器所輸出之列位址信號，且藉以輸出列 97年3月5日修正替換頁 1299167 位址供應選擇胞元陣列中之該等字元線之一。 當連接於所選擇之字元線的各個胞元之資料施加於連 接至該胞元之配對的位元線（亦即，位元線BL及互補位元 ' 線/BL)時，致能一感應放大器致能信號，藉以啓動用於該 - 列位址所選擇之胞元區塊的感應放大器驅動電路。根據所 啓動之感應放大器驅動電路的操作，與該感應放大器驅動 電路相關聯之感應放大器的個別偏壓電位係變遷至中心電 位Vcore及接地電位Vss，使得感應放大器啓動。當感應 Φ 放大器啓動時，將放大位元線B L與/B L間之保持微小的電 位差；隨後，藉由行位址所選擇之行解碼器將導通一用作 個別地轉移位元線BL上之資料及位元線/BL上之資料至資 料匯流排線DB及/DB的行轉移電晶體。因此，轉移至位元 線BL之資料及轉移至位元線/BL之資料將分別傳送至資料 匯流排線DB及/DB。藉此，輸出資料至DRAM裝置之外部
也就是說，在半導體記憶裝置操作之前，各個位元線 配對之位元線BL及/BL係在預充電至1/2 Vcc的狀態中， 亦即在備用模式中。當位元線B L及/B L根據半導體記憶裝 置之操作從相關聯之胞元接收資料時，該等位元線BL及 /BL的電位將變化而具有微小的差異。當連接至位元線BL 及/BL的感應放大器開始操作於上述狀態中時，位元線BL 及/ B L的電位將分別地變化至中心電位V c 〇 r e及接地電位 Vss ’也就是說.，將執行位元線BL及/BL上之資料的放大 。來自位元線B L之所放大的資料以及來自位元線/B L之所 1299167 3月 5 放大的資料將根據行解碼器輸出信號而分別地傳送至資料 匯流排線DB及/DB。 然而，在上述習知半導體記憶裝置中，大量的電流會 ' 突然地消耗於當感應放大器開始根據內部電壓（亦即，中心 - 電位VCORE)之接收而操作時之時間點。因而，存在有其 中該內部電壓VCORE會陡峭地降落之問題。爲了要解決此 問題，已廣泛地使用一種其中半導體記憶裝置之外部及內 部電壓端子係短路於當感應放大器操作時之時間點，使得 Φ 外部電壓將供應至內部電壓端子之方法。此方法稱爲”感應 放大器之過驅動法’’，而達成該感應放大器之過驅動的電路 則稱爲’’感應放大器之過驅動電路’’。然而，在習知之感應 放大器過驅動方法中，外部電壓係施加於胞元陣列之各個 胞元區塊而不考慮該胞元區塊是否在操作中。因而，在該 感應放大器之過驅動操作的執行中之電流消耗會不必要地 過多。因此，造成半導體裝置之能源效率中之劣化（如第4 圖中所示）。 β【發明內容】 一種感應放大器之過驅動電路將過驅動感應放大器於 外部電壓之位準一預定週期，以防止在感應放大器之操作 期間該等感應放大器之內部電壓陡峭地降落。該感應放大 器之過驅動電路以過驅動操作僅執行於屬於目前啓動之胞 元區塊的感應放大器之此一方式來操作。而且，所描述的 係一種使用該感應放大器過驅動電路之半導體裝置。 根據所描述實施例之一種感應放大器之過驅動電路包 -7- 1299167 含：第一電壓驅 部電壓端子之內 地操作用以選擇 能該第一致能信 -並且輸出結果信 €|!7年3月δ f1貧正替挺頁 * _____㈣一…一一 動器，其響應第一致 部電壓至感應放大器 胞元區塊的區塊選擇 號後被致能一預定時 號；以及第二電壓驅 能信號而供應來自內 ;邏輯單元，其邏輯 信號胞元、以及在致 間的第二致能信號， 動器，其響應自該邏 輯單元所輸出之信號而供應外部電壓至該內部電壓端子。 根據所述實施例之一種半導體裝置可包含複數個感應 放大器之過驅動電路，而各個過驅動電路適於以一外部電 φ 壓位準來對感應放大器進行過驅動達一預定週期，以便在 該等感應放大器之操作期間，防止內部電壓中發生陡峭的 下降。該等感應放大器之過驅動電路之各個包含：第一電 壓驅動器，其響應第一致能信號，而供應來自內部電壓端 子之內部電壓至與該感應放大器之過驅動電路相關的該等 感應放大器之至少一者；邏輯單元’其邏輯地操作用以選 擇胞元區塊的區塊選擇信號、以及在致能該第一致能信號 後被致能一預定時間的第二致能信號胞元，並且輸出結果 ® 信號；以及第二電壓驅動器，其響應自該邏輯單元所輸出 之信號而供應外部電壓至該內部電壓端子。 - 當致能該區塊選擇信號及該第二致能信號兩者皆被致 能時，可開啓該第二電壓驅動器。 該邏輯單元可對該區塊選擇信號及該第二致能信號進 行NAND運算。 該第二電壓驅動器可爲P通道金屬氧化物半導體 (PMOS)裝置。 θΙ: έ 1299167 該邏輯單元可對該區塊選擇信號及該第二致能信號進 行AND運算。 該第二電壓驅動器可爲η通道金屬氧化物半導體 (NMOS)裝置。 該第一致能信號可爲一感應放大器致能信號’以控制 該感應放大器之操作。 該第二致能信號可爲一感應放大器過驅動信號’以控 制是否致能該感應放大器之過驅動。 【實施方式】 下文中將參照代表性之實施例來說明本發明’該等實 施例僅係使用於描繪性之目的’且本發明並未受限於該等 實施例。 第1圖係電路圖，描繪根據所述實施例之半導體裝置 。第2圖係電路圖，描繪根據所述實施例之感應放大器之 過驅動電路。
如第2圖中所示，根據所描繪之實施例的感應放大器 之過驅動電路包含一 NMOS (η通道金屬氧化物半導體）電晶 體Ν 1 1，其係電壓驅動器，供應來自內部電壓端子之內部 電壓VC ORE至感應放大器1〇〇以回應於一感應放大器致能 信號SAP; — NAND(反及）閘ND110，其NAND(反及）一用 於所企望之胞元區塊的選擇之區塊選擇信號B S和一在感 應放大器致能信號S AP之致能後致能一預定時間的感應放 大器過驅動信號 SAOVDP，及輸出結果之信號；以及一 p 通道MOS(PMOS)電晶體P110，其係電壓驅動器，供應外
1299167 部電壓VDD至內部電壓端子以回應於自該NAND閘NDl 10 所輸出之信號。 如第1圖中所示，該半導體裝置可包含複數個感應放 大器之過驅動電路，其各個用作過驅動感應放大器於外部 電壓VDD之位準一預定週期，以便防止在感應放大器之操 作期間之內部電壓VC ORE中的陡峭降落。各個感應放大器
之過驅動電路可具有第2圖之架構’也就是說，各個感應 放大器之過驅動電路可包含一 NMOS電晶體N1 1，其係電 壓驅動器，供應來自內部電壓端子之內部電壓V C 0 RE到至 少一感應放大器1〇〇以回應於一感應放大器致能信號SAP ;一 NAND(反及）閘ND1 10，其NAND (反及）一用於所企望 之胞元區塊的選擇之區塊選擇信號B S和一在該感應放大 器致能信號SAP之致能後致能一預定時間的感應放大器過 驅動信號S Α Ο V D P，及輸出結果之信號；以及一 Ρ Μ Ο S電 晶體Ρ1 10，其係電壓驅動器，供應外部電壓VDD至內部 電壓端子以回應於自該NAND閘ND1 10所輸出之信號。
該區塊選擇信號B S係一選擇相對應於藉由一字元線 所致能之胞元陣列區之所企望的一個胞元區塊之信號。如 第3圖中所示，該區塊選擇信號B S選擇一企望於即將致能 一主操作週期，亦即，資料輸入/輸出操作的胞元區塊，以 執行資料之輸入或輸出。該感應放大器致能信號S AP係一 致能信號，其係在該區塊選擇信號B S之致能之後與致能信 號S AN同時地被致能，以致能供應電壓至感應放大器！ 00 ，如第3圖中所示，而且，該感應放大器過驅動信號SA -10- 1299167 1年月，綠正替換頁:
. f、/ Π..— —J 係致能於當感應放大器100在該感應放大器致能信號SAP 之致能後開始操作之時間點，且然後使在一預定時間之後 失能。針對該預定時間，係使該感應放大器過驅動信號S A - 致能以施加外部電壓至內部電壓端子來過驅動感應放大器 • 100° 根據上述架構之半導體裝置的操作將參照第1圖至第 4圖來詳細描述。爲簡明起見，下文將僅針對相關聯於一 個感應放大器之過驅動電路來過驅動一個感應放大器而說 #明。 當半導體裝置係在其操作之前的備用模式之中時，連 接於感應放大器1 〇 〇之一對位元線，亦即，位元線B L及/B L 係預充電至1 /2 Vcc。在此狀態中，感應放大器致能信號 SAP、致能信號SAN、感應放大器過驅動信號SAOVDP、 及區塊選擇信號B S均係在失能狀態，亦即低位準狀態中， 如第3圖中所示。因此，Ν Μ Ο S電晶體N 1 1、Ν Μ Ο S電晶體 Ν12、及PMOS電晶體Ρ1 10均在關閉（OFF)狀態中，以及感 φ 應放大器1 〇〇係在非主動狀態中。 該半導體裝置可切換至其中該半導體裝置將執行諸如 資料之輸入或輸出之主動操作的主動模式。在此模式或狀 態中，若藉由區塊選擇信號B S所選擇之胞元區塊係在執行 主動操作之狀態中，亦即，在主動狀態之中時，則該區塊 選擇信號B S將變遷至即將致能之高位準。在此變遷之後， 感應放大器致能信號s Ap及致能信號S AN將立即變遷至即 將致能之高位準。爲了要過驅動感應放大器1 0 0於外部電 -11- 1299167 丨^月厂日fi督換頁 壓VDD之位準，感應放大器過驅動信號SAOVDP亦將予以 致能一預定時間。因此，感應放大器1〇〇將從感應放大器 1 〇〇開始操作之時間點藉由外部電壓VDD來過驅動該預定 時間，以防止內部電壓VCORE陡嵴地降落。 例如相較於習知之例子，在過驅動操作中之電流消耗 可藉由使用區塊選擇信號B S來控制過驅動操作，使得在主 動狀態中之過驅動操作僅執行於胞元區塊，而呈明顯地降 低。此將於下文中詳細描述。
如第1圖中所示，其係電壓供應驅動器而供應外部電 壓至相關聯之胞元區塊的各個PMO S電晶體將操作以回應 於根據用於區塊選擇信號BSO，BS1，BS2，…之相關聯者 的邏輯操作所產生之信號，而選擇個別的胞元區塊及感應 放大器過驅動信號S Α Ο V D P。
此將更詳細地參照第2圖來加以描述。爲簡明起見’ 下文將僅針對一個區塊選擇信號來說明。若藉由區塊選擇 信號B S所選擇之胞元區塊係在主動狀態之中時，則該區塊 選擇信號B S將同時地藉由主動模式之致能而變遷至高位 準，如第3圖中所示。而且，感應放大器過驅動信號SAOVDP 將變遷至高位準，亦即致能狀態，且維持於該致能狀態中 一預定時間，因而，第2圖中之N AND閘ND1 10輸出低位 準信號。從該NAND閘ND 1 1 0所輸出之信號係藉由反相器 IV110及IV111來予以緩衝且然後施加於PMOS電晶體 P1 10之閘極，因此，PMOS電晶體P1 10將導通以供應外部 電壓VDD至內部電壓端子。所以，藉由區塊選擇信號BS -12- 1299167
J 所選擇之胞元區塊將在當相關聯之感應放大器1 00開始操 作之時間點藉由外部電壓VDD來予以過驅動，使得並未存 在有其中在內部電壓端子處之電位陡峭降落的現象。
另一方面，相反於第3圖之例子，若藉由區塊選擇信 號B S所選擇之胞元區塊並在執行主動操作之狀態之中，亦 即，係在非主動狀態之中時，該區塊選擇信號B S將維持於 低位準狀態，即使當致能主動模式時更是如此。在此狀態 中，第2圖中之NAND閘ND1 10將輸出高位準信號而不考 慮感應放大器過驅動信號SAOVDP變遷至操作，亦即，至 致能狀態。在其閘極處接收來自NAND閘ND 1 1 0所輸出且 藉由反相器IV1 10及IV1 1 1予以緩衝之信號的PMOS電晶 體P 1 1 〇將關閉，以防止外部電壓VDD供應至內部電壓端 子，所以並無過驅動將執行於非主動狀態中之胞元區塊之 中，第4圖描述當與習知例之半導體裝置中之感應放大器 作相比較時，在根據本發明之半導體裝置中之感應放大器 操作期間在內部電壓端子處之電壓位準中的變化。參照第 4圖，可瞭解的是，防止過度的過驅動係可行的。 因此，感應放大器之過驅動電路及使用該感應放大器 之過驅動電路的半導體裝置可藉由致能屬於主動狀態中之 胞元區塊的感應放大器之過驅動操作，及使屬於非主動狀 態中之胞元區塊的感應放大器之過驅動操作失能而降低以 外部電壓之位準來過驅動感應放大器的電流消耗。 如第3圖中所示，當感應放大器過驅動信號S Α Ο V D P 隨後地從高位準變遷至低位準時，在第2圖中之NAND閘 -13- 1299167 J· g修正替換頁 ND1 10之輸出變成高位準’使得PMOS電晶體PI 10關閉。 因此，完成相關聯於該主動胞元區塊之感應放大器的過驅 動操作，以及維持內部電壓端子處之電位於內部電壓 VCORE之位準。
雖然在所描繪之實施例中，PMOS電晶體P1 10係使用 爲電壓驅動器來供應外部電壓VDD，以及NAND閘ND1 10 係使用爲邏輯閘，但亦可使用NMOS電晶體N1 10爲電壓 驅動器來供應外部電壓VDD，以及可使用執行AND (及）操 作之AND閘AND1 10爲邏輯閘，如第5圖中所示。 例如從上述說明明顯的是，在該感應放大器之過驅動 電路及使用該感應放大器之過驅動電路的半導體裝置中， 感應放大器係過驅動於外部電壓之位準一預定週期，而以 過驅動操作僅執行於屬於目前啓動之胞元區塊的感應放大 器之此一方式來防止該等感應放大器之內部電壓在感應放 大器之操作期間陡峭地降落；以及使用該感應放大器之過 驅動電路的半導體裝置。
【圖式簡單說明】 第1圖係電路圖，描繪根據所述實施例之半導體裝置 第2圖係電路圖，描繪根據所述實施例之感應放大器 之過驅動電路； 第3圖係使用於根據所描繪之感應放大器之過驅動電 路中的信號之時序圖； 第4圖係圖形，描述當與習知例之半導體裝置中之感 -14- 1299167 A l 吾駐替換 應放大器操作相比較時，在根據所描繪實施例之半導體裝 置中之感應放大器操作期間在內部電壓（VCORE)端子處之 電壓位準中的變化；以及 第5圖係電路圖，描繪根據另一實施例之感應放大器 之過驅動電路。 【主要元件符號說明】
100 感應放大器 VDD 外部電壓 VCORE 內部電壓 N 1 1，N 1 2 NMOS電晶體 SAP 感應放大器致能信號 ND 1 1 0 NAND(反及）閘 BS 區塊選擇信號 SAOVDP，SA 感應放大器過驅動信號 P 1 1 0 PMOS電晶體 SAN 致能信號 AND 1 00 AND(及）閘 V c o r e 中心電位 Vss 接地電位 BL，/BL 位元線 DB，/DB 資料匯流排線 -15-

Claims (1)

  1. 感應放大器之過驅動電路及使用其之半導
    1299167 第 94144178 號「 體裝置」專利案 (2008年3月修正） 十、申請專利範圍： 1 . 一種感應放大器之過驅動電路，包含： 第一電壓驅動器，其響應第一致能信號而供應來自 內部電壓端子之內部電壓至感應放大器； 邏輯單元，其邏輯地操作用以選擇胞元區塊的區塊 選擇信號胞元、以及在致能該第一致能信號後被致能一 預定時間的第二致能信號，並且輸出結果信號；以及 第二電壓驅動器，其響應自該邏輯單元所輸出之信 號而供應外部電壓至該內部電壓端子。 2 .如申請專利範圍第1項之感應放大器之過驅動電路，其 中當該區塊選擇信號及該第二致能信號兩者被致能時， 該第二電壓驅動器被開啓。 3 .如申請專利範圍第1項之感應放大器之過驅動電路，其 中該邏輯單元對該區塊選擇信號及該第二致能信號進行 NAND運算。 4 .如申請專利範圍第3項之感應放大器之過驅動電路，其 中該第二電壓驅動器係p通道金屬氧化物半導體（PMOS) 裝置。 5 .如申請專利範圍第1項之感應放大器之過驅動電路，其 中該邏輯單元對該區塊選擇信號及該第二致能信號進行 AND運算。 1299167 Γ :3 ^ 6 .如申請專利範圍第5項之感應放大器之過驅動電路，其 中該第二電壓驅動器係η通道金屬氧化物半導體（NMOS) 裝置。 7 ,如申請專利範圍第1項之感應放大器之過驅動電路，其 中該第一致能信號係感應放大器致能信號，以控制該感 應放大器之操作。 8 .如申請專利範圍第1項之感應放大器之過驅動電路，其
    中該第二致能信號係感應放大器過驅動信號，以控制該 感應放大器之過驅動的致能。 9. 一種半導體裝置，其包含複數個感應放大器之過驅動電 路，而各個過驅動電路適於以一外部電壓位準來對感應 放大器進行過驅動達一預定週期，藉以在該等感應放大 器之操作期間防止內部電壓中發生陡峭的下降，其中該 等感應放大器之過驅動電路之各個包含： 第一電壓驅動器，其響應第一致能信號，而供應來 自內部電壓端子之內部電壓至與該感應放大器之過驅動 電路相關的該等感應放大器之至少一者； 邏輯單元，其邏輯地操作用以選擇胞元區塊的區塊 選擇信號、以及在致能該第一致能信號後被致能一預定 時間的第二致能信號胞元，並且輸出結果信號；以及 第二電壓驅動器，其響應自該邏輯單元所輸出之信 號而供應外部電壓至該內部電壓端子。 1 0 ·如申請專利範圍第9項之半導體裝置，其中當該區塊選 擇信號及該第二致能信號兩者被致能時，該第二電壓驅 -2-
    1299167 動器被開啓。 11.如申請專利範圍第9項之半導體裝置，其中該邏輯單元 對該區塊選擇偏號及該弟一致能信號進行N A N D運算。 1 2 .如申請專利範圍第1 1項之半導體裝置，其中該第二電壓 驅動器係P通道金屬氧化物半導體（PMOS)裝置。 13. 如申請專利範圍第9項之半導體裝置，其中該邏輯單元 對該區塊選擇信號及該第二致能信號進行AND運算。
    14. 如申請專利範圍第13項之半導體裝置，其中該第二電壓 驅動器係η通道金屬氧化物半導體（NMOS)裝置。 1 5 .如申請專利範圍第9項之半導體裝置，其中該第一致能 信號係感應放大器致能信號，以控制該感應放大器之操 作。 i 6 .如申請專利範圍第9項之半導體裝置，其中該第二致能 信號係感應放大器過驅動信號，以控制該感應放大器之 過驅動的致能。
    9受；^曰修正替換頁 1299167 七、指定代表圖·· (一） 本案指定代表圖為：第2圖。 (二) 本代表圖之元件符號簡單說明: 100 感 應 放 大 器 VDD 外 部 電 壓 N 1 1，N 1 2 NMOS 電 晶 體 SAP 感 m hux、 放 大 器 致 能 信 號 BS 區 塊 ^EB m 擇 信 號 SAOVDP 感 應 放 大 器 過 驅 動 信號 SAN 致 能 信 號 Vss 接 地 電 位 BL，/BL 位 元 線 VCORE 內 部 電 壓
    八、本案若有化學式時，請揭示最能顯示發明特徵的化學式：
    -4- (S )
TW094144178A 2005-04-01 2005-12-14 Sense amplifier overdriving circuit and semiconductor device using the same TWI299167B (en)

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