CN113948127A - 具有盖写锁存于感测放大器中的数据的驱动电路的装置 - Google Patents

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CN113948127A CN202110788611.7A CN202110788611A CN113948127A CN 113948127 A CN113948127 A CN 113948127A CN 202110788611 A CN202110788611 A CN 202110788611A CN 113948127 A CN113948127 A CN 113948127A
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荒井実成
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Abstract

本申请案涉及具有盖写锁存于感测放大器中的数据的驱动电路的装置。本文中公开一种设备，其包含：第一数字线及第二数字线；感测放大器，其经配置以放大所述第一数字线与所述第二数字线之间的电势差；驱动电路，其经配置以将所述第一数字线及所述第二数字线中的每一者驱动到彼此不同的第一逻辑电平及第二逻辑电平中的一者；第一晶体管，其耦合于所述驱动电路与所述第一数字线之间；第二晶体管，其耦合于所述驱动电路与所述第二数字线之间；和控制电路，其经配置以响应于写入命令而将第一电势供应到所述第一晶体管和所述第二晶体管的控制电极，且响应于读取命令而将与所述第一电势不同的第二电势供应到所述第一晶体管和所述第二晶体管的所述控制电极。

Description

具有盖写锁存于感测放大器中的数据的驱动电路的装置
技术领域
本申请案涉及具有盖写锁存于感测放大器中的数据的驱动电路的装置。
背景技术
在一般动态随机存取存储器(dynamic random access memory，DRAM)中，在将执行读取操作时按次序发布动作(ACT)命令及读取(READ)命令，且在将执行写入操作时按次序发布动作命令及写入(WRITE)命令。因此，在已发布动作命令时，未确定执行读取操作还是写入操作。另一方面，US 2011/0007593 A1公开一种可在空闲(IDLE)状态下发布读取命令或写入命令的存储器装置。在这类存储器装置中，根据在空闲状态下发布的命令来确定是否执行读取操作或写入操作。
发明内容
本申请案的方面涉及一种设备，其包括：第一数字线及第二数字线；感测放大器，其经配置以对第一电源电势及第二电源电势进行操作且放大所述第一数字线与所述第二数字线之间的电势差，所述感测放大器具有供应有所述第一电源电势的第一电源节点和供应有所述第二电源电势的第二电源节点；第一晶体管，其耦合于所述第一电源节点与供应所述第一电源电势的第一电源线之间；第二晶体管，其耦合于所述第二电源节点与供应所述第二电源电势的第二电源线之间；驱动电路，其经配置以将所述第一数字线及所述第二数字线中的每一者驱动到彼此不同的第一逻辑电平及第二逻辑电平中的一者；第三晶体管，其耦合于所述驱动电路与所述第一数字线之间；第四晶体管，其耦合于所述驱动电路与所述第二数字线之间；及控制电路，其经配置以在所述第二晶体管保持在断开状态时且在所述第三晶体管和所述第四晶体管响应于第一命令而进入接通状态之前使所述第一晶体管进入接通状态。
本申请案的另一方面涉及一种设备，其包括：第一数字线及第二数字线；感测放大器，其经配置以放大所述第一数字线与所述第二数字线之间的电势差；驱动电路，其经配置以将所述第一数字线及所述第二数字线中的每一者驱动到彼此不同的第一逻辑电平及第二逻辑电平中的一者；第一晶体管，其耦合于所述驱动电路与所述第一数字线之间；第二晶体管，其耦合于所述驱动电路与所述第二数字线之间；及控制电路，其经配置以响应于写入命令而将第一电势供应到所述第一晶体管和所述第二晶体管的控制电极，且响应于读取命令而将与所述第一电势不同的第二电势供应到所述第一晶体管和所述第二晶体管的所述控制电极。
本申请案的又一方面涉及一种设备，其包括：感测放大器，其包含经配置以响应于供应有第一电源电势而被激活的下拉部分和经配置以响应于供应有第二电源电势而被激活的上拉部分；及控制电路，其在写入操作的第一时间经配置以控制所述感测放大器通过在供应所述第一电源电势的情况下激活所述下拉部分且在不供应所述第二电源电势的情况下不激活所述上拉部分来放大数据。
附图说明
图1为展示根据本公开的半导体装置的配置的框图。
图2是说明根据本公开的半导体装置的状态转换的图。
图3是说明根据本公开的半导体装置的主要部分的配置的电路图。
图4是感测放大器及其附近的电路图。
图5是用于解释根据本公开的半导体装置的操作的波形图。
具体实施方式
下文将参考附图来详细解释本发明的各种实施例。以下详细描述参考借助于说明展示可以实践的本发明的特定方面和实施例的附图。这些实施例经充分详细描述以使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下，可以利用其它实施例，且可以作出结构、逻辑和电性改变。本文中所公开的各种实施例不一定相互排斥，因为一些所公开实施例可以与一或多个其它所公开实施例组合以形成新的实施例。
图1中所展示的半导体装置10为例如DRAM，且包含存储器单元阵列11、执行对存储器单元阵列11的存取的存取控制电路12，及执行数据到/从存储器单元阵列11的输入/输出的I/O电路13。存取控制电路12基于经由命令地址端子14从外部控制器输入的命令地址信号CA执行对存储器单元阵列11的存取。在读取操作时，从存储器单元阵列11读取的数据DQ经由I/O电路13输出到数据端子15。在写入操作时，从外部控制器输入至数据端子15的数据DQ经由I/O电路13供应到存储器单元阵列11。
命令地址信号CA包含命令及地址。半导体装置10的状态由命令定义。如图2中所展示，当在半导体装置10处于空闲状态时发布读取命令时，半导体装置10转换到读取状态。在读取操作结束时，半导体装置10返回到空闲状态。同时，当在半导体装置10处于空闲状态时发布写入命令时，半导体装置10转换到写入状态。在写入操作结束时，半导体装置10返回到空闲状态。以此方式，由于在通用DRAM中使用的动作命令不在根据本发明实施例的半导体装置10中使用，因此通过在空闲状态下发布的命令来确定执行读取操作还是写入操作。
存储器单元阵列11包含图3中展示的多个存储器组20。多个数字线对DL0、DL1、DL2、DL3……提供于存储器组20中的每一者中。数字线对DL0由互补数字线DL0T及DL0B构成，数字线对DL1由互补数字线DL1T及DL1B构成，数字线对DL2由互补数字线DL2T及DL2B构成，且数字线对DL3由互补数字线DL3T及DL3B构成。数字线对DL分别连接到对应感测放大器30。另外，数字线对DL分别经由对应列开关40连接到本地I/O线对LIO。列开关40中的每一者包含N沟道MOS晶体管41及42。晶体管41分别连接于一个本地I/O线LIOT与数字线DL0T、DL1T、DL2T、DL3T……之间。晶体管42分别连接于另一本地I/O线LIOB与其它数字线DL0B、DL1B、DL2B、DL3B……之间。列开关40分别供应有对应列选择信号CS。具体来说，列选择信号CS0、CS1、CS2、及CS3分别供应到对应于数字线对DL0、DL1、DL2及DL3的列开关40。分配给同一本地I/O线对的列选择信号CS被专门激活。
本地I/O线对LIO经由主I/O线对MIO连接到I/O电路13。主I/O线对MIO由互补主I/O线MIOT及MIOB构成。在读取操作时，从存储器组20读取的读取数据经由本地I/O线对LIO和主I/O线对MIO传送到I/O电路13。在写入操作时，从外部供应到I/O电路13的写入数据经由主I/O线对MIO传送到本地I/O线对LIO。驱动电路51放置在主I/O线MIOT与本地I/O线LIOT之间，并且驱动电路52放置在主I/O线MIOB与本地I/O线LIOB之间。驱动电路51和52用于在写入操作时驱动本地I/O线对LIO。在写入操作时，存在锁存于感测放大器30中的数据反相的情况和数据未反相的情况。
如图4中所展示，感测放大器30中的每一者包含交叉耦合的P沟道MOS晶体管P1和P2，和交叉耦合的N沟道MOS晶体管N1和N2。晶体管P1和N1的漏极构成第一数据节点31且连接到对应数字线DLT。晶体管P2和N2的漏极构成第二数据节点32且连接到对应数字线DLB。晶体管P1和P2的源极构成第一电源节点33且连接到公共源极线SAP。晶体管N1和N2的源极构成第二电源节点34且连接到公共源极线SAN。N沟道MOS晶体管35连接在供应阵列电势VARY的电源线V1与公共源极线SAP之间。感测信号PSA供应到晶体管35的栅极电极。N沟道MOS晶体管36连接在供应接地电势VSS的电源线V2与公共源极线SAN之间。感测信号NSA供应到晶体管36的栅极电极。因此，交叉耦合的晶体管P1和P2在晶体管35接通时被激活，且交叉耦合的晶体管N1和N2在晶体管36接通时被激活。
存储器单元MC连接到数字线DLT和DLB中的每一者。存储器单元MC中的每一者具有其中单元晶体管T和单元电容器C串联连接的配置。单元晶体管T的栅极电极连接到对应字线WL，且单元晶体管T的源极/漏极连接到对应数字线DLT或DLB。字线WL由字驱动器50驱动。
接下来解释根据本实施例的半导体装置10的操作。
图5是用于解释半导体装置10的写入操作的波形图。通过在空闲状态下将写入命令发布到半导体装置10来执行写入操作。当发布写入命令时，基于包含于命令地址信号CA中的地址在时间t1驱动预定字线WL。图5展示连接到数字线DLB的存储器单元MC由选定字线WL选择且保持在选定存储器单元MC中的数据处于低电平的情况。因此，当在时间t1驱动字线WL时，数字线DLB的电势逐渐减小。数字线DLT的电势大体上不改变。
接下来，在时间t2激活感测信号NSA。此时，感测信号PSA保持在非作用中状态。当激活感测信号NSA时，将接地电势VSS供应到公共源极线SAN，且因此激活交叉耦合的晶体管N1和N2。因此，数字线DLB的电势更多地减小。然而，由于感测信号PSA此时处于非作用中状态，其它数字线DLT的电势并不增大，且因此数字线DLB的电势平缓地减小。
接下来，在时间t3激活列选择信号CS。并且此时，感测信号PSA保持在非作用中状态。当激活列选择信号CS时，接通构成所选列开关40的晶体管41和42，且因此用本地I/O线对LIO上的写入数据重写锁存于对应感测放大器30中的数据。图5展示本地I/O线LIOT处于低电平且本地I/O线LIOB处于高电平的实例。由于对应数字线DLT的电势相应地减小且对应数字线DLB的电势增大，所以锁存于感测放大器30中的数据迅速地反相。此时，感测信号PSA处于非作用中状态，且因此数字线DLT的电势在不受感测放大器30中的晶体管P1影响的情况下迅速地减小。在此阶段的数字线DLB的电势受列选择信号CS的电平的限制。也就是说，假设列选择信号CS的电平为VYS3且构成列开关40的晶体管41和42的阈值电压为Vth，那么数字线DLB的电势限于VYS3-Vth。电平VYS3低于阵列电势VARY。也就是说，电平VYS3处于接地电势VSS与阵列电势VARY之间的电平。列选择信号CS在时间t4返回到非作用中状态。
接下来，在时间t5激活感测信号PSA。当激活感测信号PSA时，将阵列电势VARY供应到公共源极线SAP，且因此激活交叉耦合的晶体管P1和P2。因此，数字线DLB的电势增大到阵列电势VARY。当其后复位字线WL时，完成一系列写入操作。如上文所描述，在写入操作时，在激活字线WL之后，按次序激活感测信号NSA、列选择信号CS和感测信号PSA。因此，锁存于相关感测放大器30中的数据可轻易地反相。与其相关联的，列选择信号CS的电平VYS3经启用以设置在比阵列电势VARY低的电平，且可实现电流消耗的减少。
另一方面，在读取操作时，感测信号NSA和PSA都在时间t2激活，如通过图5中的虚线所指示。因此，感测放大器30中的所有晶体管P1、P2、N1和N2经激活，且感测放大器30将数字线DLT和DLB中的一者驱动到阵列电势VARY且将其另一者驱动到接地电势VSS。当其后在时间t3激活列选择信号CS时，相关数字线对DLT和DLB上的数据被传送到本地I/O线对LIO。为了减少此时的传送损耗，优选的是将列选择信号CS的电平VYS4设置为比VYS3高的电势，且更优选的是将电平VYS4设置为比阵列电势VARY高的电势。
虽然已经在某些优选实施例及实例的上下文中公开了本发明，但是所属领域的技术人员应理解，本发明延伸超出专门公开的实施例到其它替代实施例和/或本发明及其显而易见的修改及等效物的使用。另外，基于本公开，在本发明的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期可以进行实施例的特定特征和方面的各种组合或子组合，并且仍处于本发明的范围内。应理解，所公开实施例的各种特征和方面能够彼此组合或替代彼此以便形成所公开的本发明的变化模式。因此，希望本文所公开的本发明中的至少一些的范围不应受上文所描述的特定公开实施例的限制。

Claims (20)

1.一种设备，其包括：
第一数字线及第二数字线；
感测放大器，其经配置以对第一电源电势及第二电源电势进行操作且放大所述第一数字线与所述第二数字线之间的电势差，所述感测放大器具有供应有所述第一电源电势的第一电源节点和供应有所述第二电源电势的第二电源节点；
第一晶体管，其耦合于所述第一电源节点与供应所述第一电源电势的第一电源线之间；
第二晶体管，其耦合于所述第二电源节点与供应所述第二电源电势的第二电源线之间；
驱动电路，其经配置以将所述第一数字线及所述第二数字线中的每一者驱动到彼此不同的第一逻辑电平及第二逻辑电平中的一者；
第三晶体管，其耦合于所述驱动电路与所述第一数字线之间；
第四晶体管，其耦合于所述驱动电路与所述第二数字线之间；及
控制电路，其经配置以在所述第二晶体管保持在断开状态时且在所述第三晶体管和所述第四晶体管响应于第一命令而进入接通状态之前使所述第一晶体管进入接通状态。
2.根据权利要求1所述的设备，其中所述控制电路进一步经配置以在所述第三晶体管和所述第四晶体管响应于所述第一命令而进入接通状态之后使所述第二晶体管进入接通状态。
3.根据权利要求2所述的设备，其中所述第一命令为写入命令。
4.根据权利要求2所述的设备，其中所述控制电路进一步经配置以在所述第三晶体管和所述第四晶体管响应于第二命令而进入接通状态之前使所述第一晶体管和所述第二晶体管进入接通状态。
5.根据权利要求4所述的设备，其中所述第一晶体管和所述第二晶体管响应于所述第二命令大体上同时进入接通状态。
6.根据权利要求4所述的设备，其中所述第二命令为读取命令。
7.根据权利要求5所述的设备，
其中所述控制电路进一步经配置以响应于所述第一命令而将第三电势供应到所述第三晶体管和所述第四晶体管的控制电极，且响应于所述第二命令而将第四电势供应到所述第三晶体管和所述第四晶体管的所述控制电极，且
其中所述第三电势低于所述第四电势。
8.根据权利要求7所述的设备，
其中所述第二电势高于所述第一电势，且
其中所述第三电势低于所述第二电势。
9.根据权利要求8所述的设备，其中所述第四电势高于所述第二电势。
10.一种设备，其包括：
第一数字线及第二数字线；
感测放大器，其经配置以放大所述第一数字线与所述第二数字线之间的电势差；
驱动电路，其经配置以将所述第一数字线及所述第二数字线中的每一者驱动到彼此不同的第一逻辑电平及第二逻辑电平中的一者；
第一晶体管，其耦合于所述驱动电路与所述第一数字线之间；
第二晶体管，其耦合于所述驱动电路与所述第二数字线之间；及
控制电路，其经配置以响应于写入命令而将第一电势供应到所述第一晶体管和所述第二晶体管的控制电极，且响应于读取命令而将与所述第一电势不同的第二电势供应到所述第一晶体管和所述第二晶体管的所述控制电极。
11.根据权利要求10所述的设备，其中所述第一电势低于所述第二电势。
12.根据权利要求11所述的设备，
其中所述感测放大器经配置以将所述第一数字线及所述第二数字线中的每一者驱动到彼此不同的第三电势和第四电势中的一者，且
其中所述第一电势在所述第三电势与所述第四电势之间。
13.根据权利要求12所述的设备，其中所述第二电势高于所述第三电势和所述第四电势。
14.根据权利要求12所述的设备，其中响应于所述写入命令，所述感测放大器经配置以所述第一晶体管和所述第二晶体管进入接通状态之前将所述第一数字线及所述第二数字线中的一者驱动到所述第三电势，且在所述第一晶体管和所述第二晶体管进入接通状态之后将所述第一数字线及所述第二数字线中的另一者驱动到所述第四电势。
15.一种设备，其包括：
感测放大器，其包含经配置以响应于供应有第一电源电势而被激活的下拉部分和经配置以响应于供应有第二电源电势而被激活的上拉部分；及
控制电路，其在写入操作的第一时间经配置以控制所述感测放大器通过在供应所述第一电源电势的情况下激活所述下拉部分且在不供应所述第二电源电势的情况下不激活所述上拉部分来放大数据。
16.根据权利要求15所述的设备，其中在所述写入操作的所述第一时间之后的所述写入操作的第二时间处，所述控制电路经配置以在激活所述下拉部分且不激活所述上拉部分的情况下盖写所述感测放大器中的数据。
17.根据权利要求16所述的设备，其中在所述写入操作的所述第二时间之后的所述写入操作的第三时间处，所述控制电路经配置以在供应所述第二电源电势的情况下激活所述上拉部分。
18.根据权利要求15所述的设备，其中在读取操作中，所述控制电路经配置以控制所述感测放大器通过大体上同时激活所述上拉部分和下拉部分两者来放大数据。
19.根据权利要求15所述的设备，其进一步包括在所述感测放大器的所述下拉部分与供应有所述第一电源电势的第一电压节点之间的第一晶体管和在所述感测放大器的所述上拉部分与供应有所述第二电源电势的第二电压节点之间的第二晶体管。
20.根据权利要求19所述的设备，其中在所述写入操作的所述第一时间，所述控制电路经配置以在所述第二晶体管保持于断开状态的同时使所述第一晶体管进入接通状态。
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