TWI292175B - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
TWI292175B
TWI292175B TW094119502A TW94119502A TWI292175B TW I292175 B TWI292175 B TW I292175B TW 094119502 A TW094119502 A TW 094119502A TW 94119502 A TW94119502 A TW 94119502A TW I292175 B TWI292175 B TW I292175B
Authority
TW
Taiwan
Prior art keywords
film
hard mask
exposed
etch stop
conductive
Prior art date
Application number
TW094119502A
Other languages
English (en)
Other versions
TW200623211A (en
Inventor
Jae Heon Kim
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200623211A publication Critical patent/TW200623211A/zh
Application granted granted Critical
Publication of TWI292175B publication Critical patent/TWI292175B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Description

1292175 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體元件 發明係關於一種N AN D快閃記憶體 【先前技術】 一般而言’在形成半導體元件 用以界定金屬線之蝕刻製程中，會 時間點之蝕刻停止膜。 ϋ 但是，若在用以界定金屬線之 刻，則會傷害到位在下方的膜。在 體元件劣化，甚至被破壞的缺點。 因此，若在用以界定金屬線之 刻’則需要一種可以對下方膜的傷 【發明內容】 因此，有鑑於上述之問題，本 種半導體元件之製造方法，即使在 Φ製程中的過度蝕刻之情形下，也可 的傷害。 爲了達成上述之目的，根據本 供一種形成半導體元件的金屬線之 驟：在其中已形成第一接合區之半 第一蝕刻停止膜、第一中間層絕緣 、第二蝕刻停止膜、緩衝氧化物膜 膜；將上述的結果製作成圖案，直 之製造方法。尤其，本 之製造方法。 的金屬線之製程中，在 形成用以界定蝕刻停止 蝕刻製程中執行過度蝕 此情形下，會有使半導 蝕刻製程中執行過度蝕 害減至最小之方法。 發明之目的係要提供一 用以界定金屬線之蝕刻 以最小化對下方膜品質 發明之方向，本發明提 方法，其中包含下列步 導體基板上，依續形成 膜、第二中間層絕緣膜 、和第一硬式遮罩導電 到曝露出第一蝕刻停止 1292175 膜，以形成貫穿第一接合區之接觸孔洞；使 月吴當作触刻遮罩，將第一鈾刻停止膜製作成 表面上，形成和第一硬式遮罩導電膜相同的 執行硏磨製程，以界定接觸栓塞，直到曝露 膜；在含有接觸栓塞的結果表面上，依續形 絕緣膜、第三硬式遮罩導電膜、和抗反射膜 製作成圖案’以界定要形成溝渠之區域，而 形成具有梯形剖面之抗反射膜；使用具有梯 # 射膜當作蝕刻遮罩，製作硬式遮罩圖案；將 作成圖案，直到曝露出第二蝕刻停止膜，因 穿透已曝露的接觸栓塞之溝渠；使用製成圖 刻遮罩，將第二蝕刻停止膜製作成圖案；及 ，形成和第二硬式遮罩導電膜相同的導電膜 磨製程，以界定金屬線，直到曝露出第三中 在實施例中，第一硬式遮罩導電膜係多 在實施例中，第二硬式遮罩導電膜係鎢 ® 在實施例中，具有梯形剖面之抗反射膜 程，係使用HBr氣體之蝕刻製程執行。 在實施例中，硬式遮罩的圖案製作製程 、Cl2、02、BC13和N2所組合形成的化合物 程。 在實施例中，只執行直到曝露出第二蝕 刻製程，係使用C4F8、CH2F2、Ar和N2的混 、CH2F2和Ar的混合氣體，C5F8、Ar和〇2 用製成圖案的 圖案；在結果 導電膜，然後 出緩衝氧化物 成第三中間層 ;將抗反射膜 且在此同時， 形剖面之抗反 上述的結果製 此可以界定出 案的膜當作蝕 在結果表面上 ，然後執行硏 間層絕緣膜。 晶矽膜。 膜。 的圖案製作製 ，係使用sf6 ’執行蝕刻製 刻停止膜之蝕 合氣體，C 4 F 8 的混合氣體， 1292175 及C5F8、Ar和O2CH2F2的混合氣體其中之一*執f"T。 在實施例中，一當曝露出緩衝氧化物膜時，執行硏磨 * 多晶矽膜製程，直到多晶矽膜硬式遮罩被移除。 在實施例中，一當曝露出第二蝕刻停止膜時，執行硏 磨鎢膜，直到鎢膜硬式遮罩被移除。 . 【實施方式】 下面將參考附圖，詳細說明本發明之實施例。因爲這 些實施例之提供，係要使一般熟悉此項技術之人士能夠瞭 # 解本發明，所以他們可以用各種不同的方式修正，因此本 發明的範圍不受限於此處所說明之實施例。 有一薄膜被說成’’在”另一薄膜或半導體基板之上，係 指該薄膜係直接接觸該另一薄膜或半導體基板。或者，一 個或多個薄膜可以插在該薄膜和該另一薄膜或半導體基板 之間。此外，在圖示中，各層的厚度和尺寸係被放大，以 爲了方便說明和瞭解。使用相似的參考數字表示相同或相 似的構件。 W 第1圖到第7圖爲根據本發明實施例，用以說明形成 半導體元件的金屬線之方法的橫截面圖。 首先參考第1圖，在半導體基板10之上的預定區域， 形成許多彼此相互平行的隔離膜（未圖示），以界定主動區 域。將NAND快閃記憶體元件大致上分成單胞區（未圖示） 和週邊區（未圖示）。單胞區係由許多帶線所構成，其中各 帶線係以串接方式連接源極選擇電晶體（未圖示），許多記 憶體單胞（未圖示）和汲極選擇電晶體（未圖示）。週邊區（未 1292175 圖示）具有形成在其中之週邊電晶體。 在具有已形成的電晶體和記憶體單胞之整個結構上， 執行離子佈植製程，於是，在半導體基板的源極選擇電晶 體側上，形成源極區（未圖示），在半導體基板的汲極選擇 電晶體側上，形成汲極區1 00 (參考第2圖），及在記億體單 胞之間形成雜質區（未圖示）。 在整個結構上，形成第一蝕刻停止膜1 2和第一中間層 絕緣膜1 4。然後形成穿透曝露的源極區之源極接觸栓塞1 6 〇 在含有源極接觸栓塞1 6的整個結構上，依序形成第二 中間層絕緣膜1 8、第二蝕刻停止膜2 0、緩衝氧化物膜2 2 、及用以當作硬式遮罩之多晶矽膜24。 多晶矽膜24係用以當作圖案製作製程之硬式遮罩。多 晶矽膜2 4的形成，係爲了確保在對稍後會形成在硬式遮罩 上之光阻執行蝕刻製程時的邊界。多晶矽膜2 4的形成，也 可使其在硏磨製程，如回蝕刻製程的同時，可以被移除， 其中硏磨製程係在多晶矽膜24被埋入在後續的接觸孔洞 之後執行。. 用以形成汲極接觸检塞的第一光阻圖案P R1 ’係形成 在用以當作硬式遮罩之多晶矽膜2 4的預定區域上。 其次參考第2圖，使用已形成的第一光阻圖案PR1當 作蝕刻遮罩，執行蝕刻製程，直到下面的第一蝕刻停止膜 12曝露出來。 然後使用上述已被蝕刻的膜當作鈾刻遮罩’對曝露的 1292175 第一蝕刻停止膜1 2執行蝕刻製程，因此可以形成穿透曝露 的汲極區1 〇〇之汲極接觸孔洞DT。 當在停止在第一蝕刻停止膜之蝕刻製程後，對第一蝕 刻停止膜執行蝕刻製程時，可以提供均勻化的接觸電阻， 使得可以最小化半導體基板的損失。 參考第3圖，在形成汲極接觸孔洞DT之結果表面上 ，形成多晶矽膜。然後執行平坦化製程，如回鈾刻製程， 直到曝露出緩衝氧化物膜22，於是形成汲極接觸栓塞26 •。 在此情形下，在回蝕刻製程中，晶圓幾何形狀係在毗 鄰汲極接觸栓塞中之多晶矽膜的絕緣膜之間形成。 在用以形成汲極接觸栓塞2 6之回蝕刻製程中，移除在 下面的硬式遮罩，並且一直到包含多晶矽膜2 4也一起被移 除。 參考第4圖，在含有汲極接觸栓塞2 6的結果表面上， 依序形成第三中間層絕緣膜2 8、用以當作硬式遮罩之鎢膜 .3 0、及抗反射膜3 2。 在抗反射膜3 2之上’形成用以界定金屬線之第二光阻 圖案PR2。使用鎢膜形成硬式遮罩的原因，係爲了使鎢膜 可以用平坦化製程同步移除，其中該平坦化製程係在鎢膜 被埋入在後續的溝渠中之後執行。 參考第5圖’使用已形成的第二光阻圖案pR2當作蝕 刻遮罩’飩刻抗反射膜3 2 ’於是形成具有梯形剖面之抗反 射膜3 2。 1292175 、 若在用以形成具有梯形剖面之抗反射膜3 2的触刻製 程中，使用Η B r氣體，則會產生大量的聚合物，而聚合物 會ί几積在抗反射膜圖案之上，使形成梯形剖面。 使用第二光阻圖案PR2和具有梯形剖面之抗反射膜蝕 刻遮罩3 2，將鎢膜硬式遮罩3 0製作成圖案。 當形成具有梯形剖面之抗反射膜時，用以當作下面硬 式遮罩之鎢膜的臨界尺寸（CD)會增加。用製作鎢膜硬式遮 罩的圖案之飩刻製程，係使用由S F 6、C 12、0 2、B C 13和N 2 ®所,組合形成的化合物執行。 參考第6圖，使用製成圖案的鎢膜硬式遮罩30和具有 梯形剖面之抗反射膜蝕刻遮罩3 2當作遮罩，執行蝕刻製程 ，直到曝露出_下面的第二蝕刻停止膜20，於是可以形成用 於位元線之溝渠MT。 第二蝕刻停止膜20保留在溝渠MT下面的部分。在後 續用於金屬線之導電膜的埋入製程中，在第二蝕刻停止膜 2 0之上，形成用於金屬線之導電膜。 0 因爲當曝露出蝕刻停止膜時就停止溝渠蝕刻製程，所 以可以得到厚度均勻的金屬線。由於如此，所以在用以形 成下面接觸的蝕刻製程中，藉由應用低厚度的下方氧化物 膜，可以確保接觸蝕刻邊界。 一直執行到曝露出第二蝕刻停止膜之鈾刻製程’係使 用對爲氧化物膜之中間層絕緣膜和蝕刻停止膜具有很高選 擇比例之製程執行。在此情形下，該蝕刻製程係使用C4Fs 、C Η 2 F 2、A r和Ο 2的混合氣體，C 4 F 8、C Η 2 F 2和A r的混合 -10- 1292175 氣體’ C 5 F 8、A r和Ο 2的混合氣體，及C 5 F 8、A ι·和Ο 2 C Η 2 F 2 的混合氣體執行。 參考第7圖，在包含溝渠MT的結果表面上，形成導 電膜，如鎢膜。執行硏磨製程，直到曝露出第三中間層絕 緣膜2 8，於是完成金屬線3 4的形成製程。 在將鎢埋入溝渠之後所執行的硏磨製程中，也可以移 除用以當作硬式遮罩之鎢膜3 0。 第8圖和第9圖爲根據本發明實施例，用以說明形成 ® 半導體元件的金屬線之方法的橫截面圖。 參考第8圖，本發明直到第3圖的步驟其第二實施例 和第一實施例爲相同。在完成第3圖步驟的結果表面上， 依序形成第三中間層絕緣膜2 8和抗反射膜3 2。在抗反射 膜3 2之上，形成用以界定金屬線之第二光阻圖案（未圖示） 。使用已形成的第二光阻圖案（未圖示）當作蝕刻遮罩，蝕 刻抗反射膜3 2，於是形成具有梯形剖面之抗反射膜3 2。 然後使用具有梯形剖面之抗反射膜3 2和第二光阻圖 ^ 案當作鈾刻遮罩，執行蝕刻製程，直到曝露出下面的第二 蝕刻停止膜2 0，於是形成溝渠Μ T。 藉由使用具有梯形剖面之抗反射膜3 2和第二光阻圖 案當作飩刻遮罩，將第三中間層絕緣膜2 8和緩衝氧化物膜 22製作成圖案’以具有傾斜的側壁。 第二蝕刻停止膜20保留在溝渠ΜΤ下面的部分。在後 續用於金屬線之導電膜的埋入製程中，在第二蝕刻停止膜 之上，形成用於金屬線之導電膜。在此情形下，爲了使形 -11- 1292175 成的汲極接觸栓塞26和後續形成的金屬線可以彼 接觸’須執行移除將形成在汲極接觸栓塞上之第二 止膜20之製程。 參考第9圖，在含有溝渠MT的整個表面上， 電膜’如鎢腠。然後執行硏磨製程，直到曝露出第 層絕緣膜2 8 ’於是完成金屬線3 4的形成製程。 如上所述’根據本發明，用以形成溝渠和接觸 蝕刻都只執行到曝露出蝕刻停止膜。因此，雖然在 • 定金屬線之蝕刻製程中會發生過度蝕刻，但是可以 對下面的絕緣膜之傷害。此外，當結構包含具有梯 之抗反射膜時，在顯影之後，可以增加D I C D (顯影 界尺寸）’因此也可確保光阻邊界。 再者，當省略膜的形成，以防止對下面絕緣膜 時，可以確保金屬線有足夠的寬度。因此，有可以 程的效果，而可以節省成本。 此外，因爲用以形成溝渠和接觸孔洞的蝕刻都 # 到曝露出蝕刻停止膜，所以溝渠和接觸孔洞的深度 制在預定値。因此，可以將用以形成溝渠和接觸孔 緣膜，形成待製的厚度，而且也可以確保絕緣膜的 界。 雖然本發明已參考上面的實施例詳細說明’但 本項一般技術之人士所做之變化例和修正例’明顯 離本發明和所附之申請專利範圍的精神和範圍。 此相互 蝕刻停 形成導 三中間 孔洞的 用以界 最小化 形剖面 外觀臨 的傷害 縮短製 只執行 可以控 洞之絕 蝕刻邊 是熟悉 將不脫 -12- 1292175 【圖式簡單說明】 第1圖到第7圖爲根據本發明實施例，用以說明形成 半導體元件的金屬線之方法的橫截面圖；及 第8圖和第9圖爲根據本發明實施例，用以說明形成 半導體元件的金屬線之方法的橫截面圖。 【主要元件符號說明】
10 半 導 體 基 板 12 第 — 蝕 刻 停 止 膜 14 第 一 中 間 層 絕 緣 膜 16 源 極 接 觸 栓 塞 18 第 二 中 間 層 絕 緣 膜 20 第 二 蝕 刻 停 止 膜 22 緩 衝 氧 化 物 膜 26 汲 極 接 觸 栓 塞 28 第 二 中 間 層 絕 緣 膜 30 鎢 膜 硬 式 遮 罩 32 抗 反 射 膜 1 00 汲 極 區 PR2 第 二 光 阻 圖 案

Claims (1)

1292175 十、申請專利範圍： 1. 一種半導體元件之製造方法，包含： Jt (a) 在其中已形成第一接合區之半導體基板上，依 續地形成第一蝕刻停止膜、第一中間層絕緣膜、第二中 間層絕緣膜、第二蝕刻停止膜、緩衝氧化物膜、和第一 硬式遮罩導電膜； (b) 執行蝕刻製程，直到曝露出第一蝕刻停止膜， •以形成接觸孔洞； ® (c)移除曝露的第一蝕刻停止膜，以曝露第一接合 區 ； (d) 在結果表面上，形成和第一硬式遮罩導電膜相 同的導電膜，然後執行第一平坦化製程，以界定接觸， 直到曝露出緩衝氧化物膜； (e) 在含有接觸栓塞的結果表面上，依續形成第三 中間層絕緣膜、第三硬式遮罩導電膜、和抗反射膜； φ (〇將抗反射膜製作成圖案，以界定要形成溝渠之 區域’而且在此同時，形成具有梯形剖面之抗反射膜； (g) 使用具有梯形剖面之抗反射膜當作蝕刻遮罩， 製作硬式遮罩圖案； (h) 執行蝕刻製程，直到曝露出第二蝕刻停止膜， 使形成溝渠；及 (i) 在結果表面上，形成和第二硬式遮罩導電膜相 同的導電膜，然後執行第二平坦化製程，以界定金屬線 ’直到曝露出第三中間層絕緣膜。 -14- 1292175 2 ·如申請專利範SI弟1項之方法，其中第—*硬式遮罩 膜係多晶矽膜。 3 .如申請專利範圍第1項之方法，其中第二硬式遮罩 膜係鎢膜。 4 .如申請專利範圍第1項之方法，其中具有梯形剖面 反射膜的圖案製作製程，係使用HBr氣體之蝕刻製 行。 5 ·如申g靑專利範13弟1項之方法，其中硬式遮罩的圖 作製程’係使用S F 6、C 12、〇 2、B C 13和N 2所組合 的化合物執行。 6 .如申請專利範圍第1項之方法，其中只執行直到曝 第二蝕刻停止膜之蝕刻製程，係使用C4F8、CH2f2 和N2的混合氣體，C4F8、CH2F2和Ar的混合氣體， 、A1•和0 2的混合氣體，及C 5 F 8、A r和0 2 C H 2 F 2的 氣體其中之一執行。 7 ·如申請專利範圍第1項之方法，其中第一導電膜係 一平坦化期間被移除。 8 ·如申請專利範圍第1項之方法，其中第二導電膜係 二平坦化期間被移除。 9 · 一種NAND快閃記憶體元件的位元線之製造方法，令 (a)在其中已形成第一接合區之半導體基板上 續形成第一蝕刻停止膜、第一中間層絕緣膜、第二 層絕緣膜、第二蝕刻停止膜、緩衝氧化物膜、和第 式遮罩導電膜； 導電 導電 之抗 程執 案製 形成 露出 、Ar C5F8 混合 在第 在第 ，含： ，依 中間 一硬 -15- 1292175 (b) 執行蝕刻製程，直到曝露出第一蝕刻停止膜’ 以形成接觸孔洞； (c) 移除曝露的第一蝕刻停止膜，以曝露第一接合 區， (d) 在結果表面上，形成和第一硬式遮罩導電膜相 同的導電膜，然後執行第一平坦化製程，以界定接觸栓 塞，直到曝露出緩衝氧化物膜； (e) 在含有接觸栓塞的結果表面上，依續形成第三 中間層絕緣膜、第二硬式遮罩導電膜、和抗反射膜； (f) 將抗反射膜製作成圖案，以界定要形成溝渠之 區域，而且在此同時，形成具有梯形剖面之抗反射膜； (g) 使用具有梯形剖面之抗反射膜當作蝕刻遮罩， 製作硬式遮罩圖案； (h) 執行蝕刻製程，直到曝露出第二蝕刻停止膜， 使形成溝渠；及 (i) 在結果表面上，形成和第二硬式遮罩導電膜相 同的導電膜，然後執行第二平坦化製程，以界定位元線 ，直到曝露出第三中間層絕緣膜。 10·如申請專利範圍第9項之方法，其中第一硬式遮罩導電 膜係多晶矽膜。 i i •如申請專利範圍第9項之方法，其中用以當作硬式遮罩 之第二硬式遮罩導電膜係鎢膜。 1 2 ·如申請專利範圍第9項之方法，其中具有梯形剖面之抗 反射膜的圖案製作製程，係使用Η B r氣體之蝕刻製程執 -16- 1292175 行。 1 3 .如申請專利範圍第9項之方法，其中硬式遮罩的圖 作製程，係使用SF6、Cl2、02、BC13和N2所組合 的化合物執行。 1 4 .如申請專利範圍第9項之方法，其中只執行直到曝 第二蝕刻停止膜之蝕刻製程，係使用 C4F8、CH2F; 和N2的混合氣體，C4F8、CH2F2和Ar的混合氣體， 、Ar和02的混合氣體，及C5F8、Ar和02CH2F2的 氣體其中之一執行。 1 5 .如申請專利範圍第9項之方法，其中第一導電膜係 一平坦化期間被移除。 1 6 .如申請專利範圍第9項之方法，其中第二導電膜係 二平坦化期間被移除。 案製 形成 露出 、A r c5f8 混合 在第 在第
TW094119502A 2004-12-29 2005-06-13 Method of manufacturing semiconductor device TWI292175B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114948A KR100632658B1 (ko) 2004-12-29 2004-12-29 반도체 소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
TW200623211A TW200623211A (en) 2006-07-01
TWI292175B true TWI292175B (en) 2008-01-01

Family

ID=36599494

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094119502A TWI292175B (en) 2004-12-29 2005-06-13 Method of manufacturing semiconductor device

Country Status (5)

Country Link
US (1) US20060141766A1 (zh)
JP (1) JP2006190939A (zh)
KR (1) KR100632658B1 (zh)
DE (1) DE102005028630A1 (zh)
TW (1) TWI292175B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7510928B2 (en) * 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
KR100863419B1 (ko) 2007-03-20 2008-10-14 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US8030203B2 (en) 2007-03-06 2011-10-04 Hynix Semiconductor Inc. Method of forming metal line of semiconductor device
JP5248902B2 (ja) 2007-10-11 2013-07-31 東京エレクトロン株式会社 基板処理方法
JP2010041028A (ja) 2008-07-11 2010-02-18 Tokyo Electron Ltd 基板処理方法
JP5102720B2 (ja) 2008-08-25 2012-12-19 東京エレクトロン株式会社 基板処理方法
JP5180121B2 (ja) 2009-02-20 2013-04-10 東京エレクトロン株式会社 基板処理方法
JP5275094B2 (ja) 2009-03-13 2013-08-28 東京エレクトロン株式会社 基板処理方法
JP5275093B2 (ja) 2009-03-13 2013-08-28 東京エレクトロン株式会社 基板処理方法
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
US8202766B2 (en) * 2009-06-19 2012-06-19 United Microelectronics Corp. Method for fabricating through-silicon via structure
US9312354B2 (en) 2014-02-21 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact etch stop layers of a field effect transistor

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2814972B2 (ja) * 1995-12-18 1998-10-27 日本電気株式会社 半導体装置の製造方法
JP2900881B2 (ja) * 1996-05-30 1999-06-02 日本電気株式会社 半導体装置の製造方法
US5929476A (en) * 1996-06-21 1999-07-27 Prall; Kirk Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors
US5753418A (en) * 1996-09-03 1998-05-19 Taiwan Semiconductor Manufacturing Company Ltd 0.3 Micron aperture width patterning process
JP3449137B2 (ja) * 1996-11-08 2003-09-22 ソニー株式会社 半導体装置の製造方法
JP3384714B2 (ja) * 1997-07-16 2003-03-10 富士通株式会社 半導体装置およびその製造方法
JP3453614B2 (ja) * 1997-10-16 2003-10-06 株式会社ハイニックスセミコンダクター 半導体素子の微細パターン間隙の形成方法
TW389988B (en) * 1998-05-22 2000-05-11 United Microelectronics Corp Method for forming metal interconnect in dielectric layer with low dielectric constant
US6287951B1 (en) * 1998-12-07 2001-09-11 Motorola Inc. Process for forming a combination hardmask and antireflective layer
US6294836B1 (en) * 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
KR20000050330A (ko) * 1999-01-06 2000-08-05 윤종용 반도체 장치의 콘택 형성 방법
TW451405B (en) * 2000-01-12 2001-08-21 Taiwan Semiconductor Mfg Manufacturing method of dual damascene structure
KR100323140B1 (ko) * 2000-01-17 2002-02-06 윤종용 낸드형 플래쉬 메모리소자 및 그 제조방법
JP2001274365A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7061111B2 (en) * 2000-04-11 2006-06-13 Micron Technology, Inc. Interconnect structure for use in an integrated circuit
JP2001358218A (ja) * 2000-04-13 2001-12-26 Canon Inc 有機膜のエッチング方法及び素子の製造方法
US6720249B1 (en) * 2000-04-17 2004-04-13 International Business Machines Corporation Protective hardmask for producing interconnect structures
US6372653B1 (en) * 2000-07-07 2002-04-16 Taiwan Semiconductor Manufacturing Co., Ltd Method of forming dual damascene structure
US6878622B1 (en) * 2000-10-10 2005-04-12 Advanced Micro Devices, Inc. Method for forming SAC using a dielectric as a BARC and FICD enlarger
US20020098673A1 (en) * 2001-01-19 2002-07-25 Ming-Shi Yeh Method for fabricating metal interconnects
SG102681A1 (en) * 2001-02-19 2004-03-26 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US6514868B1 (en) * 2001-03-26 2003-02-04 Advanced Micro Devices, Inc. Method of creating a smaller contact using hard mask
US6815331B2 (en) * 2001-05-17 2004-11-09 Samsung Electronics Co., Ltd. Method for forming metal wiring layer of semiconductor device
KR100386622B1 (ko) * 2001-06-27 2003-06-09 주식회사 하이닉스반도체 듀얼 다마신 배선 형성방법
US6806197B2 (en) * 2001-08-07 2004-10-19 Micron Technology, Inc. Method of forming integrated circuitry, and method of forming a contact opening
US20030064582A1 (en) * 2001-09-28 2003-04-03 Oladeji Isaiah O. Mask layer and interconnect structure for dual damascene semiconductor manufacturing
US6831013B2 (en) * 2001-11-13 2004-12-14 United Microelectronics Corp. Method of forming a dual damascene via by using a metal hard mask layer
KR100443513B1 (ko) * 2001-12-22 2004-08-09 주식회사 하이닉스반도체 구리 금속배선 형성방법
KR20030058523A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 듀얼 다마신공정에 의한 다층 금속배선의 형성 방법
US6638871B2 (en) * 2002-01-10 2003-10-28 United Microlectronics Corp. Method for forming openings in low dielectric constant material layer
US7157366B2 (en) * 2002-04-02 2007-01-02 Samsung Electronics Co., Ltd. Method of forming metal interconnection layer of semiconductor device
JP2004063731A (ja) * 2002-07-29 2004-02-26 Matsushita Electric Ind Co Ltd 多層配線の形成方法及びその検査方法
US6756321B2 (en) * 2002-10-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a capping layer over a low-k dielectric with improved adhesion and reduced dielectric constant
US6853043B2 (en) * 2002-11-04 2005-02-08 Applied Materials, Inc. Nitrogen-free antireflective coating for use with photolithographic patterning
US7119006B2 (en) * 2002-11-26 2006-10-10 Texas Instruments Incorporated Via formation for damascene metal conductors in an integrated circuit
US7132369B2 (en) * 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
KR100514673B1 (ko) * 2003-04-03 2005-09-13 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법
US6913994B2 (en) * 2003-04-09 2005-07-05 Agency For Science, Technology And Research Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects
JP2004363524A (ja) * 2003-06-09 2004-12-24 Matsushita Electric Ind Co Ltd 埋め込み配線の形成方法および半導体装置
KR100568425B1 (ko) * 2003-06-30 2006-04-05 주식회사 하이닉스반도체 플래시 소자의 비트라인 형성 방법
US6946391B2 (en) * 2003-09-08 2005-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming dual damascenes
US7122903B2 (en) * 2003-10-21 2006-10-17 Sharp Kabushiki Kaisha Contact plug processing and a contact plug
US7297628B2 (en) * 2003-11-19 2007-11-20 Promos Technologies, Inc. Dynamically controllable reduction of vertical contact diameter through adjustment of etch mask stack for dielectric etch
KR100583957B1 (ko) * 2003-12-03 2006-05-26 삼성전자주식회사 희생금속산화막을 채택하여 이중다마신 금속배선을형성하는 방법
KR20050056392A (ko) * 2003-12-10 2005-06-16 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100607323B1 (ko) * 2004-07-12 2006-08-01 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
JP4410075B2 (ja) * 2004-09-28 2010-02-03 株式会社東芝 半導体装置およびその製造方法
US7335980B2 (en) * 2004-11-04 2008-02-26 International Business Machines Corporation Hardmask for reliability of silicon based dielectrics
US20060148243A1 (en) * 2004-12-30 2006-07-06 Jeng-Ho Wang Method for fabricating a dual damascene and polymer removal
US7387961B2 (en) * 2005-01-31 2008-06-17 Taiwan Semiconductor Manufacturing Co., Ltd Dual damascene with via liner
TW200634983A (en) * 2005-03-18 2006-10-01 United Microelectronics Corp Method of forming a plug
US7432194B2 (en) * 2005-06-10 2008-10-07 United Microelectronics Corp. Etching method and method for forming contact opening
US7531448B2 (en) * 2005-06-22 2009-05-12 United Microelectronics Corp. Manufacturing method of dual damascene structure

Also Published As

Publication number Publication date
DE102005028630A1 (de) 2006-07-13
US20060141766A1 (en) 2006-06-29
KR20060076499A (ko) 2006-07-04
KR100632658B1 (ko) 2006-10-12
TW200623211A (en) 2006-07-01
JP2006190939A (ja) 2006-07-20

Similar Documents

Publication Publication Date Title
TWI292175B (en) Method of manufacturing semiconductor device
KR100539449B1 (ko) 플래시 메모리 소자의 제조 방법
US6410991B1 (en) Semiconductor device and method of manufacturing the same
KR100607326B1 (ko) 반도체 소자의 제조방법
JP2008311613A (ja) 半導体素子の製造方法
US7977191B2 (en) Method for fabricating flash memory device
US7696581B2 (en) Isolation film in semiconductor device and method of forming the same
KR100753038B1 (ko) 반도체 소자의 컨택 플러그 형성방법
US7732283B2 (en) Fabricating method of semiconductor device
KR100745956B1 (ko) 플래시 메모리 소자의 제조 방법
KR100898674B1 (ko) 반도체 소자의 제조 방법
KR20060136118A (ko) 플래시 메모리 소자의 제조 방법
US9147692B2 (en) Method for forming separate narrow lines, method for fabricating memory structure, and product thereof
KR20090019133A (ko) 반도체 소자의 오버레이 버니어 형성 방법
KR100734083B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100559572B1 (ko) 살리사이드를 갖는 반도체 소자 제조 방법
KR20060008594A (ko) 낸드 플래시 메모리 소자의 제조 방법
CN116390490B (zh) 半导体结构的制备方法
US7723177B2 (en) Method of manufacturing semiconductor device
KR100620222B1 (ko) 플래시 메모리 소자의 제조 방법
KR20040070828A (ko) 소자 분리막 형성 방법과 이를 이용한 게이트 전극 형성방법
JP2006196688A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100624947B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR100456581B1 (ko) 플랫 셀 마스크 롬 장치의 제조 방법
KR101093627B1 (ko) 반도체 장치 제조방법