KR20000050330A - 반도체 장치의 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 보이드(void)가 기판의 상부 표면에 노출됨에 따라 발생되는 콘택 페일(contact fail)을 방지하는 반도체 장치의 콘택 형성 방법에 관한 것으로, 종래 보다 개구부가 확장된 형태로 콘택홀이 형성된다. 이 콘택홀이 텅스텐막으로 채워진 후, 에치 백 공정으로 식각되어 콘택 플러그(contact plug)가 형성된다. 이때, 콘택홀 내에 형성되는 보이드는 종래 보다 콘택홀의 하부에 형성되어 콘택 플러그 형성시 보이드가 반도체 기판의 상부 표면에 노출되지 않는다. 알루미늄막이 증착 및 패터닝되어 콘택 플러그와 전기적으로 접속되는 알루미늄 라인이 형성되어 콘택이 완성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 식각 선택비(etch selectivity)를 갖는 다층 절연막을 사용하여 콘택홀의 개구부를 선택적으로 확장시킴으로써, 콘택홀 내의 금속막 증착 공정을 용이하게 할 수 있고, 콘택 플러그 형성을 위한 에치 백 공정시 보이드가 노출되는 것을 방지할 수 있으며, 따라서 보이드 노출에 따른 콘택 페일을 방지할 수 있다. 또한, 콘택홀의 개구부를 확장함에 따라, 콘택 플러그와 금속 라인의 오버랩 마진(overlap margin)을 향상시킬 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 콘택 형성 방법에 관한 것이다.
반도체 장치의 콘택 형성에 있어서 특히, DRAM 소자의 콘택 형성에 있어서 콘택홀의 종횡비(aspect ratio)가 증가함에 따라 콘택홀을 금속막으로 채우는 공정이 어려워지고 있다. 이에 따라, 콘택홀을 채우는 금속막을 종래의 알루미늄(Al)막 보다 스텝 커버리지(step coverage)가 우수한 텅스텐(W)막으로 대체하고 있다.
도 1a 내지 도 1e는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 종래의 반도체 장치의 콘택 형성 방법은 먼저, 반도체 기판(2) 상에 활성 영역(active region)과 비활성 영역(inactive region)을 정의하기 위해 소자 격리(device isolation)로서, 트렌치 격리(trench isolation)(4)가 형성된다.
상기 활성 영역 상에 트랜지스터(transistor)(6)가 형성된다. 상기 트랜지스터(6)는 게이트 전극(gate electrode)(7), 게이트 마스크(gate mask)(8), 게이트 스페이서(gate spacer)(9), 그리고 소오스/드레인 영역(source/drain region)(10)을 포함한다.
상기 트랜지스터(6)를 포함하여 반도체 기판(2) 전면에 절연막(12)이 증착 된다.
도 1b에 있어서, 상기 절연막(12) 상에 콘택홀 형성용 포토레지스트 패턴(photoresist pattern)(14)이 형성된 후, 상기 포토레지스트 패턴(14)을 마스크로 사용하여 상기 절연막(12)이 식각 되어 콘택홀(16a, 16b)이 형성된다.
상기 콘택홀(16a, 16b)은 상기 소오스/드레인 영역(10)이 노출되도록 형성된 콘택홀(16a)과, 상기 게이트 전극(8)이 노출되도록 형성된 콘택홀(16b)을 포함한다.
도 1c를 참조하면, 상기 포토레지스트 패턴(14)이 제거된 후, 상기 콘택홀(16a, 16b)을 포함하여 절연막(12) 상에 배리어 금속막(barrier metal layer)(18)이 예를 들어, Ti/TiN막이 100Å 내지 900Å의 두께 범위 내로 증착 된다. 다음, 상기 배리어 금속막(18) 상에 텅스텐막(20)이 상기 콘택홀(16a, 16b)이 완전히 채워지도록 3000Å 내지 6000Å의 두께 범위 내로 증착 된다.
그러나, 상기 콘택홀(16a, 16b)을 알루미늄막보다 스텝 커버리지가 우수한 텅스텐막으로 채운다 하더라도, 높은 종횡비(high aspect ratio)를 갖는 콘택홀(16a, 16b)의 경우 도 1c에 도시된 바와 같이, 콘택홀(16a, 16b) 내에 보이드(21)가 발생된다.
상기 콘택홀(16a, 16b) 양측의 배리어 금속막(18)이 노출되도록 텅스텐막(20)이 에치 백(etchback) 공정으로 식각 되어 도 1d에서와 같이, 콘택 플러그(contact plug)(20a, 20b)가 형성된다.
상기 콘택 플러그(20a, 20b)를 포함하여 배리어 금속막(18) 상에 알루미늄막이 증착된 후, 도 1e에 도시된 바와 같이, 상기 배리어 금속막(18)과 함께 패터닝(patterning) 되어 상기 콘택 플러그(20a, 20b)와 전기적으로 접속되는 알루미늄 라인(22)이 형성된다.
그러나, 상기 콘택 플러그(20a, 20b) 형성을 위한 에치 백 공정시 상기 보이드(21)가 표면에 노출되어 도 2의 참조 번호 24와 같이, 콘택홀(16a, 16b)의 하부면에 형성되어 있는 배리어 금속막(18)이 식각 되어 콘택 플러그(20a, 20b)와 게이트 전극(7) 내지 콘택 플러그(20a, 20b)와 소오스/드레인 영역(10)의 콘택 불량(contact fail)이 발생된다.
또한, 상기 콘택 플러그(20a, 20b) 형성 후, 알루미늄 라인(22) 형성을 위한 패터닝시, 상기 콘택 플러그(20a, 20b)와의 오정렬 마진(misalign margin)이 부족하여 도 3의 참조 번호 26과 같이, 콘택 플러그(20a, 20b)와 알루미늄 라인(22)의 콘택 불량이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 보이드 발생을 억제할 수 있고, 콘택 플러그 형성을 위한 식각 공정시 보이드가 노출되는 것을 방지할 수 있으며, 금속 라인 형성시 콘택 플러그와의 오버랩 마진(overlap margin)을 향상시킬 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2 및 도 3은 각각 종래의 반도체 장치의 콘택 형성시 발생되는 문제점을 설명하기 위한 단면도;
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
2, 100 : 반도체 기판4, 102 : 트렌치 격리
6, 104 : 트랜지스터12 : 절연막
14, 116 : 포토레지스트 패턴16a, 16b : 콘택홀
18, 122 : 배리어 금속막20, 124 : 텅스텐막
21 : 보이드20a, 20b, 124a, 124b : 콘택 플러그
22, 126 : 알루미늄 라인110 : 제 1 절연막
112 : 제 2 절연막114 : 제 3 절연막
118 : 제 1 콘택홀118a : 확장된 제 1 콘택홀
120a, 120b : 제 2 콘택홀
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 하부 도전 영역이 형성된 반도체 기판 상에 제 1 절연막, 제 2 절연막, 그리고 제 3 절연막을 증착하되, 상기 제 2 절연막을 상기 제 1 절연막과 제 3 절연막에 대해 식각 선택비를 갖는 물질로 증착하는 단계; 상기 제 3 절연막 상에 콘택홀 형성을 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 사용하여 상기 제 3 절연막 및 제 2 절연막을 차례로 식각하여 제 1 콘택홀을 형성하는 단계; 상기 마스크 패턴의 일부 두께를 식각하는 단계; 상기 마스크 패턴을 다시 사용하여 상기 제 1 콘택홀 양측벽의 제 3 절연막을 식각하여 확장된 제 1 콘택홀을 형성하되, 상기 제 2 절연막을 식각 정지층으로 사용하여 형성하고, 동시에 상기 하부 도전 영역이 노출되도록 상기 제 1 콘택홀 하부의 제 1 절연막을 식각하여 제 2 콘택홀을 형성하되, 상기 제 2 절연막을 마스크로 사용하여 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 제 2 콘택홀 및 확장된 제 1 콘택홀이 채워지도록 반도체 기판 전면에 제 1 금속막을 증착하는 단계; 상기 제 1 금속막이 상기 제 2 콘택홀 및 확장된 제 1 콘택홀 내에만 남도록 나머지 영역의 제 1 금속막을 제거하여 콘택 플러그를 형성하는 단계; 및 상기 반도체 기판 전면에 제 2 금속막을 증착 및 패터닝하여 상기 콘택 플러그와 전기적으로 접속되는 금속 라인을 형성하는 단계를 포함한다.
(작용)
도 4g를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 형성 방법은, 식각 선택비(etch selectivity)를 갖는 다층 절연막을 사용하여 콘택홀의 개구부를 선택적으로 확장시킨다. 이로써, 콘택홀 내의 금속막 증착 공정을 용이하게 할 수 있고, 콘택 플러그 형성을 위한 에치 백 공정시 보이드가 노출되는 것을 방지할 수 있으며, 따라서 보이드 노출에 따른 콘택 페일을 방지할 수 있다. 또한, 콘택홀의 개구부가 확장됨에 따라, 콘택 플러그와 금속 라인의 오버랩 마진(overlap margin)을 향상시킬 수 있다.
(실시예)
이하, 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 4a를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법은 먼저, 반도체 기판(100) 상에 활성 영역과 비활성 영역을 정의하기 위해 소자 격리 예를 들어, 트렌치 격리(102)가 형성된다.
상기 활성 영역 상에 트랜지스터(104)가 형성된다. 상기 트랜지스터(104)는 게이트 전극(105), 게이트 마스크(106), 게이트 스페이서(106), 그리고 소오스/드레인 영역(108)을 포함한다.
상기 트랜지스터(104)를 포함하여 반도체 기판(100) 전면에 제 1 절연막(110)이 증착 된다. 상기 제 1 절연막(110) 상에 제 1 절연막(110)과 식각 선택비(etch selectivity)를 갖는 제 2 절연막(112)이 증착 된다. 이어서, 상기 제 2 절연막(112) 상에 제 2 절연막(112)과 식각 선택비를 갖는 제 3 절연막(114)이 증착 된다.
예를 들어, 상기 제 1 및 제 3 절연막(110, 114)은 동일한 물질로 형성된다.
바람직하게, 상기 제 1 및 제 3 절연막(110, 114)은 산화막 예를 들어, PTEOS막 내지 O3-TEOS막으로 형성되고, 1000Å 내지 7000Å의 두께 범위 내로 증착 된다. 그리고, 상기 제 2 절연막(112)은 질화막으로 형성되고, 1000Å 내지 5000Å의 두께 범위 내로 증착 된다.
도 4b에 있어서, 상기 제 3 절연막(114) 상에 콘택홀 형성용 포토레지스트 패턴(116)이 형성된다. 상기 포토레지스트 패턴(116)을 마스크로 사용하여 상기 제 3 절연막(114) 및 제 2 절연막(112)이 차례로 이방성 식각 공정으로 식각 되어 'a'의 폭을 갖는 제 1 콘택홀(118)이 형성된다.
상기 포토레지스트 패턴(116)이 예를 들어, 등방성 식각 공정으로 식각 되어 'b'의 폭을 갖도록 확장된 후, 다시 상기 포토레지스트 패턴(116)을 마스크로 사용하여 상기 제 3 절연막(114) 및 상기 제 1 절연막(110)이 이방성 식각 공정으로 식각된다. 그러면, 도 4c에서와 같이, 확장된 제 1 콘택홀(118a)과, 확장된 제 1 콘택홀(118a)의 하부에 연결된 제 2 콘택홀(120a, 120b)이 형성된다.
상기 제 2 콘택홀(120a, 120b)은 상기 소오스/드레인 영역(108)이 노출되도록 형성된 콘택홀(120a) 및 상기 게이트 전극(105)이 노출되도록 형성된 콘택홀(120b)을 포함한다.
상기 확장된 제 1 콘택홀(118a) 형성 및 제 2 콘택홀(120a, 120b) 형성시, 상기 제 2 절연막(112)이 식각 정지층 및 식각 마스크로 각각 사용된다.
상술한 바와 같이 형성된 확장된 제 1 콘택홀(118a)은 종래 콘택홀의 개구부에 해당되며, 상기 제 2 콘택홀(120a, 120b)은 종래 콘택홀의 하부에 해당된다. 이때, 상기 확장된 제 1 콘택홀(118a)은 종래 콘택홀의 개구부보다 상기 확장된 폭만큼 더 크게 되고, 상기 제 2 콘택홀(120a, 120b)은 종래 콘택홀의 하부의 폭과 같게 된다.
이와 같이, 콘택홀의 개구부가 종래 보다 확장됨으로써 콘택홀을 금속막으로 채우는 공정이 용이하게 되고, 또한 콘택 플러그 형성시 발생되는 보이드 노출에 따른 콘택 불량을 방지하게 된다.
상기 포토레지스트 패턴(116)이 제거된 후(도 4d), 상기 제 2 콘택홀(120a, 120b) 및 확장된 제 1 콘택홀(118a)을 포함하여 상기 제 3 절연막(114) 상에 배리어 금속막(122)이 증착 된다. 상기 배리어 금속막(122)은 예를 들어, Ti/TiN막으로서 100Å 내지 1000Å의 두께 범위 내로 증착 된다.
상기 제 2 콘택홀(120a, 120b) 및 확장된 제 1 콘택홀(118a)이 완전히 채워지도록 상기 배리어 금속막(122) 상에 제 1 금속막(124) 예를 들어, 텅스텐막(124)이 증착 된다. 상기 텅스텐막(124)은 2000Å 내지 6000Å의 두께 범위 내로 증착 된다. 이때, 상기 제 2 콘택홀(120a, 120b) 내에 보이드가 생성될 수 있으나, 이 보이드는 후속 콘택 플러그 형성을 위한 에치 백 공정시 노출되지 않는 깊이에 형성된다.
도 4f에 있어서, 상기 텅스텐막(124)이 상기 확장된 제 1 콘택홀(118a) 양측의 제 3 절연막(114) 상의 배리어 금속막(122)이 노출되도록 에치 백 공정으로 식각 되어 콘택 플러그(124a, 124b)가 형성된다.
상기 콘택 플러그(124a, 124b)를 포함하여 배리어 금속막(122) 상에 상기 텅스텐막보다 저항이 낮은 금속막인 알루미늄막이 증착된 후, 상기 알루미늄막이 상기 배리어 금속막(122)과 함께 패터닝되어 도 4g에 도시된 바와 같이, 알루미늄 라인(126)이 형성된다. 상기 알루미늄막은 예를 들어, 2000Å 내지 6000Å의 두께 범위 내로 증착 된다.
이때, 콘택홀의 개구부가 확장됨에 따라, 상기 알루미늄 라인(126) 형성시 콘택 플러그(124a, 124b)와 알루미늄 라인(126)간의 오버랩 마진이 종래 보다 더 향상되며, 종래의 문제점인 오정렬에 의한 콘택 페일 내지 보이드가 노출됨에 따라 발생되는 콘택 페일이 방지된다. 이때, 상기 알루미늄막과 텅스텐막의 식각 선택비는 20 : 1 이상으로 높게 유지되도록 한다.
본 발명은 식각 선택비를 갖는 다층 절연막을 사용하여 콘택홀의 개구부를 확장시킴으로써, 콘택 플러그 형성시 보이드가 노출되는 것을 방지할 수 있고, 따라서 보이드 노출에 따른 콘택 페일을 방지할 수 있는 효과가 있다.
또한, 콘택홀의 개구부를 확장함에 따라, 콘택 플러그와 금속 라인의 오버랩 마진을 향상시킬 수 있는 효과가 있다.
Claims (3)
- 하부 도전 영역(105, 108)이 형성된 반도체 기판(100) 상에 제 1 절연막(110), 제 2 절연막(112), 그리고 제 3 절연막(114)을 증착하되, 상기 제 2 절연막(112)을 상기 제 1 절연막(110)과 제 3 절연막(114)에 대해 식각 선택비(etch selectivity)를 갖는 물질로 증착하는 단계;상기 제 3 절연막(114) 상에 콘택홀 형성을 위한 마스크 패턴(mask pattern)(116)을 형성하는 단계;상기 마스크 패턴(116)을 사용하여 상기 제 3 절연막(114) 및 제 2 절연막(112)을 차례로 식각하여 제 1 콘택홀(118)을 형성하는 단계;상기 마스크 패턴(116)의 일부 두께를 식각하는 단계;상기 마스크 패턴(116)을 다시 사용하여 상기 제 1 콘택홀(118) 양측벽의 제 3 절연막(114)을 식각하여 확장된 제 1 콘택홀(118a)을 형성하되, 상기 제 2 절연막(112)을 식각 정지층(etch stopping layer)으로 사용하여 형성하고,동시에 상기 하부 도전 영역(105, 108)이 노출되도록 상기 제 1 콘택홀(118) 하부의 제 1 절연막(110)을 식각하여 제 2 콘택홀(120a, 120b)을 형성하되, 상기 제 2 절연막(112)을 마스크로 사용하여 형성하는 단계;상기 마스크 패턴(116)을 제거하는 단계;상기 제 2 콘택홀(120a, 120b) 및 확장된 제 1 콘택홀(118a)이 채워지도록 반도체 기판(100) 전면에 제 1 금속막(124)을 증착하는 단계;상기 제 1 금속막(124)이 상기 제 2 콘택홀(120a, 120b) 및 확장된 제 1 콘택홀(118a) 내에만 남도록 나머지 영역의 제 1 금속막(124)을 제거하여 콘택 플러그(contact plug)(124a, 124b)를 형성하는 단계; 및상기 반도체 기판(100) 전면에 제 2 금속막을 증착 및 패터닝(patterning)하여 상기 콘택 플러그(124a, 124b)와 전기적으로 접속되는 금속 라인(metal line)(126)을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 3 절연막(110, 114)은 산화막으로 형성되고, 상기 제 2 절연막(112)은 질화막으로 형성되는 반도체 장치의 콘택 형성 방법.
- 제 1 항에 있어서,상기 마스크 패턴(116)의 일부 두께의 식각은 등방성 식각(anisotropic etch) 공정으로 수행되는 반도체 장치의 콘택 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990000112A KR20000050330A (ko) | 1999-01-06 | 1999-01-06 | 반도체 장치의 콘택 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990000112A KR20000050330A (ko) | 1999-01-06 | 1999-01-06 | 반도체 장치의 콘택 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000050330A true KR20000050330A (ko) | 2000-08-05 |
Family
ID=19570739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990000112A KR20000050330A (ko) | 1999-01-06 | 1999-01-06 | 반도체 장치의 콘택 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000050330A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100632658B1 (ko) * | 2004-12-29 | 2006-10-12 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| KR100833417B1 (ko) | 2006-04-13 | 2008-05-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1999
- 1999-01-06 KR KR1019990000112A patent/KR20000050330A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100632658B1 (ko) * | 2004-12-29 | 2006-10-12 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| KR100833417B1 (ko) | 2006-04-13 | 2008-05-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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