1285029 九、發明說明： 相關申請案交又引用 本申請案主張優先於2003年6月4日在韓國智慧財産局提 出申請的韓國專利申請案第2003_35903號，其揭示内容以 引用方式併入本文中。 【發明所屬之技術領域】 本發明係關於一種半導體積體電路，更具體而言，係關 於一種延遲級及一種延遲電路。 【先前技術】 在半導體積體電路中，出於定時控制之目的，通常使用 延遲電路，尤其是無論操作電壓如何變化皆能夠提供一恆 定延遲之延遲電路，將信號延遲一預定的時間段。 在傳統半導體電路中，係使用内部操作電壓來控制延遲 電路。該等内部操作電壓低於外部操作電塵，且由内部操 作電I產生電路所産生。此一習知方法難以應用於新近開 發的半導體積體電路，此乃因在新近開發的半導體積體電 路中，外部操作電壓通常已降至18伏特。而内部操作電 壓位準甚至比外部操作電壓位準更低。 圖1係一用於闡釋一傳統延遲電路之電路圖。 、圖1所7F的傳統延遲電路包括複數個串列連接的反相延 5級11至ln。每—該等反相延遲級11至In皆包括··-反相 。，P-通道金屬氧化物半導體（PMOS)電容器CP ; — N-通道金屬氧化物半導體（NMOS)電容器CN ; 一PM0S電 晶體PM，且古一 ,, 一，、有一細加有一地電壓vss的閘極；及一 93588.doc 1285029 NMOS電日日體NM ’其具有一施加有一操作電壓vcc的閘 極0 在該傳統延遲電路中，NM0S電晶體NM根據操作電壓 VCC來改變NM0S電容器CN之有效電容，以使該延遲電路 變得對操作電壓VCC不敏感。然而，在該傳統延遲電路 中，延遲時間會隨一輸入信號IN中各脈衝之間的時間間隔 而變化。 體而σg輸入# 5虎];N處於一「高」位準時，一 a節 點會充以操作電壓VCC，然後，當輸入信號IN自一「高」 位準變遷至一「低」位準時，該A節點會迅速放電，而當 PMOS電晶體pm的一閘極與一源極之間的電壓Vgs接近 PMOS電晶體PM之臨限電壓vtp時，該A節點的放電卻極其 緩慢。當下一輸入信號IN快速變遷至一「高」位準時， A節點會迅速充以剩餘電荷。相反，當下一輸入信號…緩 慢變遷至一「高」位準時，換言之，當下一「高」位準變 遷發生於A節點充分放電後，a節點應充以大量電荷，相 應地，A節點會緩慢充電。 當輸入信號IN處於「高」位準時，b節點會放電至一地 電壓VSS，然後，當輸入信號IN自「高」位準變遷至 「低」位準時，B節點會迅速充電至一操作電壓VCC減 NMOS電晶體之臨限電壓vtn，此後，會因存在次臨限電流 而緩慢放電。因此，當下一輸入信號IN迅速變遷至一 「高」位準時，僅向地電壓VSS釋放對應於操作電壓VCC 減臨限電壓Vtn的電荷。然而，當下一輪入信號係在b節點 93588.doc 1285029 充分充電至最高操作電壓vcc位準後變遷 至「高」位準
VSS，從而使延遲時間變長。
皆具有一悝定延遲時間的延遲級及延遲電路。 【發明内容】 根據本發明之一貫施例，提供一種延遲級，其包括·一 第一反相器，其用於反相一輸入信號；一第一電容器，其 具有一端連接至一操作電壓； 一第一開關，其連接於該第 一電谷器之另一端與該第一反相器的一輸出端子之間，且 根據一控制信號來接通；一第二反相器，其用於反相該第 一反相器的一輸出信號；一第二電容器，其具有一端連接 至一地電壓；及一第二開關，其連接於該第二電容器之另 一端與該第二反相器的一輸出端子之間，且因應一經反相 之控制信號而接通。 較佳地’該控制信號之變遷發生於該輸入信號之變遷之 根據本發明之另一較佳實施例，提供一種延遲級，其包 括：一第一反相器，其用於反相一輸入信號；一第一電容 裔’其具有一端連接至一地電壓；一第一開關，其連接於 該第一電容器之另一端與該第一反相器的一輸出端子之 間，且因應一控制信號而接通；一第二反相器，其用於反 93588.doc -9- 1285029 相該第一反相器的一輸出信號；—第二電容器，其具有— 端連接至-操作電壓；及—第二開關，其連接於該第二電 容器之另一端與該第二反相器的—輪出端子之間，且因應 經反相之控制信號而接通。 … 較佳地，該控制信號之變遷發生於該輸入信號之變遷之 根據另一較佳實施例，提供一種延遲級，其包括：一第 —反相器，其用於反相一輸入信號；一第一電容器，其具 有-端連接至-操作電壓；-第―開關，其連接於該第: 電容器之另一端與該第一反相器的一輸出端子之間且接 通；一第二開關，其連接於該第一電容器之另一端與一地 電壓之間，且因應一控制信號而接通；一第二反相器，其 用於反相該第一反相器的一輸出信號；一第二電容器，其 具有一端連接至一地電壓；一第三開關，其連接於該第二 電容器之另一端與該第二反相器的一輸出端子之間且接 通；及一第四開關，其連接於該第二電容器之另一端與該 操作電壓之間’且因應該控制信號的一反相信號而接通。 該實施例之延遲級進一步包括··一脈衝發生器，其接收 一延遲控制信號並産生一脈衝型控制信號；及一反相器， 其用於反相該控制信號並産生該控制信號之反相信號，其 中遠延遲控制信號之變遷發生於該輸入信號之變遷之前。 根據又一較佳實施例，提供一種延遲級，其包括：一第 一反相器，其用於反相一輸入信號；一第一電容器，其具 有一端連接至一地電壓；一第一開關，其連接於該第一電 93588.doc -10- 1285029 容器之另一端與該第一反相器的一輸出端子之間且接通； 一第二開關，其連接於該第一電容器之另一端與一操作電 壓之間，且因應一控制信號而接通；一第二反相器，其用 於反相該第一反相器的一輸出信號；一第二電容器，其具 有知連接至一操作電壓；一第二開關，其連接於該第二 電谷器之另一端與該第二反相器的一輸出端子之間且接 通，及一第四開關，其連接於該第二電容器之另一端與一 地電壓之間，且因應該控制信號的一反相信號而接通。 該實施例之延遲級可進一步包括：一脈衝發生器，其接 收一延遲控制信號並産生一脈衝型控制信號；及一反相 器，其用於反相该控制信號並產生該控制信號之反相信 號’其中泫延遲控制信號之變遷發生於該輪入信號之變遷 之前。 根據再一較佳實施例，提供一種延遲電路，其包括：複 數個串列連接的延遲級，其中每一該等延遲級皆包括：一 第一反相器’其用於反相一輸入信號；一第一電容器，其 具有一端連接至一操作電壓；一第一開關，其連接於該第 一電容器之另一端與該第一反相器的一輸出端子之間，且 因應一控制信號而接通；一第二反相器，其用於反相該第 一反相器的一輸出^號；一第二電容器，其具有一端連接 至一地電壓；及一第二開關，其連接於該第二電容器之另 一端與該第二反相器的一輪出端子之間，且因應該控制信 號的一反相信號而接通。 較佳地，該控制信號之變遷發生於該輸入信號之變遷之 93588.doc -11 - 1285029 前0 根據另一較佳貫施例，提供一種延遲電路，其包括··複 數個串列連接的延遲級，其中每一該等延遲級皆包括：一 第一反相器，其用於反相一輸入信號；一第一電容器，其 具有一端連接至一地電壓；一第一開關，其連接於該第一 電谷器之另一端與該第一反相器的一輸出端子之間，且因 應一控制信號而接通；一第二反相器，其用於反相該第一 反相器的一輸出信號；一第二電容器，其具有一端連接至 一操作電壓；及一第二開關，其連接於該第二電容器之另 一端與该第二反相器的一輸出端子之間，且因應該控制信 號的一反相信號而接通。 較佳地，該控制信號之變遷發生於該輸入信號之變遷之 前0 根據又一實施例，提供一種延遲電路，其包括：複數個 串列連接的延遲級，其中每一該等延遲級皆包括：一第一 反相器，其用於反相一輸入信號；_第一電容器，其具有 -端連接至-操作電壓；-第―開關，其連接於該第;;電 容器之另一端與該第一反相器的一輸出端子之間且接通； -第二開M ’其連接於該第一電容器之另一端與一地電壓 之間，且因應-控制信號而接通；—第二反相器、，其用於 反相該第一反相器的一輸出信號；_第二電容器，其具有 -端連接至該地電壓；-第三開關，其連接於該t電容 器之另-端與該第二反相器的一輸出端子之間且接通；及 -第四開Μ，其連接於該第二電容器之另一端與該操作電 93588.doc -12- 1285029 壓之間，且因應該控制信號的一反相信號而接通。 该貫施例之延遲電路可進一步包括：一脈衝發生器，其 接收一延遲控制信號並産生一脈衝型控制信號；及一反相 器，其用於反相該控制信號並產生該控制信號之反相信 號’其中忒延遲控制信號之變遷發生於該輸入信號之變遷 之前。 根據再一較佳實施例，提供一種延遲電路，其包括：複 數個串列連接的延遲級，其中每一該等延遲級包括：一第 一反相器，其用於反相一輸入信號；一第一電容器，其具 有一端連接至一地電壓；一第一開關，其連接於該第一電 容器之另一端與該第一反相器的一輸出端子之間且接通； 一第二開關，其連接於該第一電容器之另一端與一操作電 壓之間，且因應一控制信號而接通；一第二反相器，其用 於反相該第一反相器的一輸出信號；一第二電容器，其具 有一端連接至該操作電壓；一第三開關，其連接於該第二 電容器之另一端與該第二反相器的一輸出端子之間且接 通，及一第四開關，其連接於該第二電容器之另一端與該 地電壓之間，且因應該控制信號的一反相信號而接通。 該貫施例之延遲電路可進一步包括··一脈衝發生器，其 接收一延遲控制信號並産生一脈衝型控制信號；及一反相 器，其用於反相該控制信號並産生該控制信號之反相信 號，其中該延遲控制信號之變遷發生於該輸入信號之變遷 之前。 【實施方式】 93588.doc -13- 1285029 現在，將參照附圖更詳細地闡述本發明之實施例。 圖2係一本發明較佳實施例之延遲電路之電路圖。圖3係 圖2中所示輸入信號IN及控制信號PRD的一時序圖。無論 輸入信號IN之「低」變遷與「高」變遷之間的時間間隔如 何，本較佳實施例之延遲電路皆具有一恆定的延遲時間。 參見圖2，該延遲電路包括複數個串列連接的延遲級21 至2n。其中每一該等延遲級21至2n皆包括：兩個反相器 IV21及IV22，兩個P-通道金屬氧化物半導體（PMOS)電容 器CP21及CP22，兩個PMOS電晶體PM21及PM22，兩個N-金屬氧化物半導體（NMOS)電容器CN2 1及CN22，及兩個 NMOS電晶體NM21及NM22。 一反相器20用於反相一輸入信號IN，反相器IV21用於反 相輸入信號IN之反相信號，而反相器IV22則用於反相反相 器IV21的一輸出信號。PMOS電容器CP21具有一端連接至 一操作電壓VCC。PMOS電晶體PM21則用作一開關，其連 接於PMOS電容器CP21之另一端與反相器IV21的一輸出端 子之間，且因應一經反相之控制信號PRDB而接通。 NMOS電容器CN21具有一端連接至一地電壓VSS。 NMOS電晶體NM21則連接於NMOS電容器CN21之另一端與 反相器IV21之輸出端子之間，並具有一閘極，操作電壓 VCC即連接至該閘極。因此，NMOS電晶體NM21導通。 PMOS電容器CP22具有一端連接至操作電壓VCC。 PMOS電晶體PM22則連接於PMOS電容器CP22之另一端與 反相器IV22的一輸出端子之間，並具有一閘極，地電壓 93588.doc 14 1285029 VSS即連接至該閘極。因此，PMOS電晶體PM22導通。 NMOS電容器CN22具有一端連接至地電壓VSS。NMOS 電晶體NM22用作一開關，其連接於NMOS電容器CN22之 另一端與反相器IV22之輸出端子之間，該反相器IV22用於 將控制信號PRD反相爲一反相控制信號PRDB。NMOS電晶 體NM22因應控制信號PRD而導通。 具體而言，如圖3時序圖所示，控制信號PRD及控制信 號PRD之反相信號prdb具有一在輸入信號IN變遷時間之 前具有一變遷時間。 應注意，若需要，可去除延遲級21至2n内的NMOS電容 器CN21及NMOS電晶體NM21。或者，若需要，可去除延 遲級21至2n内的PMOS電容器CP22及PMOS電晶體PM22。 或者’若需要，可將延遲級21至2n内的NMOS電容器 CN21、NMOS 電晶體 NM21、PMOS 電容器 CP22及 PMOS 電 晶體PM22 —同去除。 下面將更詳細地闡釋本發明之該較佳實施例之延遲電路 之運作。在該延遲電路中，控制信號PRD及控制信號PRD 之互補信號PRDB在輸入信號IN之變遷時間之前具有一變 遷時間’在該控制信號PRD及控制信號PRD之互補信號 PRDB之控制作用下，pM〇S電晶體PM21及NMOS電晶體 NM22在輸入信號IN自一「低」位準變遷至一「高」位準 之鈿導通’且在輸入信號自一「高」位準變遷至一「低」 位準之前關斷。由此，可將當前變遷與下一變遷之間的時 間間隔所引起的一有關節點的電壓位準差異降至最小。 93588.doc 15 1285029 更°羊ϋ之，在輸入#號IN自一「低」位準變遷至一 回」位準之前，由一「低」位準之控制信號pRDB導通 PMOS電晶體PM21，以使一 A節點電連接至反相器以21之 輸出端子。在輸入信號IN自一「低」位準變遷至一「高」 位準後，A節點會充以操作電壓vcc，而在輸入信號爪自 同」位準變遷至一「低」位準時，控制信號使 pM〇S電晶體PM21關斷，從而使a節點之充電狀態保持一 較長時間。 田拴制k號PRDB的「高」變遷遲於輸入信號IN的 、低」灰遷杳生時，A卽點之電壓會保持爲操作電壓vcc 減去PMOS電晶體之臨限電壓vtp。當控制信號pRDB的 「低」變遷早於輪入信號以的「低」變遷發生時，A節點 ^電壓會保持爲操作電麼vcc。當控制信號pRM的 「高」變遷早於輸入信號以的「低」變遷發生時，A節點 之電壓會因PMOS電曰曰曰體PM21的電流沒漏而及時自操作電 壓vcc降低。然而，由於PM〇s電晶體pM2i已徹底關斷， 因而A節點完全放電至地電壓VSS需要經過相當長的時 間。 、 倘爲一動態隨機存取記憶體（DRAM)，若八節點之電壓高 於PMOS電晶體PM21之臨限電壓Vtp的持續時間長達一 DRAM再新週期，則無論輸入信號爪之「低」變遷與 「咼」變遷之間的間隔如何，控制信號PRDB皆會使PM〇s 電晶體PM21導通，以使a節點放電至pM〇s電晶體？馗21之 臨限電壓位準。 93588.doc •16- 1285029 前 通 由於在輸入信號IN| 「低」位準變遷至「高」位準之 ’一「鬲」位準控制信號PRD使NMOS電晶體NM22導 ，因此，一 B節點會電連接至反相器IV22之輸出端子。 在輸入信號IN自「低」位準變遷至「高」位準後，b節點 會充以地電壓VSS。當輸入信號IN自「高」位準變遷至 「低」位準時，一「低」位準控制信號pRD會使nm〇s電 晶體NM22關斷，從而使B節點之放電狀態保持較長時間。 當控制信號PRD的「低」變遷遲於輸入信號取的「低」 變遷時，B節點之電壓會保持爲操作電壓vcc減去NMos 電晶體之臨限電壓Vtn。當控制信號PRD的「高」變遷的 發生早於輸入信號爪的「低」變遷時，6節點之電壓會保 持爲地電壓VSS。當控制信號PRD的「低」變遷的發生早 於輸入信號IN的「低」變遷時，B節點之電壓會因nm〇s 電θ曰體NM22的電流〉食漏而及時自地電壓V%升高 而，由於NMOS電晶體NM22已徹底關斷，因而B節點完全 充以操作電壓VCC須經過一相當長的時間。 倘爲一 DRAM，若B節點之電壓低於操作電壓Vcc減去 NMOS電晶體之臨限電壓Vtn之持續時間長達一再新週期， 則控制信號PRD導通NMOS電晶體NM22，以便無論輸入信 唬IN之「低」變遷與「高」變遷之間的間隔如何，皆將b 節點之電壓設定至操作電壓VCC減去NM0s電晶體之臨限 電壓Vtn之位準，並由此將輸入信號變遷至「高」位 準。 如上所述，本發明該較佳實施例之延遲電路對操作電壓 93588.doc -17- 1285029 不敏感，且無論輸入信號IN之一「低」變遷與一「高」變 遷之間的時間間隔如何，其皆具有一恆定的延遲時間。此 外，該電路對輸入信號IN之一「高」變遷與一「低」變遷 之間的時間間隔亦具有相同之效果。 圖4係一本發明另一較佳實施例之延遲電路。無論一輸 入信號IN之一「高」變遷與一「低」變遷之間的時間間隔 如何，該延遲電路皆具有一恆定的延遲時間。 參見圖4，該延遲電路包括複數個串列連接的延遲級41 至4n。其中每一該等延遲級41至4n皆包括：兩個反相器 IV41及IV42，兩個PMOS電容器CP41及CP42，兩個PMOS 電晶體PM41及PM42，兩個NMOS電容器CN41及CN42及兩 個NMOS電晶體NM41及NM42。 一反相器40用於反相一輸入信號IN，反相器IV41用於反 相輸入信號IN之反相信號，而反相器IV42則用於反相反相 器IV41的一輸出信號。PMOS電容器CP41具有一端連接至 一操作電壓VCC。PMOS電晶體PM41連接於PMOS電容器 CP41之另一端與反相器IV41的一輸出端子之間，且具有一 閘極，一地電壓VSS即連接至該閘極。因此，PMOS電晶 體PM41導通。 NMOS電容器CN41具有一端連接至地電壓VSS。NMOS 電晶體NM41用作一開關，其連接於NMOS電容器CN41之 另一端與反相器IV41之輸出端子之間，且因應一控制信號 PRD而導通。 PMOS電容器CP42具有一端連接至操作電壓VCC。 93588.doc -18- 1285029 PMOS電晶體PM42則連接於PMOS電容器CP42之另一端與 反相器IV42的一輸出端子之間，並因應控制信號prd的一 反相信號PRDB而導通。 NM0S電容器CN42具有一端連接至地電壓VSS。NM0S 電晶體NM42連接於NM0S電容器CN42之另一端與反相器 IV42之輸出端子之間，並具有一連接至操作電壓VCC之閘 極。因此，NM0S電晶體NM42導通。 具體而言，與前述實施例相同，控制信號PRD及控制信 號PRD之反相控制信號PRDB之變遷時間早於輸入信號IN 之變遷時間。 應注意，若需要，可排除延遲級41至4n内的PMOS電容 器CP41及PMOS電晶體PM41。或者，若需要，可排除延遲 級41至4n内的NMOS電容器CN42及NM0S電晶體NM42。或 者，若需要，可將延遲級41至4n内的PMOS電容器CP41、 PMOS電晶體PM41、NMOS電容器CN42及NMOS電晶體 NM42—同排除。 本發明該較佳實施例之延遲電路之運作類似於前述本發 明較佳實施例延遲電路之運作，因此不再詳細予以闡釋。 圖5係本發明又一較佳實施例之延遲電路之電路圖。圖6 係圖5中所示輸入信號IN及控制信號PRD和PRDP的一時序 圖。無論輸入信號IN之「低」變遷與「高」變遷之間的時 間間隔如何，本較佳實施例之延遲電路皆具有一恒定的延 遲時間。 參見圖5，該延遲電路包括複數個延遲級5 1至5n及一脈 93588.doc -19- 1285029 衝發生器500。其中每一該等延遲級51至5n包括··兩個反 相器IV51及IV52，兩個PMOS電容器CP51及CP52，三個 PMOS電晶體PM51、PM52及PM53，兩個NMOS電容器 CN51及CN52，及三個NMOS電晶體NM51、NM52及 NM53。 一反相器50用於反相一輸入信號IN，反相器IV5 1用於反 相輸入信號IN之反相信號，而反相器IV52則用於反相反相 器IV5 1的一輸出信號。PMOS電容器CP5 1具有一端連接至 一操作電壓VCC。PMOS電晶體PM5 1連接於PMOS電容器 CP51之另一端與反相器IV51的一輸出端子之間，且具有一 閘極，一地電壓VSS即連接至該閘極。因此，PMOS電晶 體PM51導通。NMOS電晶體NM53則連接於PMOS電晶體 CP51之另一端與一地電壓VSS之間，且因應一控制信號 PRDP而導通。 NMOS電容器CN5 1具有一端連接至地電壓VSS。NMOS 電晶體NM51則連接於NMOS電晶體NM51之另一端與反相 器IV51之輸出端子之間，並具有一閘極，操作電壓VCC即 連接至該閘極。因此，NMOS電晶體NM51導通。 PMOS電容器CP52具有一端連接至操作電壓VCC。 PMOS電晶體PM52則連接於PMOS電容器CP52之另一端與 反相器IV52的一輸出端子之間，並具有一閘極，地電壓 VSS即連接至該閘極。因此，PMOS電晶體PM52導通。 NMOS電容器CN52具有一端連接至地電壓VSS。NMOS 電晶體NM52連接於NMOS電容器CN52之另一端與反相器 93588.doc -20- 1285029 IV52之輸出端子之間，並具有一閘極，操作電壓VCC即連 接至該閘極。因此，NMOS電晶體NM52導通。PMOS電晶 體PM53連接於NMOS電容器CN52之另一端與一操作電壓 VCC之間’且因應控制信號Prdp的一反相信號PRDPB而 導通。 脈衝發生器500接收一延遲控制信號prd並産生諸如圖6 所示的脈衝型控制信號PRDP。一反相器501接收控制信號 PRDP並産生控制信號PRDP之反相信號PRDPB。具體而 言’延遲控制信號PRD、反相延遲控制信號PRDPB及 PRDP在輸入信號in之變遷時間之前具有一變遷時間。 應注意，若需要，可去除延遲級51至5n内的PMOS電容 器CP52及PMOS電晶體PM52。或者，若需要，可去除延遲 級51至5N内的NMOS電容器CN51及NMOS電晶體NM51。 或者，若需要，可將延遲級51至5n内的PMOS電容器 CP52、PMOS電晶體PM52、NMOS電容器 CN51 及NMOS電 晶體NM51—同去除。 可見，本較佳實施例之延遲電路能夠在輸入信號IN變遷 之前將一 A節點設置至一地電壓VSS並將一 B節點設置至一 操作電壓VCC，從而使該延遲電路不受任何電流洩漏的影 響。 一用於在輸入信號IN變遷之前將A節點設置至地電壓 VSS之構件包括NMOS電晶體NM53及施加至NMOS電晶體 NM53之一閘極的脈衝型控制信號PRDP。一用於在輸入信 號IN變遷之前將B節點設置至操作電壓VCC之構件包括 93588.doc -21 - 1285029 PMOS電晶體PM53及施加至PMOS電晶體PM53之一閘極的 反相控制信號PRDPB。 本發明該較佳實施例之延遲電路之運作類似於前述本發 明較佳實施例延遲電路之運作，因此不再詳細予以闡釋。 圖7係本發明再一較佳實施例之延遲電路之電路圖。無 論輸入信號IN之一「高」變遷與一「低」變遷之間的時間 間隔如何，該延遲電路皆具有一恆定的延遲時間。 參見圖7，該延遲電路包括複數個串列連接的延遲級71 至7n及一如圖5所示之脈衝發生器500。其中每一該等延遲 級71至7n皆包括：兩個反相器IV51及IV52，兩個PMOS電 容器CP51及CP52，三個PMOS電晶體PM51、PM52及 PM73，兩個NMOS電容器CN5 1及CN52，及三個NMOS電 晶體 NM51、NM52及 NM73。 在圖5及圖7中，相同參考編號皆表示相同元件。NMOS 電晶體NM73連接於PMOS電容器CP52之一端與一地電壓 VSS之間，且因應一脈衝控制信號PRDP而導通。PMOS電 晶體PM73連接於NMOS電容器CN5 1之一端與一操作電壓 VCC之間，且因應一反相控制信號PRDPB而導通。控制信 號PRDP與反相控制信號PRDPB與彼等在圖5所示較佳實施 例中所述者相同。 此外，若需要，可去除延遲級71至7n内的PMOS電容器 CP51及PMOS電晶體PM51。或者，若需要，可去除延遲級 71至7n内的NMOS電容器CN52及NMOS電晶體NM52。或 者，若需要，可將延遲級71至7n内的PMOS電容器CP51、 93588.doc -22- 1285029 PMOS電晶體PM51、NMOS電容器CN52及NMOS電晶體 NM52—同去除。 本較佳實施例之延遲電路能夠在輸入信號IN變遷之前將 一 C節點設置至一地電壓VSS並在輸入信號IN變遷之前將 一 D節點設置至一操作電壓VCC，從而使該延遲電路不受 任何電流洩漏的影響。 此處，用於在輸入信號IN變遷之前將C節點設置至地電 壓VSS之構件係NMOS電晶體NM73及施加至NMOS電晶體 NM73之閘極的脈衝控制信號PRDP。用於在輸入信號IN變 遷之前將D節點設置至操作電壓VCC之構件則係PMOS電晶 體PM73及施加至PMOS電晶體PM73之閘極的控制信號 PRDP之反相信號PRDPB。 該較佳實施例之延遲電路之運作類似於前述較佳實施例 延遲電路之運作，因此不再予以詳細闡釋。 如上所述，在操作電壓位準存在變化時，本發明各實施 例之延遲級及延遲電路之延遲不會發生變化，且無論各輸 入信號脈衝之間的時間間隔如何，本發明各實施例之延遲 級及延遲電路皆可提供一恆定的延遲。 儘管上文係參照本發明之實例性實施例來具體展示及闡 述本發明，然而，熟習此項技術者應瞭解，亦可對其形式 及細節作出各種改變，此並不背離隨附申請專利範圍所界 定之本發明之精神及範疇。 【圖式簡單說明】 藉由參照附圖來詳細闡述本發明之實例性實施例，將使 93588.doc -23- 1285029 本發明之上述特徵變得更加一目了然，附圖中·· 圖1係一傳統延遲電路之電路圖； 圖2係一本發明較佳實施例之延遲電路之電路圖； 圖3係圖2中所示輸入信號IN及控制信號pRD的一時序 Γ5Π · 圖， 圖4係一本發明另一較佳實施例之延遲電路之電路圖； 圖5係一本發明另一較佳實施例之延遲電路之電路圖； 圖6係圖5中所示輸入信號IN及控制信號PRD和PRDP的 一時序圖；及 圖7係一本發明又一較佳實施例之延遲電路之電路圖。 【主要元件符號說明】 11 反相延遲級 12 反相延遲級 In 反相延遲級 In-1 反相延遲級 20 反相器 21 延遲級 2n 延遲級 40 反相器 41 延遲級 4n 延遲級 50 反相器 500 脈衝發生器 501 反相器 93588.doc 1285029 51 延遲級 5n 延遲級 71 延遲級 7n 延遲級 A 節點 A 節點 B 節點 B 節點 C 節點 C 節點 CN NMOS電容器 CN21 NMOS電容器 CN22 NMOS電容器 CN41 NMOS電容器 CN42 NMOS電容器 CN51 NMOS電容器 CN52 NMOS電容器 CP PMOS電容器 CP21 PMOS電容器 CP22 PMOS電容器 CP41 PMOS電容器 CP42 PMOS電容器 CP51 PMOS電容器 CP52 PMOS電容器
93588.doc -25 1285029 D 節點 D 節點 IN 輸入信號 IV 反相器 IV21 反相器 IV22 反相器 IV41 反相器 IV42 反相器 IV51 反相器 IV52 反相器 NM NMOS電晶體 NM21 NMOS電晶體 NM22 NMOS電晶體 NM41 NMOS電晶體 NM42 NMOS電晶體 NM51 NMOS電晶體 NM52 NMOS電晶體 NM53 NMOS電晶體 NM73 NMOS電晶體 PM PMOS電晶體 PM21 PMOS電晶體 PM22 PMOS電晶體 PM41 PMOS電晶體 PM42 PMOS電晶體 93588.doc 1285029 PM51 PMOS電晶體 PM52 PMOS電晶體 PM53 PMOS電晶體 PM73 PMOS電晶體 PRD 控制信號 PRDB 反相控制信號 PRDP 控制信號 PRDPB 控制信號PRDP之反相信號 VCC 操作電壓 VCC 操作電壓 VSS 地電壓 vss 地電壓 93588.doc -27-