TWI230460B - Gate-induced strain for MOS performance improvement - Google Patents

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TWI230460B
TWI230460B TW092136234A TW92136234A TWI230460B TW I230460 B TWI230460 B TW I230460B TW 092136234 A TW092136234 A TW 092136234A TW 92136234 A TW92136234 A TW 92136234A TW I230460 B TWI230460 B TW I230460B
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Description

1230460 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係有關電路裝置及電路裝置之製造及結構 【先前技術】 於一基底上之電路裝置（例如，於一半導體（例如， 矽）基底上之積體電路（1C)電晶體、電阻、電容，等等 )的增進性能通常爲那些裝置之設計、製造、及操作期間 所考 1之一、主要因素。例如’於金氧半導體（Μ Ο S )電晶 體半導體裝置之設計及製造或形成期間，諸如那些用於互 補金氧半導體（CMOS)者，常希望增加Ν型m〇S裝置 (NM0S )通道中之電子的移動以及增加 Ρ型 M0S ( PM0S)通道中之正電荷電洞的移動。 美國專利編號6,3 3 5，23 3揭露一第一導電雜質離子， 其被植入一半導體基底種以形成一井區域（於其上形成一 閘極電極）。一第一非導電雜質被植入井區域於閘極電極 之兩側上以控制其中之基底缺陷並形成一第一沈源區域至 第一深度。—第二導電雜質離子被植入井區域於閘極電極 之兩側上，以致其一源極/汲極區域被形成至第二深度（ 其係相對地較第一深度更淺）° 一第一非導電雜質被植入 源極/汲極區域以控制其中之基底缺陷並形成一第一沈源 區域。 美國專利編號6,3 6 5，4 72揭露一種半導體裝置’其包 含一輕摻雜汲極（LDD)結構M0S電晶體，其中係抑制 (2) 1230460 由於離子植入之缺陷形成於閘極電極之側壁的邊緣上。爲 了執行離子植入以供形成MOS電晶體之源極及汲極區， 雜質離子係使用第一及第二側壁（其被提供至閘極電極以 當作遮罩）而被植入，且接著在移除其接近摻雜有高濃度 雜質離子之源極及汲極區的第二側壁後執行供雜質啓動之 熱處理。藉由在熱處理前移除第二側壁，則於一非晶狀態 下施加至高濃度雜質摻雜區之邊緣的應力被減少。 美國專利編號6 5 4 5 5 5 3 6 4揭露一種用以製造半導體裝 置之方法，其中第一導電型式之一集極層被形成於一由裝 置隔離所夾製之半導體基底的一區中。一集極開口被形成 通過一沈積於半導體基底上之一第一絕緣層以致其集極開 口之範圍係涵蓋集極層及裝置隔離之部分。一當作外基極 之第二導電型式的半導體層被形成於一置於集極開口內部 之半導體基底的一部分上，而當作外基極之相同導電型式 的接面浅漏防止層被形成於半導體基底中。 美國專利編號6,4 5 5,8 7 1揭露一種使用金屬氧化物膜 以製造一 S i G e裝置之方法。其揭露藉由低溫製程以生長 一砂緩衝層及一 S i G e緩衝層於一矽基底上，以致由於其 從矽基底被供應至磊晶層之晶格常數的失配所造成之缺陷 被侷限於其由低溫製程所形成之緩衝層中。 美國專利公告編號2 0 0 2 / 0 1 4 0 0 3 1揭露一於絕緣體上 之應變矽（S 0 I )結構及其製造方法，其中一應變矽層係 直接位於一絕緣體層之上，不同於先前對於應變矽層需直 接位於一應變感應（例如，S i G e )層上的要求。此方法一 -6 - (3) 1230460 般而言係限定形成一矽層於一應變感應層上以利形成一多 層結構，其中應變感應層具有不同於矽之晶格常數以致其 砂層係由於與應變感應層之晶格失配而被應變。多層結構 接著被接合至一基底以致其一絕緣層係介於應變矽層與基 底之間，且以致其應變砂層直接地接觸絕緣層。應變感應 層接著被移除以暴露應變矽層之一表面並產生一應變的絕 緣體上之矽的結構，其包含基底、基底上之絕緣層、及絕 緣層上之應變矽層。 【發明內容】 一種設備，包含一界定設備之內部的基底、一位於基 底外且包含一閘極電極之裝置、及一位於閘極電極外及基 底外之應變層。 【實施方式】 圖1係一半導體基底之一部分的橫斷面圖視圖，在形 成一井、閘極介電質、及NMOS與PMOS裝置之閘極電極 以後。設備100 (例如，一或更多CMOS結構）包括半導 體基底102、（於一實施例中）一矽基底、或一半導體基 底之磊晶層，其具有主動區域或胞區，其係由諸如其形成 於基底中之淺溝槽隔離結構1 1 0或磊晶層1 02的隔離區域 所界定。例如，基底1 02可被形成或生長自單晶矽，而淺 溝槽隔離（S TI )結構1 1 〇可藉由界定區（透過溝槽蝕刻 )及生長或沈積二氧化矽（Si02 )介電質於溝槽開口中（ (4) 1230460 例如’旨者如被形成至圖1中所不之局度Η 1 1 1 )。於 實施例中，s TI結構丨丨〇界定個別電晶體裝置（例 CMOS結構之NMOS及PMOS裝置）之主動區域或胞 圖1包括P型井105及N型井115，其係形成 S TI結構1 1 0所界定之個別主動區域或胞區中。例^ 型井105被形成於基底102之一區中而N型井115 成於基底102之第二區中。P型井105係藉由（例如 一摻雜物（諸如硼（B )及/或銦（In ))引入其用 型裝置之基底1 〇 2的一區域而被形成。N型井1 1 5係 (例如）將一摻雜物（諸如砷（As )、磷（p )、及 銻（Sb))引入其用於N型裝置之基底102的一區 被形成。P型井1 〇 5及N型井1 1 5具有個別相應 CMOS電路之NM0S裝置及PM0S裝置之工作功能的 功能。 圖1顯不基底1 0 2，在形成形成一鬧極介電質及 電極於基底1 〇 2之表面1 3 6、以及後續的圖案化或閘 電質層及/或閘極電極層之不需要部分的移除以後， ，如圖所示，閘極介電質1 2 0可被生長或沈積。一種 藉由熱技術而被生長於基底1 0 2上之閘極介電質材料 例爲S i 0 2。應理解，除了 S i 〇 2之外，亦可使用其他 極介電質，諸如氮化矽（ShN4 )、或氧化鋁（Al2〇2 以進一步最佳化c M 0 s電晶體裝置。例如，可使用具 介電質常數之閘極介電質材料，假如需要的話，以增 極之電容。 另一 如， ° 於由 IU 5 P 被形 )將 於N 藉由 /或 域而 於一 工作 閘極 極介 例如 通常 的範 的閘 I )， 有高 加閘 -8- (5) 1230460 圖1顯示一種結構，其包含閘極電極1 3 0及1 3 2於基 底1 〇 2之表面上’諸如藉由沈積於閘極介電質1 2 0之上。 Ν Μ Ο S閘極電極1 3 0及Ρ Μ Ο S閘極電極1 3 2可各被沈積至 (例如）約1 5 0至約2 0 0 0埃（例如，1 5 — 2 0 0微米（nm ))之厚度。因此，N M 0 s閘極電極1 3 0及Ρ Μ Ο S閘極電 極1 3 2之厚度各爲可變動的且可根據有關裝置性能之整合 議題而被選定或選擇。NMOS閘極電極130具有一相應於 Ν型裝置之工作功能。Ρ Μ Ο S閘極電極1 3 2具有一相應於 Ρ型裝置之工作功能。另一實施例中，NMOS閘極電極 130及PMOS閘極電極132可藉由化學氣相沈積（CVD) 而被矽沈積且接著爲摻雜以個別地形成Ν型及Ρ型材料 ，諸如藉由上述摻雜個別相關於形成Ν型井1 1 5及Ρ型 井105之Ν型及Ρ型材料。例如，NMOS閘極電極130可 被摻雜於其相應之Ν Μ 0 S接面區被摻雜（例如，圖2中所 示之NMOS接面區203)的同時，PMOS閘極電極132可 被摻雜於其Ρ Μ Ο S接面區被摻雜（例如，圖2中所示之 PMOS接面區204)的同時。 圖1進一步顯示在移除NMOS閘極電極130及PMOS 閘極電極1 3 2之閘極介電質1 2 0的不需要部分以後之基底 ，諸如藉由圖案化一遮罩於NMOS閘極電極130及PMOS 閘極電極1 3 2之一界定區域上方並餓刻掉其未被遮罩所覆 蓋之暴露部分。例如，閘極介電質120之不需要部分及一 或更多型式的閘極電極材料可被圖案化以形成閘極介電質 120及NMOS閘極電極130於NMOS裝置103之上，並形 (6) 1230460 成閘極介電質120及PMOS閘極電極132於PMOS裝置 1 04之上，例如藉由使用習知技術之圖案化，例如電漿蝕 刻、濺射蝕刻、及/或氯基的蝕刻化學作用。於另一實施 例中，Ν Μ Ο S閘極電極1 3 0及Ρ Μ Ο S閘極電極1 3 2可藉由 C V D而被多晶矽沈積並接著被遮罩及蝕刻。 圖2顯示圖1之半導體基底，在形成應變層和NM0S 及PMOS裝置之接面區以後。圖2顯示NMOS應變層213 及PMOS應變層214，其可由一種具有個別不同於130及 PMOS閘極電極132之晶格間隔的適當材料所形成，以應 變電晶體裝置之個別的電極及/或通道區。例如，NMOS 應變層213可藉由沈積一材料於NMOS閘極電極130上（ 於一實施例中，磊晶地）而被形成，其中 NMOS應變層 2 1 j具有大於NMOS闊極電極130之晶格間隔。NMOS應 變層213可藉由圖案化及蝕刻其已被形成或沈積之材料而 被形成。 類似地，Ρ Μ Ο S應變層2 1 4可藉由沈積一材料於 Ρ Μ Ο S閘極介電質1 3 2上（於一實施例中，磊晶地）而被 形成，其中Ρ Μ 0 S應變層2 1 4具有小於ρ Μ 0 S閘極電極 1 3 2之晶格間隔。Ρ Μ 0 S應變層2 1 4可藉由圖案化及|虫刻 其已被形成或沈積之材料而被形成。希望其Ν Μ Ο S應變層 213可爲不同於PMOS應變層214之材料。 圖2顯示NMOS接面區203及PMOS接面區204(例 如，亦稱爲''源極一汲極〃或、'擴散區〃），其可藉由一 接面植入物而被形成（例如，植入以砷、磷、及/或鍊於 -10- (7) 1230460 N型接面區203及硼及/或銦於P型接面區204)，並可 能包含額外相應型頂部植入物。於一實施例中，NM 0 S接 面區2 0 3可藉由摻雜P型井1 0 5之部分而被形成以形成那 些接面區。於另一實施例中，N Μ 0 S接面區2 0 3可被形成 ，依據一 Ν Μ Ο S裝置之特性，藉由摻雜ρ型井1 〇 5之材 料，以形成型材料於Ν Μ Ο S接面區2 0 3中，如以上相關於 用來形成Ν型井U5之Ν型材料的摻雜所述。於另一實 施例中，PMOS接面區2〇4可被形成，藉由摻雜Ν型井 1 1 5之部分以形成那些接面區。於另一實施例中，Ν型井 115之部分可被摻雜以形成型材料於PMOS接面區204中 ，依據PMOS裝置之特性，藉由如相關於用來形成ρ型井 1 0 5之Ρ型材料的摻雜所述的摻雜。 接面資訊一般係本技術中所已知的。於一實施例，接 面區203及204可在應變層213及214之沈積前被形成。 於另一實施例中，應變層213及214可在接面區203及 2 〇 4之形成前被形成。 於另一實施例中，NMOS應變層213、PMOS應變層 214、NM0S接面區203、及或PMOS接面區204之形成可 發生以任何適當的順序，諸如依據所欲裝置之特性。 圖2顯示NM0S通道494、及PMOS通道492。於一 實施例中，NM0S通道494之性能係藉由將NM0S通道 4 9 4置於拉力應變下而被增加。於另一實施例中，Ρ Μ 0 S 通道492之性能係藉由將PMOS通道492置於壓縮應變下 而被增加。於一實施例中，Ν Μ 0 S應變層2 ] 3將Ν Μ 0 S閘 -11 - (8) 1230460 極電極130及NMOS通道494置於拉力應變。於另一實施 例中，PM0S應變層214將PM0S閘極電極132及PM0S 通道492置於壓縮應變。 圖3顯示應變層3 1 3及閘極電極3 3 0。應變層3 1 3具 有晶格間隔d 2 2 0 8，而聞極電極3 3 0具有晶格間隔d ! 2 0 6 。如圖所示，應變層3 1 3之晶格間隔d 2 2 0 8大於閘極電 極3 3 0之晶格間隔d 1 2 0 6。 現在參考圖4，應變層3 1 3已接觸與閘極電極3 3 0， 以致其閘極電極3 3 0之晶格已匹配應變層3 1 3之晶格。如 圖所示，應變層3 1 3之晶格間隔已稍微減至d2 2 0 8，而閘 極電極3 3 0之晶格間隔d】2 0 6已實質上減至d 3 2 1 0。晶 格間隔d2 2 0 8所將增加之量、以及晶格間隔d ! 2 0 6所將 增加之量係取決於閘極電極3 3 0及應變層3 1 3之相對厚度 。假如應變層3 1 3係較閘極電極3 3 0相對較厚或更大時， 則d 2 2 0 8將幾乎不減小，而d ! 2 0 6將實質上增加。另— 方面，假如應變層3 1 3係較閘極電極3 3 0相對較薄或更不 大時，則d! 206將幾乎不增加，而d2 20 8將實質上減小 〇 如圖3及4中所示，d2 208已稍微較圖3及4減小， 而閘極電極3 3 0之晶格間隔已從圖3中之d ! 2 0 6被減至 圖4中之d3 210 。 置於閘極電極2 0 4之晶格上的應變等於： £ = ϋχ1 00% d' 於一實施例中，應變係小於1 ο %。於另一實施例中 >12- (9) 1230460 ，應變係小於5 %。於另一實施例中’應變係小於2 %。 於一實施例中’閘極電極3 3 0爲矽’而應變層3 1 3爲 一種具有大於矽之介於約0 · 5 %與約1 0 %間的晶格間隔 d 2 2 0 8之材料。於一實施例中’假如晶格間隔d 2 2 0 8大 於晶格間隔d ] 2 0 6約1 0 %，則閘極電極3 3 0可能經歷顯 著的錯置，當閘極電極3 3 0接觸與應變層3 1 3時，如圖4 中所示。 於另一實施例中，應變層3 1 3可由摻雜以一具有大於 矽之共價半徑的元素所製’其將造成矽之晶格間隔增加。 適當的摻雜物包含鋁（A1 )，鎵（Ga )，鍺（Ge )，砷 (As )，銦（In )，錫（Sn )，銻（Sb )，鉈（T1 )，鉛 (Pb )，及/或鉍（Bi )。摻雜物之量可被調整以補償其 相較於各種摻雜物之矽的相對尺寸。於一實施例中，矽具 有1 . 1 1埃之共價半徑、鋁具有1 . 1 8埃之共價半徑、而銻 具有1 ·4〇埃之共價半徑。因爲鋁之共價半徑係相當接近 矽之共價半徑，故加入1 %之鋁將不會對矽之晶格間隔有 大的影響。反之，加入1 %之銻至矽將具有較加入1 %之 鋁至矽更大的影響，因爲銻之共價半徑甚大於矽之共價半 徑。 例如，需要大量的鋁來摻雜矽（相較於極少量的銻） 以達成相同的晶格間隔。於另一實施例中，適當的摻雜物 包含砷（A s )，銻（S b )，及/或鉍（B i )。 於另一實施例中，通道（未顯示）可被提供鄰近於閘 極電極3 3 0，其中通道（未顯示）亦可由應變層3 1 3所應 - 13- (10) 1230460 變。於一實施例中，通道（未顯示）界定設備之一 閘極電極3 3 0係於通道外部、且應變層3〗3係於閘 3 3 〇及通道之外部。 現在參考圖5，顯示具有晶格間隔d】3 〇 6之閘 5 3 2、及具有晶格間_ d 2 3 〇 8之應變層5〗*。如圖 示，閘極電極5 3 2之晶格間隔d] 3〇6係大於應變 之晶格間隔d 2 3 0 8。 現在參考圖6，應變層5 : 4已接觸與閘極電極 以致其閘極電極5 3 2之晶格已係對齊與應變層5 i 4 。5 1 4之晶格間隔d 2 3 0 8以稍微地增加從圖5至圖 閘極電極5 3 2之晶格間隔d ! 3 0 6已顯著地從圖5 格間隔d ] 3 0 6減至圖6中之d 3 3 1 0。類似於以上, 之討論，其d I 3 0 6將被減少及其d 2 3 0 8將被增加 量係取決於閘極電極5 3 2及應變層5 1 4之相對尺寸 質量。 應變層514之相對尺寸及/或質量越大（相較 電極5 3 2 )，貝ij d 2 3 0 8將增加之量越小，且其d】 減少之量越大。 於一實施例中，閘極電極5 3 2爲矽，而應變層 一種具有晶格間_小於砂之材料。於一實施例中， 5 1 4之適當材料包含摻雜以一種具有小於矽之共價 元素之砂。加入一具有小於砂之共價半徑的元素該 小矽之晶格間隔。元素相較於矽之共價半徑越小， 素對於矽之晶格間隔的影響越大。例如，假如係具 一 14 - 內部， 極電極 極電極 5中所 層 5 14 5 3 2， 之晶格 丨6，而 中之晶 關圖4 之相對 及/或 於閘極 3 06將 5 1 4爲 應變層 半徑的 易於減 則其元 有I · π (11) 1230460 埃之共價半徑，則磷具有〇 · 6埃之共價半徑，而硼具有 〇 . 8 2埃之共價半徑。加入1 %硼至矽將使其晶格間隔小於 其加入1 %磷至矽之情況，因爲硼具有較小的共價半徑。 於另一實施例中，用以加入砂之適當摻雜物包含硼（ B )、碳（C) '氮（N)、及或磷（P)之一或更多。如 有關圖3及圖4所討論，爲了獲得應變層5 1 4之一既定晶 格間隔，將需要較磷更少量的硼以當作矽之摻雜物，給定 其相對的共價半徑。因爲磷之共價半徑更爲接近矽之尺寸 ，所以其將不會如硼一般多地影響矽之晶格尺寸，因而需 要較多的憐以獲得一既定的晶格尺寸。於另一實施例中， 應變層514之適當材料包含矽與硼（B)之合金。 於一實施例中，來自圖5至圖6之閘極電極5 3 2所經 歷的應變被界定爲： A -/7 E = Ul 3 x 1 0 0 % a, 於一實施例中，應變係小於約1 〇 %。於另一實施例 中，應變係小於約5 %。於另一實施例中，應變係小於約 2 %。於另一實施例中，應變係小於約1 %。 於一實施例中，假如應變係大於約1 0 %，則可能有 顯著的晶格錯置於閘極電極5 3 2中，當其接觸與應變層 5 1 4 時。 於另一實施例中，5 3 2具有介於約〇·3 nm與0.6 llm 之間的晶格間隔，而應變層5 1 4具有介於約0 · 4 9 nm與約 0.5 9 nm之間的較小晶格間隔。 於另一實施例中，通道（未顯示）可被置於鄰近電極 _ 15- (12) 1230460 5 3 2。通道（未顯示）亦可藉由應變層5丨4而被應變。於 一實施例中，通道（未顯示）界定設備之內部，閘極電極 5 3 2通道外部，而應變層5〗4係於閘極電極5 3 2及通道之 外部。 於一實施例中，閘極電極3 3 0及/或5 3 2具有實質上 小於應變層3 1 3及/或5 1 4之厚度。於另一實施例中，應 變層3 1 3及/或5 1 4具有大於閘極電極3 3 〇及/或5 3 2約 十倍的厚度。 現在參考圖2，於一實施例中，NMOS應變層213包 含矽鍺（S i G e )(例如，約2 0 %至6 0 %的鍺）而Ν Μ Ο S 閘極電極1 3 0及/或通道4 9 4包含矽（S i )。於另一實施 例中，PMOS應變層214包含摻雜碳的矽，例如，摻雜碳 的砂具有約1%的碳及約99%的矽，而PMOS閘極電極 132及或通道492包含矽（Si)。 於另一實施例中，NMOS應變層213包含一具有第一 晶格間隔之第一材料，而NMOS閘極電極130及/或通道 4 94包含一具有第二晶格間隔之第二材料，其中第一晶格 間隔係大於第一晶格間隔。於一實施例中，第一晶格間隔 係大於第二晶格間隔介於約〇 · 2 %與約2 %之間。 於另一實施例中，PMOS應變層2〗4包含一具有第一 曰曰格間隔之第一材料，而ρ Μ Ο S電極1 3 2及/或通道4 9 2 包含一具有第二晶格間隔之第二材料，其中第一晶格間隔 係小於第一晶格間隔。於一實施例中，第一晶格間隔係小 方·^第一晶格間隔介於約〇 _ 2 %與約2 %之間。 -16 - (13) l23〇46〇 於另一實施例中，可被使用於電極1 3 0及/或1 3 2 ' 通道494及/或4 92、及/或NMOS應變層213及/或 2 1 4之適當材料包含下列一或更多：矽（S i )，矽鍺（ siGe )，碳化矽（SiC )，矽化鎳（NiSi )，矽化鈦（ TiSi2 )，矽化鈷（C〇Si2 )，且可選擇性地被摻雜以硼及 /或銦之一或更多。例如，電極130及通道494包含具有 與應變層2 1 3之晶格間隔不同的晶格間隔之材料。更明確 地，於操作時，PMO S應變層2 1 4具有（於一實施例中） 〜較PMOS閘極電極132及/或通道492更小的晶格間隔 且可造成閘極電極132及/或通道492中之壓縮應變。此 應變係由PMOS閘極電極132及PMOS通道492所造成， 該PMOS通道492之晶格間隔大於PMOS應變層214之晶 格間隔。 於另一實施例中，應變層可藉由熱失配而操作。例如 ，應變層2 1 3可具有小於閘極電極1 3 0之線性熱擴張係數 的線性熱擴張係數。當閘極電極1 3 0及應變層2 1 3被沈積 於一升高的溫度時，例如，約500°C至約700 °C，則並無 應變。然而，當閘極電極1 3 0及應變層2 1 3冷卻時，閘極 電極1 3 0將嘗試縮小比應變層2 1 3更多，因爲閘極電極 1 3 0具有較應變層2 1 3大的線性熱擴張係數。此係數之失 配將造成一拉力應變於閘極電極中及一壓縮應變於應變層 中。壓縮及拉力應變之相對量將取決於閘極電極1 3 0及或 應變層2 1 3之厚度及/或質量。假如應變層2〗3較閘極電 極1 3 0厚許多，則應變層2 1 3上之應變將相對爲小，而閘 -17- (14) 1230460 極電極1 3 0上之拉力應變將相對爲大。通道4 9 4亦可被應 變。 操作時，閘極電極130可爲具有約2.6xl(T6/°C之 線性熱擴張係數的矽，而應變層2 1 3可由二氧化矽所形成 ，其具有約〇 · 5 X 1 0_6 / ° C之較小線性熱擴張係數。當二 氧化矽應變層2 1 3被沈積於閘極電極1 3 0以一升高的溫度 時，例如，約 8 0 0 °C，則無應變介於層之間。當應變層 2 1 3及閘極電極1 3 0被冷卻至室溫（約2 5 t )時，則二氧 化矽應變層2 1 3將嘗試縮小較閘極電極1 3 0更少，由於二 氧化矽之較低的線性熱擴張係數。此將造成矽閘極電極 130及/或通道494中之拉力應變、及二氧化矽應變層 2 1 3中之壓縮應變。 於另一實施例中，閘極電極1 3 2可具有較應變層2 1 4 更低的熱擴張係數以造成閘極電極1 3 2及或通道4 9 2中之 壓縮應變、及應變層2 1 4中之拉力應變。 操作時，閘極電極132可爲具有約2.6xlO_6/°C之 線性熱擴張係數的矽，而應變層2 1 4可爲（例如）鋁，其 具有約23 X 1 (Γ6/ °C之較高的線性熱擴張係數。當鋁應變 層2 1 4被沈積於矽閘極電極1 3 2以一升高的溫度時，例如 ，約5 0 0 °C，則無應變介於層之間。當層冷卻至室溫（例 如，約2 5 °C )時，則矽閘極電極1 3 2嘗試縮小較鋁應變 層2 1 4更少。此介於線性熱擴張係數之間的相對失配造成 閘極電極1 3 2及/或通道4 9 2中之壓縮應變、及鋁應變層 2 1 4中之拉力應變。 -18- (15) 1230460 於另一實施例中’閘極電極1 3 0中之拉力應變 成通道 4 9 4中之拉力應變。於另一實施例中，閘 132中之壓縮應變可能造成通道492中之壓縮應變 於另一實施例中，應變可能由一具有本質應力 層所造成。例如’應變層213可由一種具有本質拉 於（例如）氮化矽等材料中之材料所形成。當應變 被沈積於閘極電極上時，其可能造成閘極電極1 3 0 縮應變。於另一實施例中，應變層2 1 4可爲一種具 壓縮應力之材料，例如，氧化砂，其在當應變層2 ] 積於閘極電極132上時可能造成閘極電極132中之 變。具有本質應力之材料範例包含氮化物及氧化物 能造成應變於閘極電極1 3 0及/或1 3 2及/或通道 /或492中。通常，氮化物可具有一本質拉力應變 化物可具有一本質壓縮應變，然而，氮化物亦可具 縮應變，或者氧化物亦可具有一拉力應變，藉由本 已知的各種處理。 於另一實施例中，閘極電極1 3 0及應變層2 1 3 積爲相同材料，而後應變層2 1 3可被沈積以一種材 使應變層增加尺寸。例如，應變層2 1 3及閘極電極 被沈積爲矽，然後應變層2 1 3可被沈積以鋁、鎵、 、銦、錫及/或銻之一或更多。此摻雜及可選擇後 /或退火處理可能造成應變層2 1 3之晶格尺寸增加 造成閘極電極130及或通道494中之拉力應變。 於另~實施例中，閘極電極1 3 2及應變層2 1 4 可能造 極電極 〇 之應變 力應力 層213 中之壓 有本質 [4被沈 拉力應 ，其可 494及 ，而氧 有一壓 技術中 可被沈 料來致 1 30可 鍺、砷 續熱及 ，其將 可被沈 -19- (16) 1230460 積爲相同材料，例如，矽。之後，應變層2 1 4可 棚、碳、氮、及/或磷之一或更多。此摻雜及可 /或退火處理可能造成應變層2 1 4之晶格間隔減 造成聞極電極132及或通道492中之壓縮應變。 於另一實施例中，閘極電極丨3 2爲矽，而應 爲摻雜碳的矽，具有一具有漸增之碳百分比的轉 顯示）於閘極電極1 3 2與應變層2 1 4之間，以緩 之矽的生長至矽閘極電極1 3 2上。 於另一實施例中，電極130及/或132及/ 2 13及/或214可藉由選擇性沈積、CVD沈積、 晶沈積而被形成或沈積。例如，單晶半導體膜之 被形成於單一結晶基底上，其中磊晶層具有與基 同的晶體特性，但其摻雜物之型式或濃度不同。 施例中，電極1 3 0及/或1 3 2及/或應變層2】 2 14可藉由選擇性CVD沈積而被形成，且可能 矽合金之磊晶沈積，以其與結構被沈積於其上之 的晶體結構（例如，類似或相同的結晶定向，諸 1 1 0，等）。 於另一實施例中，SiyGex之一層可被生長 底上以致其矽鍺具有一大塊鬆弛的晶格常數，其 例如，約〇 · 5至約2百分比）其被生長於上之矽 晶格不適合於其中接合至矽之矽鍺鍵可能產生應 上。換言之，應變（諸如壓縮應變）可能產生自 符合矽鍺之晶格的矽晶格。 被沈積以 選擇熱及 少，其將 (變層2 1 4 變層（未 和摻雜碳 或應變層 及/或磊 磊晶層可 底材料相 於另一實 3及/或 包含單晶 材料相同 如 10 0、 於矽之基 係大於（ 。所得的 變的區塊 其延伸以 - 20- (17) 1230460 用以形成或生長矽及矽合金材料之適當製程包含矽處 理之氣相（VPE )、液相（LPE )、或固相（SPE )區塊。 例如，一種可應用於矽之V P E的C V D製程包含：（1 ) 輸送反應物至基底表面；（2)吸收至基底表面上之反應 物；（3 )表面上之化學反應以導致一膜及反應產物之形 成；（4 )從表面之去吸收的反應產物；及（5 )從表面之 反應產物的輸送離開。 此外’矽及矽合金之適當形成包含本技術中已知的選 擇性磊晶沈積、形成、或生長，如型式1選擇性磊晶沈積 。使用型式1沈積，則矽合金沈積將僅發生於氧化物膜之 開口中的閘極材料上，及氧化物上之最小（假如有的話） 生長。 適當的選擇性磊晶形成亦包含型式2選擇磊晶沈積， 其中沈積之選擇性是非關鍵的。使用型式2沈積，則矽合 金之形成或生長發生於閘極材料上，以及於氧化物膜上， 而因此當執行此型式的沈積時，產生一介面於其形成在閘 極材料上的砂合金聶晶層與其形成在氧化物膜上的砂合金 多晶矽層之間。此介面相對於膜生長方向之角度取決於基 底之結晶定向。 於另一實施例中，型式1選擇性磊晶沈積係使用包含 下列之一或更多的矽源：矽、矽鍺（SiGe )、碳化矽（ SiC )、矽化鎳（NiSi )、矽化鈦（TiSi2 )、矽化鈷（ CoSi2)，於適當的溫度下。同時，siH2Cl2、SiH4可被使 用爲矽源，假如氯化氫（H C ])、氯（C ] 2 )存在的話。 -21 - (18) 1230460 圖7係一種用以形成C Μ 0 S結構之製程的流程圖，該 CMO S結構具有以一應變層沈積於至少一閘極電極上之 PMOS及/或NMOS裝置，以致其應變層將一應變加諸至 至少電極與通道之一。於810，一；結構之NM〇S及/或 PMOS裝置被形成於一基底上，其具有適當的井、接面區 、閘極介電質、閘極電極、及應變層。於8 2 0，一應變材 料被沈積於至少一閘極電極上。 適當的應變材料包含（例如）矽、矽鍺、摻雜的矽鍺 、碳化矽、矽碳、摻雜碳的矽，其具有不同於電極之晶格 間隔’其可藉由使用下列之一或更多的操作而被沈積： CVD、磊晶沈積、及/或選擇性沈積。因此，對於NMOS 裝置，一具有其晶格間隔大於N Μ 0 S電極之應變材料可被 沈積以提供一拉力應變於NMOS電極及或NMOS通道中 〇 另一方面，對於PMOS裝置，一具有其晶格間隔大於 PMOS電極之應變材料（例如，摻雜硼的矽、摻雜碳的矽 、摻雜氮的矽、及/或摻雜磷的砂）可被沈積至一 PMOS 電極上以造成壓縮應變於PMOS電極中或者於PMOS裝置 之通道中。
雖然圖1 一 7描述其中形成有NMOS裝置及PMOS裝 置之CMOS結構’但其他實施例係包含形成有一 pM〇s及 或NMOS裝置部分而無另一 pM〇s及/或NMOS裝置。 因此，所預期的有：單獨的單一 NMOS或PMOS裝置、被 耦合以形成除了 C Μ 〇 S結構以外之單一N Μ 0 S或P Μ 0 S -22- (19) 1230460 裝置、多重耦合的PMOS裝置、或其他於一基底上之適當 電路裝置，其中上述之相關應變材料係形成或沈積於電極 上以致其電極被應變。 以上描述了各種實施例。然而，淸楚的是可對其進行 各種修飾及改變而不背離所請求之標的之較寬廣的精神及 範圍。因此，說明書及圖形應被視爲說明之目的而非限制 之目的。
【圖式簡單說明】 本發明之各特徵、型態、及優點將從下列詳細敘述、 後附申請專利範圍、及伴隨的圖形變得更爲淸楚明白，其 中： 圖1係一半導體基底之一部分的橫斷面圖視圖，在形 成一井、閘極介電質、及NM0S與PM0S裝置之閘極電極 以後。
圖2顯示一半導體基底，在形成應變層於NM0S及 PM0S裝置上之後。 圖3顯示一分隔閘極電極和應變層之小晶格。 圖4顯示一分隔閘極電極之應變的小晶格。 圖5顯示一分隔閘極電極和應變層之大晶格。 圖6顯示〜分隔閘極電極之應變的大晶格。 圖7係用以形成一 C Μ 0 S結構之製程的流程圖，該結 構具有一將應變層沈積於電極上之應變層。 -23- (20) 1230460 主要 1 00 102 1 03 1 04 105 110 111 115 120 130 132 136 203 204 206 208 2 10 2 13 2 14 306 308 3 10 3 13 元件對照表 設備 包括半導體基底 NMOS裝置 PMOS裝置 P型井 隔離結構 局度Η Ν型井 閘極電極 Ν Μ Ο S閘極電極 Ρ Μ Ο S閘極電極 表面 Ν Μ Ο S接面區 Ρ Μ Ο S接面區 晶格間隔d 1 晶格間隔d2 晶格間隔d3 Ν Μ Ο S應變層 Ρ Μ Ο S應變層 晶格間隔d 1 晶格間隔d 2 晶格間隔d 3 應變層 -24 (21) (21)1230460 3 3 0 閘極電極 492 PMOS 通道 494 NMQS 通道 5 14 應變層 5 3 2 閘極電極
-25-

Claims (1)

  1. (1) l23〇460 拾、申請專利範圍 1 · 一種電路設備，包含： 一基底 ·， 含〜位於基底之一表面上 一位於基底上之裝置 的閘極電極；及 一配置於閘極電極上之應變材料。 2.如申口円專利軸圍帛；！項之設備，其中鬧極電極係 處於-應變之了，該應變係由至少下列之—所造成：應變 材料之不同的晶格間隔；應變材料與閘極電極材料之熱擴 張失配；及應變材料中之本質應變。 3 .如申請專利$E圍帛！項之設備，其中閘極電極包 含一具有第一晶格間隔之材料，其包含與應變材料之第二 晶格間隔不同的晶格間隔。 4 .如申請專利範圍第1項之設備，其中閘極電極係 處於一壓縮應變之下，該壓縮應變係由於應變材料具有小 於閘極電極之第二晶格間隔的第一晶格間隔所造成。 5 ·如申請專利範圍第1項之設備，其中閘極電極係 處於一拉力應變之下，該壓縮應變係由於應變材料具有大 於閘極電極材料之第二晶格間隔的第一晶格間隔所造成。 6 ·如申請專利範圍第1項之設備，其中基底進一步 包含一通道區。 7 ·如申請專利範圍第6項之設備，其中通道區係處 於一應變之下，該應變係由至少下列之一所造成： 應變材料之不同的晶格間隔； >26- (2) 1230460 應變材料與閘極電極材料之熱擴張失配；及 應變材料中之本質應變。 8 ·如申請專利範圍第7項之設備，其中通道區係處 於一拉力應變之下。 9 ·如申請專利範圍第7項之設備，其中通道區係處 於一壓縮應變之下。 10. 如申請專利範圍第1項之設備，其中基底進一步 包含一通道區，且其中通道區包含一具有第一晶格間隔之 材料’其包含與應變材料之第二晶格間隔不同的晶格間隔 〇 11. 如申請專利範圍第1項之設備，其中基底進一步 包含一通道區，且其中通道區係處於一壓縮應變之下，該 壓縮應變係由於應變材料之第一晶格間隔小於通道區之第 二晶格間隔所造成。 12·如申請專利範圍第1項之設備，其中應變材料包 含砂合金材料之一嘉晶層。 1 3 ·如申請專利範圍第1項之設備，其中應變材料包 含一選自包括下列材料之族群的材料：矽（Si )、矽鍺 (Siy.x Gex )、碳化矽（Si y-x Cx )、矽化鎳（Ni Si )、 矽化鈦（TiSi2)、及矽化鈷（CoSi2) ° 14. 如申請專利範圍第1項之設備’其中應變材料包 含摻雜有至少硼 '碳、氮、及磷之一的砂。 15. 如申請專利範圍第1項之設備’其中應變材料包 含摻雜有至少鋁、鎵、鍺、砷、銦、錫、及銻。 - T卜 1230460 (3) 1 6 . —種電路設備，包含： ~*基底 ； 一位於基底上之裝置，其包含一位於基底之一頂部表 面上的閘極電極、及鄰近閘極電極之基底中的第一接面區 和第二接面區；及 一應變材料，其具有至少下列之一： 一不同於閘極電極之晶格間隔的晶格間隔； 一不同於閘極電極材料之線性熱擴張係數的線性熱擴 張係數；及 一本質應變； 應變係配置於閘極電極之上。 1 7 .如申請專利範圍第1 6項之設備，其中應變材料 包含矽鍺’其具有大於基底之晶格間隔以供加諸一拉力應 變於閘極電極中。 1 8 · —種製造電路設備之方法，包含·· 形成一裝置於一基底上，該裝置包含： 一位於基底之一表面上的閘極電極、 於鄰近閘極電極之基底中的第一接面區及第二接面區 ;及 沈積一應變層於閘極電極上。 1 9 ·如申請專利範圍第1 8項之方法，其中沈積應變 層包含沈積足夠厚度之應變層，其具有與基底不同之晶格 間隔以造成基底中之應變。 2 0.如申請專利範圍第1 8項之方法，其中沈積應變 -28- 1230460 (4) 層包含一足以形成應變材料之磊晶層的化學氣相沈積。 2 1 . —種電路設備，包含： 一界定設備之內部的基底； 一位於基底之外部的裝置，其包含一閘極電極；及 一位於裝置外部及基底外部之應變層。
    22.如申請專利範圍第21項之設備’進一步包含一 閘極介電質，其係位於基底外部、閘極電極內部、及應變 層內部。 2 3.如申請專利範圍第22項之設備’其中閘極介電 質包含至少氮化鋁、氧化鋁、氮化矽、與氧化砂之一。 2 4.如申請專利範圍第21項之設備’其中基底進一 步包含一通道。 2 5 ·如申請專利範圍第2 4項之設備，其中通道係位 於閘極電極之內部、及應變層之內部。
    2 6 .如申請專利範圍第2 2項之設備’其中基底進一 步包含一通道，其中通道係位於閘極介電質內部、鬧極電 極內部、及應變層內部。 27.如申請專利範圍第25項之設備，其中基底進一步 包含鄰近通道之至少兩接面區。 -29-
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