CN102544106B - 引入了局部应力的ldmos器件 - Google Patents

Abstract

本发明涉及LDMOS器件。本发明公开了一种利用应力提高器件性能，并降低其不良影响的引入了局部应力的LDMOS器件。本发明的技术方案是，引入了局部应力的LDMOS器件，包括体衬底，在衬底上形成相互邻接的阱区和漂移区，在阱区和漂移区中分别形成源区和漏区，在源区和漂移区之间的阱区表面生长栅氧化层，在栅氧化层上生长多晶硅栅极，在源区和/或栅极表面覆盖薄膜，利用所述薄膜具有的本征应力，在LDMOS器件的沟道中引入应力。本发明基本上不会影响器件漂移区的带隙E_G，而对器件的源漏导通电阻R_on的降低却有比较明显的作用。本发明充分发挥了应力对器件性能的积极作用，降低了应力对器件性能的消极影响，特别适合制造功率器件。

Description

引入了局部应力的LDMOS器件

技术领域

本发明涉及半导体器件，特别涉及一种横向双扩散金属氧化物半导体(LDMOS)器件。

背景技术

LDMOS器件是基于SOI(SemiconductorOnInsulator)技术和MOSFET(MetalOxideSemiconductorFieldEffectTransistor)技术发展起来的一种半导体器件，LDMOS器件通常作为功率器件。一个理想的功率器件，应当具有下列理想的静态和动态特性：在截止状态时能承受高电压；在导通状态时，具有大电流和很低的压降；在开关转换时，具有短的开、关时间，能承受电流和电压的快速变化，以及具有全控功能等。LDMOS器件的电极位于芯片表面，易于通过内部连接实现与低压信号电路及其它器件的相互集成。由于这些优点的存在，LDMOS器件得到了很快的发展。

与普通的MOSFET(金属氧化物半导体场效应晶体管)相比，传统的LDMOS器件在沟道与漏极之间增加了一个较长的低浓度漂移区。该漂移区的存在提高了击穿电压，并减小了漏、源两极之间的寄生电容，有利于提高频率特性。其中漂移区的长度和浓度是影响LDMOS击穿电压和源漏导通电阻R_on的两个重要因素，漂移区长度越长，浓度越小，击穿电压越高，而源漏导通电阻R_on却越大，这对于提高器件的驱动能力是不利的。因而，在提高击穿电压的同时获得较小的源漏导通电阻R_on是本领域技术人员不懈追求的目标。

在现代半导体技术中，通过在MOS晶体管沟道中引入应力提高载流子的迁移率，降低器件的源漏导通电阻是一个有效地措施。如对P型绝缘栅型场效应晶体管(PMOSFET)，在沟道中引入压应力可以提高空穴的迁移率。对N型绝缘栅型场效应晶体管(NMOSFET)，在沟道中引入张应力可以提高电子的迁移率。同样的，对于LDMOS器件，在P型LDMOS沟道中引入压应力可以提高空穴的迁移率；在N型LDMOS沟道中引入张应力可以提高电子的迁移率，从而降低LDMOS器件的源漏导通电阻。但是引入应力后使得材料的带隙E_G减小，对于突变结和缓变结击穿电压VB的公式分别是 $V_B\≈5.2\×{10}^{13}{E}_G^{\frac{3}{2}}{N}_0^{-\frac{3}{4}},V_B\≈{10}^{10}{E}_G^{\frac{6}{5}}{a}^{-\frac{2}{5}}.$ 显然，引入应力后，由于带隙E_G减小，器件的击穿电压也会降低。对于LDMOS器件，击穿电压主要受漂移区影响，因而需要在沟道中引入有效应力的同时，尽量避免在漂移区引入应力，从而达到在保证击穿电压几乎不变的同时，降低器件的源漏导通电阻R_on的目的。

发明内容

本发明所要解决的技术问题，就是提供一种利用应力提高器件性能，并降低其不良影响的引入了局部应力的LDMOS器件。

本发明解决所述技术问题，采用的技术方案是，引入了局部应力的LDMOS器件，包括体衬底，在衬底上形成相互邻接的阱区和漂移区，在阱区和漂移区中分别形成源区和漏区，在源区和漂移区之间的阱区表面生长栅氧化层，在栅氧化层上生长多晶硅栅极，其特征在于，在源区和/或栅极表面覆盖薄膜，利用所述薄膜具有的本征应力，在LDMOS器件的沟道中引入应力。

本发明的LDMOS器件，只在器件的源区和/或栅极表面覆盖薄膜，利用薄膜具有的本征应力，在沟道中引入有效应力。由于漂移区和漏区表面没有覆盖薄膜，源区和/或栅极表面覆盖的薄膜，在距离较远的漂移区中几乎不引入应力或只引入很小的应力，从而削弱或避免由于应力对带隙E_G的影响而降低器件的击穿电压。

具体的，所述衬底为P或N型材料；相应的阱区为P或N型材料，漂移区为N或P型材料，源区为N或P型材料，多晶硅为N或P型材料。

本发明的技术方案，可以适用于P型材料衬底或N型材料衬底材料。根据LDMOS器件的制造工艺，不同衬底材料类型(P型或N型)，相应的阱区、漂移区、源区及其多晶硅栅电极材料也具有不同的导电类型。

优选的，所述薄膜为氮化硅薄膜。

采用氮化硅薄膜作为覆盖源区和/或栅极的薄膜，其生成工艺与硅基半导体材料工艺兼容性高，生成的薄膜具有合适的本征应力。

进一步的，所述薄膜的生成工艺是先在源区和/或栅极表面生长一层二氧化硅薄膜，再在二氧化硅薄膜上生长氮化硅薄膜；或不生长二氧化硅薄膜，直接生长氮化硅薄膜。

对于硅基半导体材料，本发明的氮化硅薄膜可以采用两种生成工艺，一种工艺是先生长一层二氧化硅薄膜，再在二氧化硅薄膜上生长氮化硅薄膜。另一种工艺是不生长二氧化硅薄膜，直接在源区和/或栅极表面接生长氮化硅薄膜。二氧化硅薄膜主要起应力缓冲作用，所以又称为缓冲膜(区别于应力膜——氮化硅)，可以调节氮化硅薄膜施加的应力。由于栅极表面距离沟道较远，栅极表面氮化硅施加的应力传递到沟道已经比较弱，没有必要再采用缓冲膜，所以一般只在源区采用二氧化硅薄膜加氮化硅薄膜的工艺。

具体的，所述二氧化硅膜的厚度为5～100nm。

更具体的，采用低压化学汽相淀积法或等离子体增强化学汽相沉积法生长氮化硅薄膜。

采用上述两种不同工艺，可以根据需要通过调整工艺参数改变应力大小和种类，满足不同导电类型的器件需要。

进一步的，采用低压化学汽相淀积法生长的氮化硅薄膜的应力范围为0.1～10GPa，采用等离子体增强化学汽相沉积法生长的氮化硅薄膜的应力范围为-8～+8GPa。

上述应力范围容易达到，工艺也不复杂，器件性能提升也比较明显。

具体的，所述氮化硅薄膜厚度为20nm～2μm。

通常氮化硅薄膜越厚应力越大，20nm～2μm的氮化硅薄膜厚度，可以满足大多数器件要求，工艺上也容易实现，又不会产生破坏作用。

本发明的有益效果是，局部应力引入可以显著改善LDMOS器件性能，降低源漏导通电阻R_on，提高器件驱动能力，并能够有效降低应力对漂移区带隙E_G的不良影响，确保器件的高耐压特性，本发明的技术方案非常适合用于制造功率LDMOS器件。

附图说明

图1是实施例1的器件结构示意图；

图2是实施例1的另一种器件结构示意图；

图3是实施例2的器件结构示意图；

图4是实施例3的器件结构示意图；

图5是沟道区应力仿真示意图；

图6是器件应力仿真结果示意图。

10——衬底；12——阱区；14——漂移区；16——源区；17——漏区；18——栅氧化层；20——多晶硅栅；22——氮化硅薄膜；24氧化硅层。

具体实施方式

下面结合附图及实施例，详细描述本发明的技术方案。

下面的实施例中，衬底10材料类型为P型，相应的阱区12为P型材料，漂移区14为N型材料，源区16为N型材料，多晶硅20为N型材料，引入应力为张应力。对于N型材料衬底，除了相应区域材料类型、引入应力类型有所不同外，器件结构是相同的。

实施例1

本例LDMOS器件剖面结构如图1所示。包括体衬底10，在衬底10上形成相互邻接的阱区12和漂移区14，在阱区12和漂移区14中分别形成源区16和漏区17，在源区16和漂移区14之间的阱区12表面生长栅氧化层18，在栅氧化层18上生长多晶硅栅极20。本例器件只在源区16表面覆盖氮化硅(Si₃N₄)薄膜22，利用氮化硅薄膜22具有的本征应力，在LDMOS器件的沟道中引入应力。由于氮化硅薄膜22只存在于源区16表面，其引入应力只对附近的沟道产生作用，基本上不会影响到较远的漂移区14。本例按照传统的CMOS器件制造工艺完成器件主体制作，包括衬底10的制备、阱区12的形成、生长栅氧化层18、生长多晶硅栅20、沟道离子注入、漂移区14离子注入、源区16和漏区17离子注入等。然后采用化学汽相淀积(CVD)工艺，如LPCVD(低压化学汽相淀积)法或PECVD(等离子体增强化学汽相淀积)法，在源区16表面淀积厚度为120nm，具有2GPa张应力的氮化硅薄膜22。接下来通过局部互连等传统工艺步骤完成整个器件的制作。本例器件应力分布如附图5中曲线A所示，在1～1.5μm的沟道区平均应力约为232.6MPa，在1.5～5μm的漂移区应力很小，平均应力约为43.09Mpa。本例LDMOS器件，氮化硅薄膜22也可以覆盖在多晶硅栅极20表面，如图2所示，其产生的效果与图1所示器件相当，当由于多晶硅栅20和栅氧化层18的缓冲作用，氮化硅薄膜22引入沟道的应力相对较低。

实施例2

图3是在源区16和栅极20表面覆盖氮化硅膜22的LDMOS器件结构示意图。本例器件制造工艺与实施例1相同，也是按照传统的CMOS器件制造工艺完成器件主体的制作，包括衬底10的制备、阱区12的形成、生长栅氧化层18、生长多晶硅栅20、沟道离子注入、漂移区14离子注入、源区16和漏区17离子注入，然后采用化学汽相淀积工艺，在源区16和栅极20表面淀积厚度为120nm具有2GPa张应力的氮化硅薄膜(22)。接下来通过局部互连等传统工艺步骤完成整个器件的制作。本例的器件应力分布如图5中曲线B所示，沟道区(1～1.5μm)的平均应力约为230MPa，在漂移区(1.5～5μm)应力很小，平均应力约为45.94MPa。

实施例3

图4是本例器件横截面示意图。本例器件源区16和栅极20表面覆盖有氮化硅膜22，并且在源区16和氮化硅膜22之间有一层二氧化硅(SiO₂)薄膜24。二氧化硅薄膜24的主要作用，是对覆盖在其表面的氮化硅引入应力进行缓冲，使沟道区(1～1.5μm)应力分布比较均匀。本例器件主体制造工艺参见上述实施例的描述，本例氮化硅膜22的制造工艺是先在源区16表面生长一层20nm厚的二氧化硅薄膜(24)，然后采用化学汽相淀积(CVD)工艺，在二氧化硅薄膜(24)表面淀积厚度为120nm，具有2GPa张应力的氮化硅薄膜(22)。接下来通过局部互连等传统的工艺步骤完成整个器件的制作。本例器件应力分布如附图5中曲线C所示，沟道区(1～1.5μm)的平均应力约为187.17MPa，在漂移区(1.5～5μm)应力很小，平均应力约为43.99MPa。

本发明的引入了局部应力的LDMOS器件，由于局部覆盖了应力膜，器件沟道区(1～1.5μm)平均应力较器件漂移区(1.5～5μm)的平均应力增加了ΔP(见图6所示的器件应力仿真结果)。该应力的增加基本上不会影响器件漂移区(1.5～5μm)的带隙E_G，而对器件的源漏导通电阻R_on的降低却有比较明显的作用。本发明的技术方案，充分发挥了应力对器件性能的积极作用，降低了应力对器件性能的消极影响。

Claims (8)

1.引入了局部应力的LDMOS器件，包括体衬底，在衬底上形成相互邻接的阱区和漂移区，在阱区和漂移区中分别形成源区和漏区，在源区和漂移区之间的阱区表面生长栅氧化层，在栅氧化层上生长多晶硅栅极，其特征在于，在源区表面覆盖薄膜，利用所述薄膜具有的本征应力，在LDMOS器件的沟道中引入应力。

2.根据权利要求1所述的引入了局部应力的LDMOS器件，其特征在于，所述衬底为P或N型材料；相应的阱区为P或N型材料，漂移区为N或P型材料，源区为N或P型材料，多晶硅为N或P型材料。

3.根据权利要求1所述的引入了局部应力的LDMOS器件，其特征在于，所述薄膜为氮化硅薄膜。

4.根据权利要求1所述的引入了局部应力的LDMOS器件，其特征在于，所述薄膜的生成工艺是先在源区表面生长一层二氧化硅薄膜，再在二氧化硅薄膜上生长氮化硅薄膜；或不生长二氧化硅薄膜，直接生长氮化硅薄膜。

5.根据权利要求4中所述的引入了局部应力的LDMOS器件，其特征在于，所述二氧化硅膜的厚度为5～100nm。

6.根据权利要求3～5任意一项所述的引入了局部应力的LDMOS器件，其特征在于，采用低压化学汽相淀积法或等离子体增强化学汽相沉积法生长氮化硅薄膜。

7.根据权利要求6所述的引入了局部应力的LDMOS器件，其特征在于，采用低压化学汽相淀积法生长的氮化硅薄膜的应力范围为0.1～10GPa，采用等离子体增强化学汽相沉积法生长的氮化硅薄膜的应力范围为-8～+8GPa。

8.根据权利要求6所述的引入了局部应力的LDMOS器件，其特征在于，所述氮化硅薄膜厚度为20nm～2μm。