JPS60123055A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS60123055A JPS60123055A JP58230862A JP23086283A JPS60123055A JP S60123055 A JPS60123055 A JP S60123055A JP 58230862 A JP58230862 A JP 58230862A JP 23086283 A JP23086283 A JP 23086283A JP S60123055 A JPS60123055 A JP S60123055A
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置及びその製造方法に係ｐ１特に短チ
ャネルＭＩＳ型電界効果トランジスタ及びその製造方法
釦関する。
ャネルＭＩＳ型電界効果トランジスタ及びその製造方法
釦関する。
Φン 技術の背景
ＬＳＩ等の分野に於ては低電力化に有利な相補型ＭＩＳ
ｔ界効果トランジスタ（以下ＣＭＯ８と略称する）が多
く用いられ、且つ更に動作速度及び集積度を向上せしめ
る手段として該ＣＭＯ８の短チヤネル化が図られている
。
ｔ界効果トランジスタ（以下ＣＭＯ８と略称する）が多
く用いられ、且つ更に動作速度及び集積度を向上せしめ
る手段として該ＣＭＯ８の短チヤネル化が図られている
。
（ｅ） 従来技術と問題点
０ＭＯ８ＩＣに於いては、ｎ型の半導体基板にｐ型のウ
ェルを形成し、該ｎ型基板上にｐチャネル型ＭＯ８電界
効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）を形成し、ｐウ
ェル上にｎ−ＭＯＳＦＥＴを形成した構造が一般的であ
る。この場合、比較的不純物濃度が高いｐウェル上に形
成するｎ−ＭＯＳＦＥＴは短チヤネル化し易いが、不純
物濃度が低いｎ型基板上に形成するｐ−ＭＯＳＦＥＴは
短チヤネル化しにくいという問題を生ずる。これは不純
物濃度の低い基板側に於て、ソース−ドレイン間に印加
される電圧によｐその間に空乏層が大きく広がりパンチ
スルー現象を起し、該ＦＩＴの機能が失われることによ
る。
ェルを形成し、該ｎ型基板上にｐチャネル型ＭＯ８電界
効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）を形成し、ｐウ
ェル上にｎ−ＭＯＳＦＥＴを形成した構造が一般的であ
る。この場合、比較的不純物濃度が高いｐウェル上に形
成するｎ−ＭＯＳＦＥＴは短チヤネル化し易いが、不純
物濃度が低いｎ型基板上に形成するｐ−ＭＯＳＦＥＴは
短チヤネル化しにくいという問題を生ずる。これは不純
物濃度の低い基板側に於て、ソース−ドレイン間に印加
される電圧によｐその間に空乏層が大きく広がりパンチ
スルー現象を起し、該ＦＩＴの機能が失われることによ
る。
化
れるＭＯＳ ＦＥＴの短チヤネル化現する手段として従
来はツインタブという構造が用いられていた。これは半
導体基板の表面部に、該基板よりも高不純物濃度を有す
る両導電型のウェルを設け、各々のウェル上に該ウェル
と反対導電型のＭＯＳＦＥＴを形成するものである。第
１図は該ツインタブ構造の一例に於ける要部を示し友も
ので、図中１はｎ−型シリコン（Ｓｔ ）基板、２はｐ
型ウェル領域、３はｎ型ウェル領域、４はフィールド（
素子間分離）酸化膜、５はｐ＋型チャネルカ、ト領域、
６はｎ＋型チャネルカット領域、７はゲート酸化膜、８
はゲート電極、９ａはｎ＋型ソース領域、９ｂはｎ”！
ドレイン領域、１０＆はｐ＋型ソース領域、１０ｂはｐ
＋型ドレイン領域、ｎ−ＭＯＳはｎチャネルＭＯ８ＦＥ
Ｔ％ｌ）−ＭＯＳはｐチャネルＭＯ８ＦＥＴを示してい
る。
来はツインタブという構造が用いられていた。これは半
導体基板の表面部に、該基板よりも高不純物濃度を有す
る両導電型のウェルを設け、各々のウェル上に該ウェル
と反対導電型のＭＯＳＦＥＴを形成するものである。第
１図は該ツインタブ構造の一例に於ける要部を示し友も
ので、図中１はｎ−型シリコン（Ｓｔ ）基板、２はｐ
型ウェル領域、３はｎ型ウェル領域、４はフィールド（
素子間分離）酸化膜、５はｐ＋型チャネルカ、ト領域、
６はｎ＋型チャネルカット領域、７はゲート酸化膜、８
はゲート電極、９ａはｎ＋型ソース領域、９ｂはｎ”！
ドレイン領域、１０＆はｐ＋型ソース領域、１０ｂはｐ
＋型ドレイン領域、ｎ−ＭＯＳはｎチャネルＭＯ８ＦＥ
Ｔ％ｌ）−ＭＯＳはｐチャネルＭＯ８ＦＥＴを示してい
る。
しかし上記従来のツインタブ構造に於ては、基板に対し
て高電位が印加されるｐ生型ドレイン領域９ｂの底面全
域が不純物濃度の高いｎ型ウェル３と接合を形成するた
めに、その接合容量が大きくな９、これによって該ｐチ
ャネルＭＯ８ＦＥＴの動作速度が低下するという問題が
生じていた。なおソース領域にバック・バイアスが印加
される際にはソース領域の接合容量も動作速度を低下せ
しめる原因になる。
て高電位が印加されるｐ生型ドレイン領域９ｂの底面全
域が不純物濃度の高いｎ型ウェル３と接合を形成するた
めに、その接合容量が大きくな９、これによって該ｐチ
ャネルＭＯ８ＦＥＴの動作速度が低下するという問題が
生じていた。なおソース領域にバック・バイアスが印加
される際にはソース領域の接合容量も動作速度を低下せ
しめる原因になる。
（ｄ） 発明の目的
不発明は上記ＣＭＯ８，ＩＣに於ける基板側に形成され
るＭＯＳＦＥＴを、その動作速度の低下をもたらすこと
なく短チヤネル化し、且つ基板側のチャネルカット形成
工程を省略して製造工程を簡略化する目的でなされたも
のであり、この目的は、基板と同導電型の高不純物濃度
ウェルを少なくとも基板と異なる電位が印加されるドレ
イン領域（基板にバックバイアスが印加される場合はソ
ース領域をも含む）の下部には設けず、少なくともゲー
ト電極の下部領域及びフィールド酸化膜の下部領域に形
成する下記不発明によって達成される。
るＭＯＳＦＥＴを、その動作速度の低下をもたらすこと
なく短チヤネル化し、且つ基板側のチャネルカット形成
工程を省略して製造工程を簡略化する目的でなされたも
のであり、この目的は、基板と同導電型の高不純物濃度
ウェルを少なくとも基板と異なる電位が印加されるドレ
イン領域（基板にバックバイアスが印加される場合はソ
ース領域をも含む）の下部には設けず、少なくともゲー
ト電極の下部領域及びフィールド酸化膜の下部領域に形
成する下記不発明によって達成される。
（ｅ） 発明の構成
即ち本発明に係る半導体装置は、−導電型半導体基板上
に絶縁膜で分離されＺｊＭＩＳ型電界効果トランジスタ
を有し、該半導体基板と同導電型のウェル領域が少なく
とも該トランジスタのドレイン領域下の一部には配設さ
れず、且つ少なくとも該トランジスタのゲート電極下部
及び該絶縁膜の下部に延在配設され交構造を有すること
全特徴としており、上記構造を形成する際に用いられる
不発明に係る半導体装置の製造方法は、−導電型半導体
基板上に耐酸化［１マスクとし、熱酸化法によって形成
された選択酸化膜で素子間分離がなされるＭＩＳ型電界
効果トランジスタを形成するに際して、該耐酸化膜上に
選択的にゲート電極パターンに対応する開孔を有するレ
ジストマスクを形成し、該レジストマスクの開孔を介し
て半導体基板内に選択的に一導電型不純物をイオン注入
し、該レジストマスクを除去した後熱処理を施して誼延
在する一導電型ウエル領域を形成する工程を有すること
を特徴としている。
に絶縁膜で分離されＺｊＭＩＳ型電界効果トランジスタ
を有し、該半導体基板と同導電型のウェル領域が少なく
とも該トランジスタのドレイン領域下の一部には配設さ
れず、且つ少なくとも該トランジスタのゲート電極下部
及び該絶縁膜の下部に延在配設され交構造を有すること
全特徴としており、上記構造を形成する際に用いられる
不発明に係る半導体装置の製造方法は、−導電型半導体
基板上に耐酸化［１マスクとし、熱酸化法によって形成
された選択酸化膜で素子間分離がなされるＭＩＳ型電界
効果トランジスタを形成するに際して、該耐酸化膜上に
選択的にゲート電極パターンに対応する開孔を有するレ
ジストマスクを形成し、該レジストマスクの開孔を介し
て半導体基板内に選択的に一導電型不純物をイオン注入
し、該レジストマスクを除去した後熱処理を施して誼延
在する一導電型ウエル領域を形成する工程を有すること
を特徴としている。
（ｆ） 発明の実施例
以下本発明を実施例について、図を用いて説明する〇
第２図乃至Ｍ５図は本発明の構造に於ける異□なる実施
例を示す模式断面図で、第６図（イ）乃至（ト）は本発
明の方法に於ける一実施例の模式１報断面図である。
例を示す模式断面図で、第６図（イ）乃至（ト）は本発
明の方法に於ける一実施例の模式１報断面図である。
本発明の構造は例えば０ＭＯ８ＩＣに於ける基板側に形
成されるＭＯＳ）ランジスタに適用される。その異なる
実施例を示し九のが第２図乃至第５図でろる。これらの
図に於て１１鉱不純物濃度５Ｘ１０１４Ｃａｔｍ／ｃｔ
ｉ）程度のｎ−型シリコン（Ｓｌ）基板、１２は表面濃
度５Ｘ１０”（ａｔｍ／ｍ）、深さ３〜４〔μｍ〕程度
のｐ型ウェル領域、１３は図示断面以外の領域で一体化
されている表面濃度５刈０１８［ａｔｍ／ｃ＋ＩＩ］、
Ｒさ３〜４〔μｍ〕程度のｎ型ウェル領域、１４はｐ型
チャネルカット領域、１５はフィールド（素子間分離）
酸化膜、１６はゲート酸化膜、１７１．１７ｂは多結晶
Ｓ１ゲート電極、１８ａはｐ＋＋ドレイン領域、１８ｂ
はｐ＋＋ソース領域、１９ａはｎ＋＋ドレイン領域、１
９ｂはｎ＋＋ソース領域、ｐ−ＭＯＳはｐチャネｋＭＯ
８ＦＥＴ。
成されるＭＯＳ）ランジスタに適用される。その異なる
実施例を示し九のが第２図乃至第５図でろる。これらの
図に於て１１鉱不純物濃度５Ｘ１０１４Ｃａｔｍ／ｃｔ
ｉ）程度のｎ−型シリコン（Ｓｌ）基板、１２は表面濃
度５Ｘ１０”（ａｔｍ／ｍ）、深さ３〜４〔μｍ〕程度
のｐ型ウェル領域、１３は図示断面以外の領域で一体化
されている表面濃度５刈０１８［ａｔｍ／ｃ＋ＩＩ］、
Ｒさ３〜４〔μｍ〕程度のｎ型ウェル領域、１４はｐ型
チャネルカット領域、１５はフィールド（素子間分離）
酸化膜、１６はゲート酸化膜、１７１．１７ｂは多結晶
Ｓ１ゲート電極、１８ａはｐ＋＋ドレイン領域、１８ｂ
はｐ＋＋ソース領域、１９ａはｎ＋＋ドレイン領域、１
９ｂはｎ＋＋ソース領域、ｐ−ＭＯＳはｐチャネｋＭＯ
８ＦＥＴ。
ｎ−ＭＯＳはｎチャネルＭＯ８ＦＥＴ１ｎ−Ｂ基板濃度
に近い不純物濃度プロファイルの異なる領域を示してい
る。
に近い不純物濃度プロファイルの異なる領域を示してい
る。
これらの実施例に於ては不発明がｎ型基板を用いる０Ｍ
Ｏ８ＩＣに於てｎ−Ｗ基板１１側に形成されるｐ−ＭＯ
ＳＦＥＴに適用されており、第２図の例に於ては異なる
電位が通常印加されるｐ＋型トドレイン領域１８ａ下一
部にはｎｆｆ１ウエル領域１３が形成されず、ゲート電
極１７ｂの下部、基板と同電位が印加されるｐ＋＋ソー
ス領域１８ｂの下部及びｐ俄つェル領域１２以外の領域
のフィルド酸化膜１５の下部にｎ盤つェル領域１３が延
在形成される。この構造に於ては基板と異なる電位が印
加されるｐ＋＋ドレイン領域１８ａの底面の一部はｎ−
型Ｓｉ基板１１との間に筬合金形成している。従って該
ｐ＋ドレイン領域１８の接合容量は小さくなる。なおウ
ェル濃度で所望の閾ｆＪＬ電圧が得られない場合は、通
常行われる方法によって該ウェル領域１３に於けるゲー
ト電極１７ｂ下部領域の表面近傍部に選択的にｐ型不純
物成るいは゛ｎ型不純物の導入がなされて調整がなされ
るが、該不純物導入領域は図示しない。この間値電圧調
整は他の実施例でも同様行われるが、以後の説明では省
略する〇 第３図は上記構造が更に微細化された場合を模式的に示
したもので、トランジスタ領域が微細化された場合はラ
ンニング処理によってｎ型ウェル領域１３を所定の深さ
に形成する際の横方向の拡がりによって、ｐ＋＋ドレイ
ン領域１８ａの下部に於てフィールド酸化膜１５側から
拡がったウェル領域の端部とゲート電極１７ｂの下部側
から拡がったウェル領域の端部が接している。しかしこ
のような構造においても該ｐ−型ドレイン領域１８ａの
下部は、不純物濃度プロファイルの異る領域ｎ−即ち基
板濃度に近い低濃度領域となるので接合容量は小さくな
ろう 第４図はドレイン領域１８ａおよびソース領域１８ｂに
も基板と異なる電位が印加される場合に適用しｔ例で、
この場合にはｐ１型ドレイン領域１８＆ソース 下とＰ” ｍ ７ ｒ ｆ ／領域１８ｂ下の一部には
共にｎ型ウェル領域１３を形成しない。従ってｐ＋＋ド
レイン領域１８ａとｐ＋＋ソース領域１８ｂの接合容量
は共に小さくなる。
Ｏ８ＩＣに於てｎ−Ｗ基板１１側に形成されるｐ−ＭＯ
ＳＦＥＴに適用されており、第２図の例に於ては異なる
電位が通常印加されるｐ＋型トドレイン領域１８ａ下一
部にはｎｆｆ１ウエル領域１３が形成されず、ゲート電
極１７ｂの下部、基板と同電位が印加されるｐ＋＋ソー
ス領域１８ｂの下部及びｐ俄つェル領域１２以外の領域
のフィルド酸化膜１５の下部にｎ盤つェル領域１３が延
在形成される。この構造に於ては基板と異なる電位が印
加されるｐ＋＋ドレイン領域１８ａの底面の一部はｎ−
型Ｓｉ基板１１との間に筬合金形成している。従って該
ｐ＋ドレイン領域１８の接合容量は小さくなる。なおウ
ェル濃度で所望の閾ｆＪＬ電圧が得られない場合は、通
常行われる方法によって該ウェル領域１３に於けるゲー
ト電極１７ｂ下部領域の表面近傍部に選択的にｐ型不純
物成るいは゛ｎ型不純物の導入がなされて調整がなされ
るが、該不純物導入領域は図示しない。この間値電圧調
整は他の実施例でも同様行われるが、以後の説明では省
略する〇 第３図は上記構造が更に微細化された場合を模式的に示
したもので、トランジスタ領域が微細化された場合はラ
ンニング処理によってｎ型ウェル領域１３を所定の深さ
に形成する際の横方向の拡がりによって、ｐ＋＋ドレイ
ン領域１８ａの下部に於てフィールド酸化膜１５側から
拡がったウェル領域の端部とゲート電極１７ｂの下部側
から拡がったウェル領域の端部が接している。しかしこ
のような構造においても該ｐ−型ドレイン領域１８ａの
下部は、不純物濃度プロファイルの異る領域ｎ−即ち基
板濃度に近い低濃度領域となるので接合容量は小さくな
ろう 第４図はドレイン領域１８ａおよびソース領域１８ｂに
も基板と異なる電位が印加される場合に適用しｔ例で、
この場合にはｐ１型ドレイン領域１８＆ソース 下とＰ” ｍ ７ ｒ ｆ ／領域１８ｂ下の一部には
共にｎ型ウェル領域１３を形成しない。従ってｐ＋＋ド
レイン領域１８ａとｐ＋＋ソース領域１８ｂの接合容量
は共に小さくなる。
第５図は上記ソース領域１８ｂにも基板と異なる電位が
印加される素子が微細化された例を示したもので、この
場合ｐ＋型トドレイン領域８ａとｐ＋型ンソー領域の下
部には基板に近い低不純物濃度を有する濃度プロファイ
ルの異なる領域ｎ−が配設サレ、ｐ”ｉドレイン領域１
８ａとｐ＋型ンソー領域１８ｂの接合容量は共に小さく
なる。
印加される素子が微細化された例を示したもので、この
場合ｐ＋型トドレイン領域８ａとｐ＋型ンソー領域の下
部には基板に近い低不純物濃度を有する濃度プロファイ
ルの異なる領域ｎ−が配設サレ、ｐ”ｉドレイン領域１
８ａとｐ＋型ンソー領域１８ｂの接合容量は共に小さく
なる。
次に上記構造を形成する際に用いられる本発明の方法を
、ソース領域にも基板と異なる電位が印加される０ＭＯ
８ＩＣに於ける一実施例について、第６図（′ｒ）乃至
〔ト〕を参照して説明する。
、ソース領域にも基板と異なる電位が印加される０ＭＯ
８ＩＣに於ける一実施例について、第６図（′ｒ）乃至
〔ト〕を参照して説明する。
第６図け）参照
先ず例えば不純物濃度５Ｘ１０” ［：ａｔｍ／ｃ＋ｉ
程度のｎ型Ｓｉ基板１１上に、通常通り、熱酸化により
厚さ５００（Ａ）程度の薄い酸化膜３１を形成し、次い
で通常通ジ化学気相成長（ＣＶＤ）法により厚さ１ｏＯ
ｏ（Ａ：Ｎｌｉの窒化Ｖ ！Ｊ ：ｌ ｙ （Ｓ ｉ
ａ Ｎ４）耐酸化膜を形成し、次いで該８１ｍ＼耐酸化
膜を通常のドライエツチング手段でパターンニングして
ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯ８ＦＥＴ形成領域を選択
的に覆うＳ ｉ ｓ Ｎ４耐酸化膜パターン３２ａ及び
３２ｂ全形成する。
程度のｎ型Ｓｉ基板１１上に、通常通り、熱酸化により
厚さ５００（Ａ）程度の薄い酸化膜３１を形成し、次い
で通常通ジ化学気相成長（ＣＶＤ）法により厚さ１ｏＯ
ｏ（Ａ：Ｎｌｉの窒化Ｖ ！Ｊ ：ｌ ｙ （Ｓ ｉ
ａ Ｎ４）耐酸化膜を形成し、次いで該８１ｍ＼耐酸化
膜を通常のドライエツチング手段でパターンニングして
ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯ８ＦＥＴ形成領域を選択
的に覆うＳ ｉ ｓ Ｎ４耐酸化膜パターン３２ａ及び
３２ｂ全形成する。
第６図（ロ）参照
次いで該基板上にｐｆｆｉｆｆミラエルターンに対応す
る開孔を有する第１のレジスト・マスク３３を形成し、
該開孔を介し薄い酸化膜３１及びＳｉｎ凡耐酸化膜３２
＆を通して８１基板１１Ｖ３に例えば１６０ （ＫｅＶ
）程度の注入エネルギーで１０”［ａ ｔ ｍ ／ｃｄ
］程度の硼素（均をイオン注入する。（Ｂ＋は硼素イ
オン、８Ｂは硼素注入領域〕 第６図（ハ）参照 第１のレジスト・マスク３３を除去した後、該基板上に
ｐウェル形成領域３４及びｐ−ＭＯＳＦＥＴのドレイン
形成領域３５及びソース形成領域３６を覆う（ゲート電
極パターン及び基板側フィールド部に対応する開孔を有
する）第２のレジスト・マスク３７全形成し、該マスク
３７の開孔を介し薄い酸化膜３１若しくは薄い酸化膜３
１とＳｔ、Ｎｃ耐酸化膜３２ｂ全通して８１基板１１内
に例えば１８０ （ＫａＶ）程度の加速エネルギーで従
来のツインタブ方式よりやや多い５ Ｘ １０” （ａ
ｔｍ／ｃｔＩ）程度の注入量の９んＰ）をイオン注入
する。該イオン注入により該Ｐ−ＭＯ８ＦＥＴのゲート
電極の下部にあたる領域と基板側の素子間分離領域に９
んＰ）が導入される。（Ｐ＋はりんイオン、Ｓｐはりん
注入領域） 第６図に）参照 次いで第２のレジスト・マスク３７を除去した後、該基
板を例えば１２００（℃）程度の温度で所定の時間加熱
し、所定保さのｐ型ウェル領域１２及び例えば３〜４〔
μｍ〕程度の深さのｎ型ウェル領域１３を形成する。な
お上記工程によればＪｎ型ウェル領域１３はゲート電極
の下部にあたる領域及びフィールド酸化膜が形成される
領域にのみ延在して形成され、少くともドレイン領域及
びソース領域下の一部には形成されない。しかし素子の
微細化が進みドレイン領域及びソース領域が極度に縮小
された際には、ゲート電極の下部にあたる領域及びフィ
ールド酸化膜が形成される領域の両方から横方向拡散に
よって拡がっ几ウェル領域の端部が、ドレイン領域及び
ソース領域の下部に於て互いに接し、前述したようにド
レイン領域及びソース領域の下部に基板濃度に近い濃度
グロファイルの異なるウェル領域が形成される場合もあ
る。
る開孔を有する第１のレジスト・マスク３３を形成し、
該開孔を介し薄い酸化膜３１及びＳｉｎ凡耐酸化膜３２
＆を通して８１基板１１Ｖ３に例えば１６０ （ＫｅＶ
）程度の注入エネルギーで１０”［ａ ｔ ｍ ／ｃｄ
］程度の硼素（均をイオン注入する。（Ｂ＋は硼素イ
オン、８Ｂは硼素注入領域〕 第６図（ハ）参照 第１のレジスト・マスク３３を除去した後、該基板上に
ｐウェル形成領域３４及びｐ−ＭＯＳＦＥＴのドレイン
形成領域３５及びソース形成領域３６を覆う（ゲート電
極パターン及び基板側フィールド部に対応する開孔を有
する）第２のレジスト・マスク３７全形成し、該マスク
３７の開孔を介し薄い酸化膜３１若しくは薄い酸化膜３
１とＳｔ、Ｎｃ耐酸化膜３２ｂ全通して８１基板１１内
に例えば１８０ （ＫａＶ）程度の加速エネルギーで従
来のツインタブ方式よりやや多い５ Ｘ １０” （ａ
ｔｍ／ｃｔＩ）程度の注入量の９んＰ）をイオン注入
する。該イオン注入により該Ｐ−ＭＯ８ＦＥＴのゲート
電極の下部にあたる領域と基板側の素子間分離領域に９
んＰ）が導入される。（Ｐ＋はりんイオン、Ｓｐはりん
注入領域） 第６図に）参照 次いで第２のレジスト・マスク３７を除去した後、該基
板を例えば１２００（℃）程度の温度で所定の時間加熱
し、所定保さのｐ型ウェル領域１２及び例えば３〜４〔
μｍ〕程度の深さのｎ型ウェル領域１３を形成する。な
お上記工程によればＪｎ型ウェル領域１３はゲート電極
の下部にあたる領域及びフィールド酸化膜が形成される
領域にのみ延在して形成され、少くともドレイン領域及
びソース領域下の一部には形成されない。しかし素子の
微細化が進みドレイン領域及びソース領域が極度に縮小
された際には、ゲート電極の下部にあたる領域及びフィ
ールド酸化膜が形成される領域の両方から横方向拡散に
よって拡がっ几ウェル領域の端部が、ドレイン領域及び
ソース領域の下部に於て互いに接し、前述したようにド
レイン領域及びソース領域の下部に基板濃度に近い濃度
グロファイルの異なるウェル領域が形成される場合もあ
る。
第６図（ホ）参照
次いで通常通り該基板上にｐ型ウェル領域１２の上部を
表出する０開孔全有する第３のレジスト・マスク３８を
形成し、該開孔を介しＳｌ、Ｎ４耐酸化膜パターン３２
ａをマスクにし薄い酸化膜３１全通してｐ型ウェル領域
１２面に選択的に５Ｘ１０１ｍ［ａ ｔｍ ／ｅｒｌ＝
］程度の硼素ＣＢ）をイオン注入する。（ＳＢはＢ注
入領域） 第６図（へ）参照 次いでレジストマスク３８を除去し通常の熱酸化を行い
Ｓ ｉ ｓ Ｎ４耐酸化膜パターン３２ａ、３２ｂに覆
われない領域にフィールド酸化膜１５を形成する。この
際前記硼素注入領域ＳＢはｐ型チャネルカット領域１４
となる。なお基板側に形成される素子のチャネルカット
領域はフィールド酸化膜下に形成したＮ型ウェル領域１
３がこれにあたりさらに高濃度のチャネルカット領域を
形成する必要はない。
表出する０開孔全有する第３のレジスト・マスク３８を
形成し、該開孔を介しＳｌ、Ｎ４耐酸化膜パターン３２
ａをマスクにし薄い酸化膜３１全通してｐ型ウェル領域
１２面に選択的に５Ｘ１０１ｍ［ａ ｔｍ ／ｅｒｌ＝
］程度の硼素ＣＢ）をイオン注入する。（ＳＢはＢ注
入領域） 第６図（へ）参照 次いでレジストマスク３８を除去し通常の熱酸化を行い
Ｓ ｉ ｓ Ｎ４耐酸化膜パターン３２ａ、３２ｂに覆
われない領域にフィールド酸化膜１５を形成する。この
際前記硼素注入領域ＳＢはｐ型チャネルカット領域１４
となる。なお基板側に形成される素子のチャネルカット
領域はフィールド酸化膜下に形成したＮ型ウェル領域１
３がこれにあたりさらに高濃度のチャネルカット領域を
形成する必要はない。
第６図（ト）参照
次いで５ｉｓＮ４耐酸化膜パターン３２ａ、３２ｂ及び
範い酸化膜３１をエツチング除去し、次いで通常の方法
に従ってｐ−ＭＯ８ＦＥＴ形成領域及びｎ−ＭＯ８ＦＥ
Ｔ形成領域面に熱酸化法により所定の厚さのゲート酸化
膜１６を形成し、次いで該基板面に多結晶Ｓｉ層全全化
学気相成長せ、該多結晶Ｓｉ層に所定濃度に導電性を付
与する不純物（通常ｎ型不純物）を導入した後、通常の
リングラフィ技術によりパターンニングして多結晶Ｓｌ
ゲート電極１７ａｓ１７ｂ’ｅ形成し、次いて例えば先
ずｐ −ＭＯＳ形成領域を第４のレジスト・マスク（図
示せず）で覆ってｎ−ＭＯ８形成領域にゲート電極１７
ａをマスクにして所定の高ドース量でひ累（Ａｓ）をイ
オン注入し、次いで前記第４のレジメ域にゲート電極１
７ｂｅマスクにして所定の高ドーズ量で硼素Ｑ３）’ｅ
イオン注入する。次いで、ｎ型ウェル領域の異面濃度が
高いため、ｐ−ＭＯＳ）ランジスタの閾値電圧が扁過ぎ
る場合は、ゲート電極下部にあたるｎ型ウェル領域の表
面部に所望量のｐ型不純物全ゲート電極を介して、イオ
ン注入しこれによって閾値電圧の調整がなされる。／（
図示せず）。次いで第５のレジスト−マスク“と除去し
食後、所定のアニール処理を施して前に注入されたひ素
（Ａｓ ）及び硼素を活性化再分布させ所定深さのｐ＋
型ドレイン領域１８ ａ ｒ ｐ＋型ソース領域１Ｂ、
ｂ、ｎ＋型ドレイン領域１９ａ＊ｎ＋型ソース領域１９
ｂ’を形成する。なお該ドレイン領域及びソース領域形
成に際してのアニール処理は図示しない後工程に於て、
りん硅酸ガラス（ＰＳＧ）によって形成される層間絶縁
膜をリフローして該絶縁膜に形成され７′Ｃ道極コンタ
クト窓にテーバを形成する際の熱処理をかねて行われる
ことも多い。
範い酸化膜３１をエツチング除去し、次いで通常の方法
に従ってｐ−ＭＯ８ＦＥＴ形成領域及びｎ−ＭＯ８ＦＥ
Ｔ形成領域面に熱酸化法により所定の厚さのゲート酸化
膜１６を形成し、次いで該基板面に多結晶Ｓｉ層全全化
学気相成長せ、該多結晶Ｓｉ層に所定濃度に導電性を付
与する不純物（通常ｎ型不純物）を導入した後、通常の
リングラフィ技術によりパターンニングして多結晶Ｓｌ
ゲート電極１７ａｓ１７ｂ’ｅ形成し、次いて例えば先
ずｐ −ＭＯＳ形成領域を第４のレジスト・マスク（図
示せず）で覆ってｎ−ＭＯ８形成領域にゲート電極１７
ａをマスクにして所定の高ドース量でひ累（Ａｓ）をイ
オン注入し、次いで前記第４のレジメ域にゲート電極１
７ｂｅマスクにして所定の高ドーズ量で硼素Ｑ３）’ｅ
イオン注入する。次いで、ｎ型ウェル領域の異面濃度が
高いため、ｐ−ＭＯＳ）ランジスタの閾値電圧が扁過ぎ
る場合は、ゲート電極下部にあたるｎ型ウェル領域の表
面部に所望量のｐ型不純物全ゲート電極を介して、イオ
ン注入しこれによって閾値電圧の調整がなされる。／（
図示せず）。次いで第５のレジスト−マスク“と除去し
食後、所定のアニール処理を施して前に注入されたひ素
（Ａｓ ）及び硼素を活性化再分布させ所定深さのｐ＋
型ドレイン領域１８ ａ ｒ ｐ＋型ソース領域１Ｂ、
ｂ、ｎ＋型ドレイン領域１９ａ＊ｎ＋型ソース領域１９
ｂ’を形成する。なお該ドレイン領域及びソース領域形
成に際してのアニール処理は図示しない後工程に於て、
りん硅酸ガラス（ＰＳＧ）によって形成される層間絶縁
膜をリフローして該絶縁膜に形成され７′Ｃ道極コンタ
クト窓にテーバを形成する際の熱処理をかねて行われる
ことも多い。
以後図示しないが通常通９表出しているゲート酸化膜１
６を除去した後、不純物ブロック用酸化膜の形成、層間
絶縁膜の形成電極コンタクト店の形成、電極配線の形成
等がなされて本発明の特徴を備えた０ＭＯ８ＩＣが完成
する。
６を除去した後、不純物ブロック用酸化膜の形成、層間
絶縁膜の形成電極コンタクト店の形成、電極配線の形成
等がなされて本発明の特徴を備えた０ＭＯ８ＩＣが完成
する。
け）発明の詳細
な説明したように不発明によれば基板側に形成されるｐ
チャネルＭＯ８ＦＥＴのゲート電極の下部に、ソート、
ドレイン領域より深い基板より高濃度のｎ型ウェル領域
が形成されるので、ソースドレイン開のバンチスルーが
防止されｆｔ１ｐチャネルＭＯ８ＦＥＴ’を更に短チヤ
ネル化することができる。又該ｎ型ウェル領域は基板と
異る電位が印加されるドレイン領域及びソース領域下の
一部には形成されないので、これらのソース、ドレイン
領域の接合容量は従来のツインタブ方式に比べ小さくな
る。更に又本発明に於てはｎ型ウェル領域の不純物１１
１ｆを従来のツインタブの場合に比べてやや高くするの
で、フィールド酸化膜下に形成するｎ型ウェル領域が良
好なチャネルカット領域となり更に高濃度のチャネルカ
ット領域を形成する必要がない。
チャネルＭＯ８ＦＥＴのゲート電極の下部に、ソート、
ドレイン領域より深い基板より高濃度のｎ型ウェル領域
が形成されるので、ソースドレイン開のバンチスルーが
防止されｆｔ１ｐチャネルＭＯ８ＦＥＴ’を更に短チヤ
ネル化することができる。又該ｎ型ウェル領域は基板と
異る電位が印加されるドレイン領域及びソース領域下の
一部には形成されないので、これらのソース、ドレイン
領域の接合容量は従来のツインタブ方式に比べ小さくな
る。更に又本発明に於てはｎ型ウェル領域の不純物１１
１ｆを従来のツインタブの場合に比べてやや高くするの
で、フィールド酸化膜下に形成するｎ型ウェル領域が良
好なチャネルカット領域となり更に高濃度のチャネルカ
ット領域を形成する必要がない。
以上の点から本発明によれば、０ＭＯ８ＩＣの短チヤネ
ル化萬速化が容易になり、更にその製造工程も簡略化さ
れる。
ル化萬速化が容易になり、更にその製造工程も簡略化さ
れる。
なお不発明は上記ＣＭＯ８ＩＣに限らず、短チヤネル化
されるｎ−ＭＯ８ＩＣは勿論、ｐ−ＭＯ８ＩＣにも適用
される。
されるｎ−ＭＯ８ＩＣは勿論、ｐ−ＭＯ８ＩＣにも適用
される。
第１囚は従来短チヤネル構造に用いられていたツインタ
ブ方式の０ＭＯ８ＩＣの模式断面図、第２図乃至第５図
は本発明の構造に於ける異なる実施例の模式断面図で、
第６図０）乃至（ト）は本発明の方法に於ける一実施例
の模式１程断面図である。 図に於て、１１はｎ−型シリコン基板、１２はｐ型ウェ
ル領域、１３はｎ型ウェル領域、１４はｐ型チャネルカ
ット領域、１５はフィールド酸化膜、１６はゲート酸化
膜、１７ａｐ１７ｂは多結晶シリコン・ゲート電極、１
８ａはｐ生型ドレイン領域、ｉｓｂばｐ＋型ソース領域
、１９ａはｎ＋型ドレイン領域、１９ｂはｎ＋型ソース
領域、３１は薄い酸化膜、３２ａ、３２ｂは窒化シリコ
ン耐酸化膜パターン、３３，３７．３８はレジスト・マ
スク、３４はｐウェル形成領域、３５．３６はｐ−ＭＯ
Ｓのソース及びドレイン形成領域、ｎ−ＭＯＳはｎチャ
ネルＭＯ８ＦＥＴ、Ｉ）−ＭＯＳはＩ） ｆ−ｙネ／ｌ
’ＭＯ８ＦＥＴ。 ｎ−は基板ａ度に近い濃度グロファイルの異なる領域、
ＳＲは硼素注入領域、Ｓｐはりん注入領域を示す。
ブ方式の０ＭＯ８ＩＣの模式断面図、第２図乃至第５図
は本発明の構造に於ける異なる実施例の模式断面図で、
第６図０）乃至（ト）は本発明の方法に於ける一実施例
の模式１程断面図である。 図に於て、１１はｎ−型シリコン基板、１２はｐ型ウェ
ル領域、１３はｎ型ウェル領域、１４はｐ型チャネルカ
ット領域、１５はフィールド酸化膜、１６はゲート酸化
膜、１７ａｐ１７ｂは多結晶シリコン・ゲート電極、１
８ａはｐ生型ドレイン領域、ｉｓｂばｐ＋型ソース領域
、１９ａはｎ＋型ドレイン領域、１９ｂはｎ＋型ソース
領域、３１は薄い酸化膜、３２ａ、３２ｂは窒化シリコ
ン耐酸化膜パターン、３３，３７．３８はレジスト・マ
スク、３４はｐウェル形成領域、３５．３６はｐ−ＭＯ
Ｓのソース及びドレイン形成領域、ｎ−ＭＯＳはｎチャ
ネルＭＯ８ＦＥＴ、Ｉ）−ＭＯＳはＩ） ｆ−ｙネ／ｌ
’ＭＯ８ＦＥＴ。 ｎ−は基板ａ度に近い濃度グロファイルの異なる領域、
ＳＲは硼素注入領域、Ｓｐはりん注入領域を示す。
Claims (4)
- （１）−導電型半導体基板上に絶縁膜で分離されｔＭＩ
Ｓ型電界効果トランジスタを有し、該半導体基板と同導
電型のウェル領域が、少なくとも該トランジスタのドレ
イン領域下の一部には配設されず、且つ少なくとも該ト
ランジスタのゲート電極下部及び該絶縁膜の下部に延在
配設されてなること全特徴とする半導体装置。 - （２）上記ドレイン領域下のウェル領域が配設されない
領域が該−４電型牛導体基板よジなることを特徴とする
特許請求の範囲第１項記載の半導体装置０ - （３）上記ドレイン領域下のウェル領域が配設されない
領域が該ウェル領域よ夕波がシ且り濃度グロファイルの
異なる一導電型拡散領域よｐなることを特徴とする特許
請求の範ＦＩＩｉ第１項記載の半導体装置。 - （４）−導電型半導体基板上に耐酸化膜をマスクとし熱
酸化法によって形成された選択酸化膜で累子間分離がな
されるＭＩＳ型電界効果トランジスタを形成するに際し
て、該耐酸化膜上に選択的にゲート電極パターンに対応
する開孔を有するレジストマスクを形成し、該レジスト
マスクの開孔を介して半導体基板内に選択的に一導電型
不純物をイオン注入し、該レジストマスクを除去した後
熱処って選択的に延在する一導電屋ウエル領域を形成す
る工程を有すること全特徴とする半導体装置の製造方法
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58230862A JPS60123055A (ja) | 1983-12-07 | 1983-12-07 | 半導体装置及びその製造方法 |
| KR1019840007019A KR890004797B1 (ko) | 1983-12-07 | 1984-11-09 | 우물영역을 갖는 반도체기판상에 형성되는 mis형 반도체장치 |
| EP84308517A EP0144248B1 (en) | 1983-12-07 | 1984-12-07 | Mis type semiconductor device element on a semiconductor substrate having a well region |
| DE8484308517T DE3476944D1 (en) | 1983-12-07 | 1984-12-07 | Mis type semiconductor device element on a semiconductor substrate having a well region |
| US07/616,806 US5128739A (en) | 1983-12-07 | 1990-11-19 | MIS type semiconductor device formed in a semiconductor substrate having a well region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58230862A JPS60123055A (ja) | 1983-12-07 | 1983-12-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123055A true JPS60123055A (ja) | 1985-07-01 |
Family
ID=16914468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58230862A Pending JPS60123055A (ja) | 1983-12-07 | 1983-12-07 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5128739A (ja) |
| EP (1) | EP0144248B1 (ja) |
| JP (1) | JPS60123055A (ja) |
| KR (1) | KR890004797B1 (ja) |
| DE (1) | DE3476944D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893164A (en) * | 1984-10-13 | 1990-01-09 | Fujitsu Limited | Complementary semiconductor device having high switching speed and latchup-free capability |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0304541A1 (de) * | 1987-08-18 | 1989-03-01 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen implantierter Wannen und Inseln von integrierten CMOS-Schaltungen |
| EP0359530A3 (en) * | 1988-09-15 | 1991-01-02 | Advanced Micro Devices, Inc. | Capacitive reduction of junctions in a semiconductor device |
| JP2504573B2 (ja) * | 1989-08-08 | 1996-06-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5557125A (en) * | 1993-12-08 | 1996-09-17 | Lucent Technologies Inc. | Dielectrically isolated semiconductor devices having improved characteristics |
| US5382820A (en) * | 1993-12-08 | 1995-01-17 | United Microelectronics Corporation | High voltage CMOS device to integrate low voltage controlling device |
| JPH1092950A (ja) * | 1996-09-10 | 1998-04-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US20060143180A1 (en) * | 2000-03-09 | 2006-06-29 | Pkware, Inc. | System and method for manipulating and managing computer archive files |
| JP4612416B2 (ja) | 2002-08-09 | 2011-01-12 | ヴィスト・コーポレーション | 危殆化した遠隔装置上のデータへのアクセスを防止するシステムおよび方法 |
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| US8001082B1 (en) | 2004-10-28 | 2011-08-16 | Good Technology, Inc. | System and method of data security in synchronizing data with a wireless device |
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|---|---|---|---|---|
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