JPH10178172A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10178172A JPH10178172A JP8336939A JP33693996A JPH10178172A JP H10178172 A JPH10178172 A JP H10178172A JP 8336939 A JP8336939 A JP 8336939A JP 33693996 A JP33693996 A JP 33693996A JP H10178172 A JPH10178172 A JP H10178172A
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Abstract
(57)【要約】 （修正有）
【課題】ＬＤＤ構造ＭＯＳトランジスタのゲート側壁端
におけるイオン注入欠陥の発生が抑制された半導体装置
とその製造方法を提供する。 【解決手段】ＭＯＳトランジスタのソース・ドレイン領
域８を形成するためのイオン注入を行う際、ゲート電極
３に第１、第２の側壁６を設けて前記側壁越しに不純物
を注入した後、不純物が注入されたソース・ドレイン領
域の端に近接する第２の側壁を除去してから不純物活性
化の熱処理を行う。前記第２の側壁を除去することによ
り、アモルファス化された高濃度不純物注入領域の端８
ａに加わる応力が低減するため、熱処理によるアモルフ
ァス領域の再結晶化において、ゲート側壁端における欠
陥の発生が抑制され、ゲートリーク電流の小さい、高性
能でかつ高信頼性の半導体装置を得ることができる。
におけるイオン注入欠陥の発生が抑制された半導体装置
とその製造方法を提供する。 【解決手段】ＭＯＳトランジスタのソース・ドレイン領
域８を形成するためのイオン注入を行う際、ゲート電極
３に第１、第２の側壁６を設けて前記側壁越しに不純物
を注入した後、不純物が注入されたソース・ドレイン領
域の端に近接する第２の側壁を除去してから不純物活性
化の熱処理を行う。前記第２の側壁を除去することによ
り、アモルファス化された高濃度不純物注入領域の端８
ａに加わる応力が低減するため、熱処理によるアモルフ
ァス領域の再結晶化において、ゲート側壁端における欠
陥の発生が抑制され、ゲートリーク電流の小さい、高性
能でかつ高信頼性の半導体装置を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明はソース・ドレイン領
域と基板間の接合部におけるリーク電流が小さい、高性
能でかつ高信頼性のＭＯＳトランジスタからなる半導体
装置に関するものである。
域と基板間の接合部におけるリーク電流が小さい、高性
能でかつ高信頼性のＭＯＳトランジスタからなる半導体
装置に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタの分野におい
て、ゲート電極を形成した後これをマスクとしてソース
・ドレイン領域にイオン注入するシングルドレイン構造
が多く用いられてきた。図６にその断面構造を示す。１
はシリコン基板、２はゲート絶縁膜、３は多結晶シリコ
ンからなるゲート電極、８は３をマスクとしてイオン注
入することにより形成された、高不純物濃度のソース・
ドレイン領域である。
て、ゲート電極を形成した後これをマスクとしてソース
・ドレイン領域にイオン注入するシングルドレイン構造
が多く用いられてきた。図６にその断面構造を示す。１
はシリコン基板、２はゲート絶縁膜、３は多結晶シリコ
ンからなるゲート電極、８は３をマスクとしてイオン注
入することにより形成された、高不純物濃度のソース・
ドレイン領域である。
【０００３】しかし、この構造では高速化、高集積化の
ために素子を微細化すれば、ソース・ドレイン間のパン
チスルー現象や、ドレイン端におけるホットキャリアの
発生により特性劣化等を生じる問題があった。
ために素子を微細化すれば、ソース・ドレイン間のパン
チスルー現象や、ドレイン端におけるホットキャリアの
発生により特性劣化等を生じる問題があった。
【０００４】これを解決するために、図７に示すＬＤＤ
(Lightly Doped Drain) 構造を始めとして各種の２重ド
レイン構造が提案された。現在はこのようにゲート電極
に側壁を設けた後にソース・ドレイン領域を形成する方
法が主流となっている。
(Lightly Doped Drain) 構造を始めとして各種の２重ド
レイン構造が提案された。現在はこのようにゲート電極
に側壁を設けた後にソース・ドレイン領域を形成する方
法が主流となっている。
【０００５】すなわち多結晶シリコンからなるゲート電
極３を設けた後、図７のシリコン基板１の中に、実線と
これに続く破線で示すように、ソース・ドレイン領域に
ＬＤＤ用の浅いイオン注入５を行う。次に、多結晶シリ
コンゲート３に絶縁膜からなる側壁１２を設け、これを
マスクとして前記ソース・ドレイン領域に再度深いイオ
ン注入８を行う方法によりＬＤＤ構造のＭＯＳトランジ
スタを形成する。
極３を設けた後、図７のシリコン基板１の中に、実線と
これに続く破線で示すように、ソース・ドレイン領域に
ＬＤＤ用の浅いイオン注入５を行う。次に、多結晶シリ
コンゲート３に絶縁膜からなる側壁１２を設け、これを
マスクとして前記ソース・ドレイン領域に再度深いイオ
ン注入８を行う方法によりＬＤＤ構造のＭＯＳトランジ
スタを形成する。
【０００６】また従来、ＳＡＬＩＣＩＤＥ (Self Align
ed Silicide)と呼ばれるプロセスにおいて、ＭＯＳトラ
ンジスタのゲート電極３、及びソース・ドレイン領域８
に高融点金属シリサイドを自己整合的に形成する場合に
も、シリサイド形成前にあらかじめゲート電極に側壁１
２を形成し、ゲート電極３及びソース・ドレイン領域８
に同時に不純物イオンを注入する。
ed Silicide)と呼ばれるプロセスにおいて、ＭＯＳトラ
ンジスタのゲート電極３、及びソース・ドレイン領域８
に高融点金属シリサイドを自己整合的に形成する場合に
も、シリサイド形成前にあらかじめゲート電極に側壁１
２を形成し、ゲート電極３及びソース・ドレイン領域８
に同時に不純物イオンを注入する。
【０００７】前記ＬＤＤ構造及びＳＡＬＩＣＩＤＥのい
ずれの場合にも、不純物濃度が高くかつ接合の深さも大
きいソース・ドレイン領域８の、ゲート電極３に対向す
る端８ａは、活性化熱処理を行う前の状態において、ゲ
ート電極３の端３ａに位置することなく、側壁１２の端
１２ａに近接する形に形成されていた。
ずれの場合にも、不純物濃度が高くかつ接合の深さも大
きいソース・ドレイン領域８の、ゲート電極３に対向す
る端８ａは、活性化熱処理を行う前の状態において、ゲ
ート電極３の端３ａに位置することなく、側壁１２の端
１２ａに近接する形に形成されていた。
【０００８】なお、図７において、ソース・ドレイン領
域８のゲート電極３に対向する端８ａの位置が、側壁１
２の下部に入り込んだ状態が示されているが、これは、
活性化熱処理によりソース・ドレイン領域８に注入され
た不純物が横方向に拡散したためであり、イオン注入直
後においては前記８ａと１２ａは、図の縦方向にみて互
いに接する位置にある。
域８のゲート電極３に対向する端８ａの位置が、側壁１
２の下部に入り込んだ状態が示されているが、これは、
活性化熱処理によりソース・ドレイン領域８に注入され
た不純物が横方向に拡散したためであり、イオン注入直
後においては前記８ａと１２ａは、図の縦方向にみて互
いに接する位置にある。
【０００９】このようにゲート電極３に側壁１２を形成
した後、これをマスクとしてイオン注入することによ
り、高不純物濃度のソース・ドレイン領域８を形成すれ
ば、高濃度不純物注入により、前記ソース・ドレイン領
域８におけるシリコン基板１の結晶構造が破壊され、ア
モルファス（無定形）状態となる。一方側壁１２で覆わ
れた部分は、アモルファス化しないため、シリコン基板
内においてゲートの側壁端１２ａがアモルファス構造と
単結晶の境界となる。
した後、これをマスクとしてイオン注入することによ
り、高不純物濃度のソース・ドレイン領域８を形成すれ
ば、高濃度不純物注入により、前記ソース・ドレイン領
域８におけるシリコン基板１の結晶構造が破壊され、ア
モルファス（無定形）状態となる。一方側壁１２で覆わ
れた部分は、アモルファス化しないため、シリコン基板
内においてゲートの側壁端１２ａがアモルファス構造と
単結晶の境界となる。
【００１０】不純物注入後、不純物の活性化と再結晶化
のための熱処理を行う。このとき側壁の材質によって
は、側壁に熱膨張係数の差に基づく応力が加わり、基板
の再結晶化を阻害する。その結果側壁端１２ａに近接す
るソース・ドレイン接合８ａ部分の基板１の中に欠陥が
発生し、ソース・ドレイン接合のリーク電流を生じる原
因となっていた。前記リーク電流が極端に大きい場合に
は、ＭＯＳトランジスタとして動作しなくなる場合もあ
るという問題があった。
のための熱処理を行う。このとき側壁の材質によって
は、側壁に熱膨張係数の差に基づく応力が加わり、基板
の再結晶化を阻害する。その結果側壁端１２ａに近接す
るソース・ドレイン接合８ａ部分の基板１の中に欠陥が
発生し、ソース・ドレイン接合のリーク電流を生じる原
因となっていた。前記リーク電流が極端に大きい場合に
は、ＭＯＳトランジスタとして動作しなくなる場合もあ
るという問題があった。
【００１１】このとき、例えば１０００℃以上の高温で
１時間以上の熱処理を行えば欠陥の回復、すなわち前記
アモルファス状態の完全な再結晶化が可能となるが、前
記高温熱処理により、注入した不純物が広く拡散するた
め所望の不純物プロファイルを得ることが困難となり、
高性能のＭＯＳトランジスタとして動作しなくなるとい
う問題があった。
１時間以上の熱処理を行えば欠陥の回復、すなわち前記
アモルファス状態の完全な再結晶化が可能となるが、前
記高温熱処理により、注入した不純物が広く拡散するた
め所望の不純物プロファイルを得ることが困難となり、
高性能のＭＯＳトランジスタとして動作しなくなるとい
う問題があった。
【００１２】
【発明が解決しようとする課題】上記したように、従来
のＭＯＳトランジスタのソース・ドレイン領域の形成方
法には、ソース・ドレイン領域へのイオン注入の際、ゲ
ートの側壁端において基板中のシリコン単結晶がアモル
ファス構造となり、通常の不純物の活性化熱処理条件に
おいて前記アモルファス構造の完全な再結晶化が困難で
あるため、ソース・ドレイン接合のリーク電流を生じる
という問題があった。
のＭＯＳトランジスタのソース・ドレイン領域の形成方
法には、ソース・ドレイン領域へのイオン注入の際、ゲ
ートの側壁端において基板中のシリコン単結晶がアモル
ファス構造となり、通常の不純物の活性化熱処理条件に
おいて前記アモルファス構造の完全な再結晶化が困難で
あるため、ソース・ドレイン接合のリーク電流を生じる
という問題があった。
【００１３】本発明は上記の問題点を解決すべくなされ
たもので、高温で長時間の活性化熱処理を行うことな
く、ゲート側壁端の応力による欠陥の発生を抑制し、か
つ従来と同等以上の性能を確保することができる、ＭＯ
Ｓスランジスタからなる半導体装置と、その製造方法を
提供しようとするものである。
たもので、高温で長時間の活性化熱処理を行うことな
く、ゲート側壁端の応力による欠陥の発生を抑制し、か
つ従来と同等以上の性能を確保することができる、ＭＯ
Ｓスランジスタからなる半導体装置と、その製造方法を
提供しようとするものである。
【００１４】
【課題を解決するための手段】本発明のＭＯＳトランジ
スタからなる半導体装置は、ゲート電極の側壁に形成さ
れた側壁膜の端と、ＭＯＳトランジスタの高濃度ソース
・ドレイン領域のゲート電極に対向する端との間が、一
定の間隔だけ離されたことを特徴とする。
スタからなる半導体装置は、ゲート電極の側壁に形成さ
れた側壁膜の端と、ＭＯＳトランジスタの高濃度ソース
・ドレイン領域のゲート電極に対向する端との間が、一
定の間隔だけ離されたことを特徴とする。
【００１５】また好ましくは前記一定の間隔は、ゲート
電極の側壁に形成された側壁膜が第１の側壁膜と、これ
に積層された第２の側壁膜が形成された後、前記第２の
側壁膜を除去することにより形成されたものであること
を特徴とする。
電極の側壁に形成された側壁膜が第１の側壁膜と、これ
に積層された第２の側壁膜が形成された後、前記第２の
側壁膜を除去することにより形成されたものであること
を特徴とする。
【００１６】本発明のＭＯＳトランジスタからなる半導
体装置は、ゲート電極に側壁膜が形成され、ゲート電極
と側壁膜とをマスクとしてＭＯＳトランジスタのソース
・ドレイン領域にイオン注入が行われ、前記側壁膜が除
去された後、ソース・ドレイン領域に注入された不純物
の活性化熱処理が行われたものであることを特徴とす
る。
体装置は、ゲート電極に側壁膜が形成され、ゲート電極
と側壁膜とをマスクとしてＭＯＳトランジスタのソース
・ドレイン領域にイオン注入が行われ、前記側壁膜が除
去された後、ソース・ドレイン領域に注入された不純物
の活性化熱処理が行われたものであることを特徴とす
る。
【００１７】また好ましくは不純物の活性化熱処理が行
われた後に、再び前記ゲート電極に側壁膜が形成された
ことを特徴とする。本発明の半導体装置のゲート電極
は、少なくとも多結晶シリコン膜、高融点金属膜、高融
点金属シリサイド膜、プラチナシリサイド膜、多結晶シ
リコン膜と高融点金属膜との積層膜、多結晶シリコン膜
と高融点金属シリサイド膜との積層膜、及び多結晶シリ
コン膜とプラチナシリサイド膜との積層膜のいずれか１
つを用いてパターン形成されたものであることを特徴と
する。
われた後に、再び前記ゲート電極に側壁膜が形成された
ことを特徴とする。本発明の半導体装置のゲート電極
は、少なくとも多結晶シリコン膜、高融点金属膜、高融
点金属シリサイド膜、プラチナシリサイド膜、多結晶シ
リコン膜と高融点金属膜との積層膜、多結晶シリコン膜
と高融点金属シリサイド膜との積層膜、及び多結晶シリ
コン膜とプラチナシリサイド膜との積層膜のいずれか１
つを用いてパターン形成されたものであることを特徴と
する。
【００１８】また前記ゲート電極は、少なくともシリコ
ン酸化膜及びシリコン窒化膜のいずれか１つが上部に積
層されたものであることを特徴とする。本発明のＭＯＳ
トランジスタからなる半導体装置の製造方法は、ＭＯＳ
トランジスタのソース・ドレイン領域へのイオン注入を
行う際に、ゲート電極に側壁を形成し、側壁をマスクと
して前記ソース・ドレイン領域に不純物を注入し、不純
物を注入したソース・ドレイン領域の前記ゲート電極に
対向する端に接する側壁部分を除去した後に、前記不純
物の活性化のための熱処理をすることを特徴とする。
ン酸化膜及びシリコン窒化膜のいずれか１つが上部に積
層されたものであることを特徴とする。本発明のＭＯＳ
トランジスタからなる半導体装置の製造方法は、ＭＯＳ
トランジスタのソース・ドレイン領域へのイオン注入を
行う際に、ゲート電極に側壁を形成し、側壁をマスクと
して前記ソース・ドレイン領域に不純物を注入し、不純
物を注入したソース・ドレイン領域の前記ゲート電極に
対向する端に接する側壁部分を除去した後に、前記不純
物の活性化のための熱処理をすることを特徴とする。
【００１９】また好ましくは前記側壁部分の除去は、ゲ
ート電極の側壁に第１の側壁膜と第２の側壁膜を積層し
て形成し、前記第２の側壁膜を除去することにより行う
ものであることを特徴とする。
ート電極の側壁に第１の側壁膜と第２の側壁膜を積層し
て形成し、前記第２の側壁膜を除去することにより行う
ものであることを特徴とする。
【００２０】また本発明のＭＯＳトランジスタからなる
半導体装置の製造方法は、ゲート電極に側壁膜を形成
し、ゲート電極と前記側壁膜とをマスクとして前記ＭＯ
Ｓトランジスタのソース・ドレイン領域にイオン注入を
行い、前記側壁膜を除去した後、ソース・ドレイン領域
に注入した不純物の活性化熱処理を行うものであること
を特徴とする。
半導体装置の製造方法は、ゲート電極に側壁膜を形成
し、ゲート電極と前記側壁膜とをマスクとして前記ＭＯ
Ｓトランジスタのソース・ドレイン領域にイオン注入を
行い、前記側壁膜を除去した後、ソース・ドレイン領域
に注入した不純物の活性化熱処理を行うものであること
を特徴とする。
【００２１】また好ましくはソース・ドレイン領域に注
入した不純物の活性化熱処理を行った後に、再び前記ゲ
ート電極に側壁膜を形成することを特徴とする。本発明
の半導体装置の製造方法におけるゲート電極は、少なく
とも多結晶シリコン膜、高融点金属膜、高融点金属シリ
サイド膜、プラチナシリサイド膜、多結晶シリコン膜と
高融点金属膜との積層膜、多結晶シリコン膜と高融点金
属シリサイド膜との積層膜、及び多結晶シリコン膜とプ
ラチナシリサイド膜との積層膜のいずれか１つを用いて
パターン形成されたものであることを特徴とする。また
前記ゲート電極は、少なくともシリコン酸化膜及びシリ
コン窒化膜のいずれか１つを上部に積層するものである
ことを特徴としている。
入した不純物の活性化熱処理を行った後に、再び前記ゲ
ート電極に側壁膜を形成することを特徴とする。本発明
の半導体装置の製造方法におけるゲート電極は、少なく
とも多結晶シリコン膜、高融点金属膜、高融点金属シリ
サイド膜、プラチナシリサイド膜、多結晶シリコン膜と
高融点金属膜との積層膜、多結晶シリコン膜と高融点金
属シリサイド膜との積層膜、及び多結晶シリコン膜とプ
ラチナシリサイド膜との積層膜のいずれか１つを用いて
パターン形成されたものであることを特徴とする。また
前記ゲート電極は、少なくともシリコン酸化膜及びシリ
コン窒化膜のいずれか１つを上部に積層するものである
ことを特徴としている。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１、図２は本発明の第１
の実施の形態に係るＭＯＳトランジスタの製造工程を示
す断面図である。図１（ａ）において、１はシリコン基
板、２はゲート酸化膜、３は通常のフォトリソグラフィ
を用いてパターニングした例えば多結晶シリコンからな
るゲート電極である。
施の形態を詳細に説明する。図１、図２は本発明の第１
の実施の形態に係るＭＯＳトランジスタの製造工程を示
す断面図である。図１（ａ）において、１はシリコン基
板、２はゲート酸化膜、３は通常のフォトリソグラフィ
を用いてパターニングした例えば多結晶シリコンからな
るゲート電極である。
【００２３】図１（ａ）に示す工程の前に、通常半導体
基板上に素子分離領域とウエル領域が形成され、ＭＯＳ
トランジスタのしきい値電圧設定のためのイオン注入を
行い、ゲート電極形成用の多結晶シリコン膜を堆積し、
前記ゲート電極をパターニングするのであるが、ここま
での工程は通常の製造工程と同じであるため、説明を省
略する。
基板上に素子分離領域とウエル領域が形成され、ＭＯＳ
トランジスタのしきい値電圧設定のためのイオン注入を
行い、ゲート電極形成用の多結晶シリコン膜を堆積し、
前記ゲート電極をパターニングするのであるが、ここま
での工程は通常の製造工程と同じであるため、説明を省
略する。
【００２４】図１（ａ）に示すゲート電極３を形成した
後、酸化雰囲気中で熱処理を行うか、ＣＶＤ（Chemical
Vapor Deposition)法により酸化膜又は窒化膜からなる
薄膜を堆積するか、又は両者を組み合わせることによ
り、図１（ｂ）に示すように、ゲート電極用多結晶シリ
コン３の表面に厚さ１０ｎｍ〜５０ｎｍの薄膜４を形成
する。
後、酸化雰囲気中で熱処理を行うか、ＣＶＤ（Chemical
Vapor Deposition)法により酸化膜又は窒化膜からなる
薄膜を堆積するか、又は両者を組み合わせることによ
り、図１（ｂ）に示すように、ゲート電極用多結晶シリ
コン３の表面に厚さ１０ｎｍ〜５０ｎｍの薄膜４を形成
する。
【００２５】前記薄膜４は、後に形成する側壁を剥離す
る際に、ゲート電極に剥離の影響が及ばないように保護
するためのものであり、前記薄膜４の材料としては、側
壁となる膜を除去する際に、前記側壁膜との間に十分な
選択比のとれるものであればよい。また膜厚に関しては
側壁形成の後、前記側壁剥離工程を経ても前記薄膜４が
残存する厚さであれば良い。
る際に、ゲート電極に剥離の影響が及ばないように保護
するためのものであり、前記薄膜４の材料としては、側
壁となる膜を除去する際に、前記側壁膜との間に十分な
選択比のとれるものであればよい。また膜厚に関しては
側壁形成の後、前記側壁剥離工程を経ても前記薄膜４が
残存する厚さであれば良い。
【００２６】しかし薄膜４の膜厚が過大であれば、図１
（ｂ）に示すシリコン基板１のＬＤＤ(Lightly Doped D
rain) 領域５に、ゲート絶縁膜２と前記薄膜４を通して
不純物をイオン注入する際、加速電圧を高くしなければ
ならないため、前記膜厚は不必要に大きくしないように
注意しなければならない。本第１の実施の形態において
は、薄膜４はＣＶＤ法を用いて厚さ２０ｎｍ堆積した。
（ｂ）に示すシリコン基板１のＬＤＤ(Lightly Doped D
rain) 領域５に、ゲート絶縁膜２と前記薄膜４を通して
不純物をイオン注入する際、加速電圧を高くしなければ
ならないため、前記膜厚は不必要に大きくしないように
注意しなければならない。本第１の実施の形態において
は、薄膜４はＣＶＤ法を用いて厚さ２０ｎｍ堆積した。
【００２７】本第１の実施の形態においては、前記ＬＤ
Ｄ領域５の形成は、例えばＰ又はＡｓイオンをドーズ量
５×１０13ｃｍ-2、加速電圧４０ｋｅＶの条件で浅く注
入した後、不純物の活性化と格子欠陥の回復のため８０
０℃において１０分の熱処理を行った。
Ｄ領域５の形成は、例えばＰ又はＡｓイオンをドーズ量
５×１０13ｃｍ-2、加速電圧４０ｋｅＶの条件で浅く注
入した後、不純物の活性化と格子欠陥の回復のため８０
０℃において１０分の熱処理を行った。
【００２８】次に図１（ｃ）及び図２を用いて、側壁の
形成工程について説明する。前記側壁の膜厚は、ＭＯＳ
トランジスタの性能を考慮の上決定される。本第１の実
施の形態では、ゲート電極３の両端からソース・ドレイ
ン領域８のゲート電極３に対向する端までの、活性化熱
処理前における距離を１００ｎｍに設定した。
形成工程について説明する。前記側壁の膜厚は、ＭＯＳ
トランジスタの性能を考慮の上決定される。本第１の実
施の形態では、ゲート電極３の両端からソース・ドレイ
ン領域８のゲート電極３に対向する端までの、活性化熱
処理前における距離を１００ｎｍに設定した。
【００２９】図１（ｂ）に示す工程で、酸化膜４を厚さ
２０ｎｍ堆積しているので、側壁の形成に必要な側壁膜
の厚さは８０ｎｍとなる。側壁は第１の膜と第２の膜か
らなる２層の膜により形成される。
２０ｎｍ堆積しているので、側壁の形成に必要な側壁膜
の厚さは８０ｎｍとなる。側壁は第１の膜と第２の膜か
らなる２層の膜により形成される。
【００３０】図１（ｃ）に第１の側壁膜６が示されてい
る。第１の側壁膜６の材料は、酸化膜４とのエッチング
選択比が大きい材料であることが望ましい。酸化膜４が
熱酸化法により形成される場合には、ゲート酸化膜２の
上には４は形成されないので、第１の側壁膜６の材料
は、酸化膜２及び４とのエッチング選択比が大きい材料
であることが望ましい。
る。第１の側壁膜６の材料は、酸化膜４とのエッチング
選択比が大きい材料であることが望ましい。酸化膜４が
熱酸化法により形成される場合には、ゲート酸化膜２の
上には４は形成されないので、第１の側壁膜６の材料
は、酸化膜２及び４とのエッチング選択比が大きい材料
であることが望ましい。
【００３１】本実施の形態では側壁膜６として、ＬＰＣ
ＶＤ（Low Pressure Chemical Vapor Deposition）法を
用いて窒化膜を厚さ４０ｎｍ堆積した。これをＣＦ4 −
０2プラズマを用いたＲＩＥ（Reactive Ion Etching)
法を用いて異方性エッチングすることにより、前記第１
の側壁膜６を形成した。
ＶＤ（Low Pressure Chemical Vapor Deposition）法を
用いて窒化膜を厚さ４０ｎｍ堆積した。これをＣＦ4 −
０2プラズマを用いたＲＩＥ（Reactive Ion Etching)
法を用いて異方性エッチングすることにより、前記第１
の側壁膜６を形成した。
【００３２】次に図２（ｄ）に示す第２の側壁膜の形成
方法について説明する。まず多結晶シリコン膜を、ＬＰ
ＣＶＤ法により厚さ４０ｎｍ堆積する。次にＣｌ2 −Ａ
ｒプラズマを用いたＲＩＥ法により、これを異方性エッ
チングして第１の側壁６に第２の側壁７を積層する。こ
のようにして酸化膜４と、第１の側壁６と、第２の側壁
７により、ゲート電極の両端からの厚さの合計が１００
ｎｍの側壁が、ゲートの両側面に形成される。
方法について説明する。まず多結晶シリコン膜を、ＬＰ
ＣＶＤ法により厚さ４０ｎｍ堆積する。次にＣｌ2 −Ａ
ｒプラズマを用いたＲＩＥ法により、これを異方性エッ
チングして第１の側壁６に第２の側壁７を積層する。こ
のようにして酸化膜４と、第１の側壁６と、第２の側壁
７により、ゲート電極の両端からの厚さの合計が１００
ｎｍの側壁が、ゲートの両側面に形成される。
【００３３】次にゲート電極３と前記第１、第２の側壁
をマスクとして、Ａｓイオンをドーズ量５×１０15ｃｍ
-2、加速電圧６０ｋｅＶの条件で、図２（ｅ）に示すよ
う、に深く注入した後、多結晶シリコン膜からなる第２
の側壁膜７を、図２（ｆ）に示すように前記Ｃｌ2 −Ａ
ｒプラズマを用いた等方性ドライエッチングにより選択
的に除去する。その後、不純物の活性化と格子欠陥の回
復のため８５０℃において１０分間の熱処理を行い、図
２（ｆ）に示すＮ+ 型のソース・ドレイン領域８を形成
した。
をマスクとして、Ａｓイオンをドーズ量５×１０15ｃｍ
-2、加速電圧６０ｋｅＶの条件で、図２（ｅ）に示すよ
う、に深く注入した後、多結晶シリコン膜からなる第２
の側壁膜７を、図２（ｆ）に示すように前記Ｃｌ2 −Ａ
ｒプラズマを用いた等方性ドライエッチングにより選択
的に除去する。その後、不純物の活性化と格子欠陥の回
復のため８５０℃において１０分間の熱処理を行い、図
２（ｆ）に示すＮ+ 型のソース・ドレイン領域８を形成
した。
【００３４】このようにすれば、高濃度にＡｓをイオン
注入したＮ+ 型ソース・ドレイン領域８と窒化膜６から
なるゲート電極の側壁端との間は、多結晶シリコン膜か
らなる前記第２の側壁７の膜厚だけ離れているため、窒
化膜６からなる前記第１の側壁の応力の影響を受けるこ
とはなく、イオン注入により発生したアモルファス層の
再結晶化の際、この部分に欠陥が残留することはない。
引き続き通常の方法により配線層を形成し半導体装置を
完成する。
注入したＮ+ 型ソース・ドレイン領域８と窒化膜６から
なるゲート電極の側壁端との間は、多結晶シリコン膜か
らなる前記第２の側壁７の膜厚だけ離れているため、窒
化膜６からなる前記第１の側壁の応力の影響を受けるこ
とはなく、イオン注入により発生したアモルファス層の
再結晶化の際、この部分に欠陥が残留することはない。
引き続き通常の方法により配線層を形成し半導体装置を
完成する。
【００３５】本第１の実施の形態においては、第１の側
壁６を窒化膜、第２の側壁７を多結晶シリコン膜とした
が、両者を入れ替えて第１の側壁を多結晶シリコン膜、
第２の側壁を窒化膜とすることも可能である。また、ゲ
ート電極３の加工後に堆積する膜４を窒化膜とし、第１
の側壁６を多結晶シリコン膜、第２の側壁７を酸化膜と
することもできるし、同様にゲート電極３の加工後に堆
積する膜４を窒化膜とし、第１の側壁６を酸化膜、第２
の側壁７を多結晶シリコン膜とすることも可能である。
壁６を窒化膜、第２の側壁７を多結晶シリコン膜とした
が、両者を入れ替えて第１の側壁を多結晶シリコン膜、
第２の側壁を窒化膜とすることも可能である。また、ゲ
ート電極３の加工後に堆積する膜４を窒化膜とし、第１
の側壁６を多結晶シリコン膜、第２の側壁７を酸化膜と
することもできるし、同様にゲート電極３の加工後に堆
積する膜４を窒化膜とし、第１の側壁６を酸化膜、第２
の側壁７を多結晶シリコン膜とすることも可能である。
【００３６】またゲート電極３は、多結晶シリコン膜を
材料とし用いたが、ゲート電極を形成するための膜とし
て、例えばタングステン、チタン、コバルトのような高
融点金属膜、例えばタングステンシリサイドのような高
融点金属シリサイド膜、プラチナシリサイド膜を用いる
ことができる。
材料とし用いたが、ゲート電極を形成するための膜とし
て、例えばタングステン、チタン、コバルトのような高
融点金属膜、例えばタングステンシリサイドのような高
融点金属シリサイド膜、プラチナシリサイド膜を用いる
ことができる。
【００３７】また下層に多結晶シリコン膜、上層に高融
点金属膜又はプラチナ膜を積層し、前記積層膜を熱処理
することにより形成されたシリサイド膜を用いてもよ
い。このとき前記シリサイド膜の表面に未反応の高融点
金属膜をまたはプラチナ膜を残して、ゲート電極の伝導
度を高めるようにしてもよいし、下層に未反応の多結晶
シリコン膜を残したポリサイド構造であってもよい。
点金属膜又はプラチナ膜を積層し、前記積層膜を熱処理
することにより形成されたシリサイド膜を用いてもよ
い。このとき前記シリサイド膜の表面に未反応の高融点
金属膜をまたはプラチナ膜を残して、ゲート電極の伝導
度を高めるようにしてもよいし、下層に未反応の多結晶
シリコン膜を残したポリサイド構造であってもよい。
【００３８】また単に多結晶シリコン膜と高融点金属膜
とを積層したポリメタル構造をゲート電極として用いて
もよい。また上記のように種々の構成のゲート電極３の
上にさらにシリコン酸化膜又はシリコン窒化膜が積層さ
れた構造であってもよい。
とを積層したポリメタル構造をゲート電極として用いて
もよい。また上記のように種々の構成のゲート電極３の
上にさらにシリコン酸化膜又はシリコン窒化膜が積層さ
れた構造であってもよい。
【００３９】また本第１の実施の形態においては、第１
の側壁と第２の側壁とを形成した後、これをマスクとし
てソース・ドレイン領域に不純物イオンを注入し、第２
の側壁を除去した後、前記不純物イオンの活性化熱処理
を行う工程について説明したが、第２の側壁を形成する
ことなく第１の側壁を形成した後イオン注入を行い、前
記第１の側壁をエッチングにより後退させて前記不純物
イオンの活性化熱処理を行う方法を用いても同様の効果
が得られる。このとき前記第１の側壁のエッチングは必
ずしも前記第１の側壁の表面に沿って一様に行われる必
要はなく、基板と近接する部分のみに局部的エッチング
を行って、側壁を後退させるようにしてもよい。
の側壁と第２の側壁とを形成した後、これをマスクとし
てソース・ドレイン領域に不純物イオンを注入し、第２
の側壁を除去した後、前記不純物イオンの活性化熱処理
を行う工程について説明したが、第２の側壁を形成する
ことなく第１の側壁を形成した後イオン注入を行い、前
記第１の側壁をエッチングにより後退させて前記不純物
イオンの活性化熱処理を行う方法を用いても同様の効果
が得られる。このとき前記第１の側壁のエッチングは必
ずしも前記第１の側壁の表面に沿って一様に行われる必
要はなく、基板と近接する部分のみに局部的エッチング
を行って、側壁を後退させるようにしてもよい。
【００４０】次に図３を用いて、本発明の第２の実施の
形態について説明する。多結晶シリコンを図１のように
ゲート電極３として加工する際、前記多結晶シリコン膜
に窒化膜９を積層し、レジストを用いてゲートパターン
を窒化膜９に転写し、次に窒化膜９をエッチングマスク
として多結晶シリコン膜３をゲート電極として加工す
る。
形態について説明する。多結晶シリコンを図１のように
ゲート電極３として加工する際、前記多結晶シリコン膜
に窒化膜９を積層し、レジストを用いてゲートパターン
を窒化膜９に転写し、次に窒化膜９をエッチングマスク
として多結晶シリコン膜３をゲート電極として加工す
る。
【００４１】このようにして形成された、上部に窒化膜
９を有する多結晶シリコンゲート３を再び窒化膜で被覆
し、ＲＩＥ法による異方性エッチングを用いて、前記窒
化膜９をエッチングマスクとして、前記窒化膜からなる
第１の側壁６を形成する。以下、前記第１の実施の形態
と同様にして、図２（ｅ）、（ｆ）のように多結晶シリ
コンからなる第２の側壁７を用いて、ゲート電極の側壁
端とソース・ドレイン領域との間を前記第２の側壁７の
膜厚だけ離すことにより、窒化膜からなる前記第１の側
壁６の応力の影響を受けることなく、イオン注入により
発生したアモルファス層の再結晶化をすることができる
ため、前記ソース・ドレイン領域のゲート電極に対向す
る端の部分にリーク電流の原因となる欠陥が残留するこ
とはない。
９を有する多結晶シリコンゲート３を再び窒化膜で被覆
し、ＲＩＥ法による異方性エッチングを用いて、前記窒
化膜９をエッチングマスクとして、前記窒化膜からなる
第１の側壁６を形成する。以下、前記第１の実施の形態
と同様にして、図２（ｅ）、（ｆ）のように多結晶シリ
コンからなる第２の側壁７を用いて、ゲート電極の側壁
端とソース・ドレイン領域との間を前記第２の側壁７の
膜厚だけ離すことにより、窒化膜からなる前記第１の側
壁６の応力の影響を受けることなく、イオン注入により
発生したアモルファス層の再結晶化をすることができる
ため、前記ソース・ドレイン領域のゲート電極に対向す
る端の部分にリーク電流の原因となる欠陥が残留するこ
とはない。
【００４２】ここで、第１、第２の側壁膜の膜厚と前記
リーク電流の原因となる欠陥との間の関係について、発
明者がおこなった実験結果を説明する。ＭＯＳトランジ
スタのソース・ドレイン接合のリーク電流の原因となる
欠陥は、多結晶シリコン膜からなる側壁７が除去された
シリコン基板表面部分のソース・ドレイン端に発生する
転位であり、その密度が前記リーク電流の大きさを決定
する。
リーク電流の原因となる欠陥との間の関係について、発
明者がおこなった実験結果を説明する。ＭＯＳトランジ
スタのソース・ドレイン接合のリーク電流の原因となる
欠陥は、多結晶シリコン膜からなる側壁７が除去された
シリコン基板表面部分のソース・ドレイン端に発生する
転位であり、その密度が前記リーク電流の大きさを決定
する。
【００４３】図４（ａ）は、ＭＯＳトランジスタの転位
発生に関連する領域の構造を示す部分拡大図である。こ
の実験では図１、図２と異なり、多結晶シリコンゲート
電極の上に窒化膜（ＳｉＮ）からなるマスクを設け、こ
れを用いてゲート電極をパターン形成する図３の第２の
実施の形態で説明した構造を用いた。また第１の実施の
形態とは多結晶シリコンゲートを覆う薄膜４が存在しな
い点も異なっているが、これらの相違点は転位発生条件
とは全く関係がない。
発生に関連する領域の構造を示す部分拡大図である。こ
の実験では図１、図２と異なり、多結晶シリコンゲート
電極の上に窒化膜（ＳｉＮ）からなるマスクを設け、こ
れを用いてゲート電極をパターン形成する図３の第２の
実施の形態で説明した構造を用いた。また第１の実施の
形態とは多結晶シリコンゲートを覆う薄膜４が存在しな
い点も異なっているが、これらの相違点は転位発生条件
とは全く関係がない。
【００４４】窒化膜からなる第１の側壁膜の厚さをｔ
SiN 、多結晶シリコン(poly-Si) 膜からなる第２の側壁
膜の厚さをｄ(tpoly) とし、ｔSiN とｄ(tpoly) と前記
転位発生の密度との関係を図４（ｂ）に示す。
SiN 、多結晶シリコン(poly-Si) 膜からなる第２の側壁
膜の厚さをｄ(tpoly) とし、ｔSiN とｄ(tpoly) と前記
転位発生の密度との関係を図４（ｂ）に示す。
【００４５】この図から、イオン注入拡散層の活性化熱
処理前に除去された多結晶シリコン膜の厚さｄ(tpoly)
が小さいほど、窒化膜からなる第１の側壁膜の歪みによ
り、図４（ａ）でｄ(tpoly) として矢印で示される領域
のドレイン端の部分に、高密度の転位が発生することが
わかる。
処理前に除去された多結晶シリコン膜の厚さｄ(tpoly)
が小さいほど、窒化膜からなる第１の側壁膜の歪みによ
り、図４（ａ）でｄ(tpoly) として矢印で示される領域
のドレイン端の部分に、高密度の転位が発生することが
わかる。
【００４６】また窒化膜からなる第１の側壁膜の厚さｔ
SiN が大きい程、前記第１の側壁膜の歪みが大きく、し
たがってドレイン端に発生する転位密度をゼロとするに
必要なｄ(tpoly) が大きくなければならないことがわか
る。
SiN が大きい程、前記第１の側壁膜の歪みが大きく、し
たがってドレイン端に発生する転位密度をゼロとするに
必要なｄ(tpoly) が大きくなければならないことがわか
る。
【００４７】図４（ｂ）に示す実験結果から、第１の実
施の形態にのべた窒化膜からなる第１の側壁膜６の厚さ
４０ｎｍ、及び多結晶シリコン膜からなる第２の側壁膜
７の厚さ４０ｎｍは、ソース・ドレイン端における転位
密度がゼロの領域に相当することがわかる。
施の形態にのべた窒化膜からなる第１の側壁膜６の厚さ
４０ｎｍ、及び多結晶シリコン膜からなる第２の側壁膜
７の厚さ４０ｎｍは、ソース・ドレイン端における転位
密度がゼロの領域に相当することがわかる。
【００４８】次に図５を用いて、本発明の第３の実施の
形態について説明する。図１（ｂ）に示すＬＤＤ領域５
の形成までの工程は、前記第１の実施の形態と同様であ
るため説明を省略する。図５（ａ）の４はＣＶＤ法を用
いて堆積した厚さ２０ｎｍの酸化膜である。
形態について説明する。図１（ｂ）に示すＬＤＤ領域５
の形成までの工程は、前記第１の実施の形態と同様であ
るため説明を省略する。図５（ａ）の４はＣＶＤ法を用
いて堆積した厚さ２０ｎｍの酸化膜である。
【００４９】イオン注入法を用いてＬＤＤ領域５を形成
した後、多結晶シリコン膜を厚さ８０ｎｍ堆積し、ＲＩ
Ｅ法による異方性エッチングを用いて、前記多結晶シリ
コンからなる側壁１０を形成する。このようにして、前
記酸化膜４の厚さを加えれば、合計１００ｎｍの側壁と
等価なイオン注入マスクが形成される。ここに等価な側
壁の厚さ１００ｎｍは、一例として選ばれた値であり、
ＭＯＳトランジスタに要求される性能を考慮して与えら
れるものである。
した後、多結晶シリコン膜を厚さ８０ｎｍ堆積し、ＲＩ
Ｅ法による異方性エッチングを用いて、前記多結晶シリ
コンからなる側壁１０を形成する。このようにして、前
記酸化膜４の厚さを加えれば、合計１００ｎｍの側壁と
等価なイオン注入マスクが形成される。ここに等価な側
壁の厚さ１００ｎｍは、一例として選ばれた値であり、
ＭＯＳトランジスタに要求される性能を考慮して与えら
れるものである。
【００５０】図５（ｂ）に示すように、ソース・ドレイ
ン領域８に高濃度の深いイオン注入を行い、引き続き多
結晶シリコンからなる側壁１０を剥離する。その後活性
化熱処理により注入不純物の活性化と、不純物注入によ
り生じたアモルファス層の再結晶化とを行う。このよう
にすれば、活性化熱処理の際、側壁が存在しないため、
再結晶化のストレスが極めて小さくなり、リーク電流の
原因となる欠陥の発生を抑制することができる。
ン領域８に高濃度の深いイオン注入を行い、引き続き多
結晶シリコンからなる側壁１０を剥離する。その後活性
化熱処理により注入不純物の活性化と、不純物注入によ
り生じたアモルファス層の再結晶化とを行う。このよう
にすれば、活性化熱処理の際、側壁が存在しないため、
再結晶化のストレスが極めて小さくなり、リーク電流の
原因となる欠陥の発生を抑制することができる。
【００５１】その後の工程においては側壁は必ずしも必
要ではなく、マスク合わせの工程により、ソース・ドレ
イン領域へのオーミツク電極の形成と配線工程を進める
ことができる。
要ではなく、マスク合わせの工程により、ソース・ドレ
イン領域へのオーミツク電極の形成と配線工程を進める
ことができる。
【００５２】しかし、配線工程としてＳＡＬＩＣＩＤＥ
法を用いる場合には、高融点金属と多結晶シリコンとの
シリサイド反応によりゲート電極上に形成されたシリサ
イド膜と、ソース・ドレイン領域で形成されたシリサイ
ド膜とが互いにショートするのを防ぐために、図５
（ｃ）に示すように、再び絶縁膜からなる側壁１１を形
成した後、ＳＡＬＩＣＩＤＥ工程を進めなければならな
い。このときの絶縁膜としては例えば窒化膜又は酸化膜
を用いることができる。
法を用いる場合には、高融点金属と多結晶シリコンとの
シリサイド反応によりゲート電極上に形成されたシリサ
イド膜と、ソース・ドレイン領域で形成されたシリサイ
ド膜とが互いにショートするのを防ぐために、図５
（ｃ）に示すように、再び絶縁膜からなる側壁１１を形
成した後、ＳＡＬＩＣＩＤＥ工程を進めなければならな
い。このときの絶縁膜としては例えば窒化膜又は酸化膜
を用いることができる。
【００５３】本第３の実施の形態においては、側壁１０
として多結晶シリコン膜を用いたが、同じ目的に窒化膜
や酸化膜を用いることもできる。また第２の実施の形態
と同様に、ゲート電極上に絶縁膜を堆積する構造をとる
こともできる。また第１の実施の形態の末尾に記載した
のと同様に、ゲート電極をシリサイド膜との積層構造等
にすることも可能である。
として多結晶シリコン膜を用いたが、同じ目的に窒化膜
や酸化膜を用いることもできる。また第２の実施の形態
と同様に、ゲート電極上に絶縁膜を堆積する構造をとる
こともできる。また第１の実施の形態の末尾に記載した
のと同様に、ゲート電極をシリサイド膜との積層構造等
にすることも可能である。
【００５４】なお本発明は上記の実施の形態に限定され
ることはない。上記したＭＯＳトランジスタの構造は、
すべてｎチャネル型について説明したが、前記ＭＯＳト
ランジスタの構造はｎＭＯＳにもｐＭＯＳにも適用可能
であることはいうまでもない。例えば本発明の半導体装
置がｎＭＯＳとｐＭＯＳからなるＣＭＯＳで構成される
ＬＳＩの場合には、本発明によるリーク電流の大幅な低
減は、半導体装置の性能向上と信頼性の向上にとって極
めて大きな効果がある。
ることはない。上記したＭＯＳトランジスタの構造は、
すべてｎチャネル型について説明したが、前記ＭＯＳト
ランジスタの構造はｎＭＯＳにもｐＭＯＳにも適用可能
であることはいうまでもない。例えば本発明の半導体装
置がｎＭＯＳとｐＭＯＳからなるＣＭＯＳで構成される
ＬＳＩの場合には、本発明によるリーク電流の大幅な低
減は、半導体装置の性能向上と信頼性の向上にとって極
めて大きな効果がある。
【００５５】また本発明の酸化膜４、第１の側壁６、第
２の側壁７の膜厚は、それぞれ２０ｎｍ、４０ｎｍ、４
０ｎｍとしたが、これらの膜厚は一例として示したもの
であり、ＭＯＳトランジスタの性能と信頼性を向上する
ための側壁として十分な役割を果たす図４（ｂ）の無転
位の範囲内において、最適な膜厚を選ぶことができるこ
とはいうまでもない。その他本発明の要旨を逸脱しない
範囲で、種々に変形して実施することができる。
２の側壁７の膜厚は、それぞれ２０ｎｍ、４０ｎｍ、４
０ｎｍとしたが、これらの膜厚は一例として示したもの
であり、ＭＯＳトランジスタの性能と信頼性を向上する
ための側壁として十分な役割を果たす図４（ｂ）の無転
位の範囲内において、最適な膜厚を選ぶことができるこ
とはいうまでもない。その他本発明の要旨を逸脱しない
範囲で、種々に変形して実施することができる。
【００５６】
【発明の効果】上述したように本発明によれば、イオン
注入により生じたアモルファス層を完全に再結晶化する
ための高温熱処理が不要となり、また熱処理に際してゲ
ート側壁端における欠陥の発生を抑制できるため、高性
能でかつ信頼性の高いＬＤＤ構造ＭＯＳトランジスタか
らなる半導体装置とその製造方法を得ることができる。
注入により生じたアモルファス層を完全に再結晶化する
ための高温熱処理が不要となり、また熱処理に際してゲ
ート側壁端における欠陥の発生を抑制できるため、高性
能でかつ信頼性の高いＬＤＤ構造ＭＯＳトランジスタか
らなる半導体装置とその製造方法を得ることができる。
【図１】本発明の第１の実施の形態に係る第１、第２の
側壁を用いたＭＯＳトランジスタの製造工程を示す断面
図。
側壁を用いたＭＯＳトランジスタの製造工程を示す断面
図。
【図２】本発明の第１の実施の形態に係る第１、第２の
側壁を用いたＭＯＳトランジスタの製造工程の続きを示
す断面図。
側壁を用いたＭＯＳトランジスタの製造工程の続きを示
す断面図。
【図３】本発明の第２の実施の形態に係る多結晶シリコ
ンゲート上部に窒化膜を設けた側壁ゲート構造を有する
ＭＯＳトランジスタの製造工程を示す断面図。
ンゲート上部に窒化膜を設けた側壁ゲート構造を有する
ＭＯＳトランジスタの製造工程を示す断面図。
【図４】窒化膜側壁端とソース・ドレイン拡散層端との
間の距離と転位密度との関係を示す図。
間の距離と転位密度との関係を示す図。
【図５】本発明の第３の実施の形態に係るＭＯＳトラン
ジスタの製造工程を示す断面図。
ジスタの製造工程を示す断面図。
【図６】従来のシングルドレイン構造のＭＯＳトランジ
スタの断面図。
スタの断面図。
【図７】従来の２重ドレイン構造のＭＯＳトランジスタ
の断面図。
の断面図。
１…シリコン基板 ２…ゲート絶縁膜 ３…ゲート電極 ３ａ…ゲートの端 ４…絶縁膜 ５…ＬＤＤ領域 ６…側壁絶縁膜 ７…側壁多結晶シリコン膜 ８…高濃度ソース・ドレイン領域 ８ａ…高濃度ソース・ドレイン領域の端 ９…窒化膜 １０…側壁多結晶シリコン膜 １１、１２…側壁絶縁膜 １２ａ…側壁絶縁膜の端
Claims (12)
- 【請求項１】 ゲート電極に側壁が形成されたＭＯＳト
ランジスタからなる半導体装置において、 前記ゲート電極の側壁に形成された側壁膜の端と、 ＭＯＳトランジスタの高濃度ソース・ドレイン領域の前
記ゲート電極に対向する端との間が、一定の間隔だけ離
されたことを特徴とする半導体装置。 - 【請求項２】 前記一定の間隔は、前記ゲート電極の側
壁に形成された側壁膜が第１の側壁膜と、これに積層さ
れた第２の側壁膜が形成された後、前記第２の側壁膜を
除去することにより形成されたものであることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 ゲート電極に側壁が形成されたＭＯＳト
ランジスタからなる半導体装置において、 前記ゲート電極に側壁膜が形成され、 前記ゲート電極と前記側壁膜とをマスクとして前記ＭＯ
Ｓトランジスタのソース・ドレイン領域にイオン注入が
行われ、 前記側壁膜が除去された後、前記ソース・ドレイン領域
に注入された不純物の活性化熱処理が行われたものであ
ることを特徴とする半導体装置。 - 【請求項４】 前記不純物の活性化熱処理が行われた後
に、再度前記ゲート電極に側壁膜が形成されたことを特
徴とする請求項３記載の半導体装置。 - 【請求項５】 前記ゲート電極は、少なくとも多結晶シ
リコン膜、高融点金属膜、高融点金属シリサイド膜、プ
ラチナシリサイド膜、多結晶シリコン膜と高融点金属膜
との積層膜、多結晶シリコン膜と高融点金属シリサイド
膜との積層膜、及び多結晶シリコン膜とプラチナシリサ
イド膜との積層膜のいずれか１つを用いてパターン形成
されたものであることを特徴とする請求項２及び４のい
ずれか１つに記載の半導体装置。 - 【請求項６】 請求項５記載のゲート電極は、少なくと
もシリコン酸化膜及びシリコン窒化膜のいずれか１つが
上部に積層されたものであることを特徴とする半導体装
置。 - 【請求項７】 ゲート電極に側壁を形成するＭＯＳトラ
ンジスタからなる半導体装置の形成方法において、 前記ＭＯＳトランジスタのソース・ドレイン領域へのイ
オン注入を行う際に、ゲート電極に側壁を形成し、 前記側壁をマスクとして前記ソース・ドレイン領域に不
純物を注入し、 前記不純物を注入したソース・ドレイン領域の前記ゲー
ト電極に対向する端に近接する側壁の一部を除去した後
に、前記ソース・ドレイン領域に注入した不純物の活性
化のための熱処理をすることを特徴とする半導体装置の
製造方法。 - 【請求項８】 前記側壁の一部の除去は、前記ゲート電
極の側壁に第１の側壁膜と第２の側壁膜を積層して形成
し、前記第２の側壁膜を除去することにより行うもので
あることを特徴とする請求項７記載の半導体装置の製造
方法。 - 【請求項９】 ゲート電極に側壁を形成するＭＯＳトラ
ンジスタからなる半導体装置の形成方法において、 前記ゲート電極に側壁膜を形成し、 前記ゲート電極と前記側壁膜とをマスクとして前記ＭＯ
Ｓトランジスタのソース・ドレイン領域にイオン注入
し、 前記側壁膜を除去した後、前記ソース・ドレイン領域に
注入した不純物を活性化熱処理するものであることを特
徴とする半導体装置の製造方法。 - 【請求項１０】 前記ソース・ドレイン領域に注入した
不純物の活性化熱処理を行った後に、再度前記ゲート電
極に側壁膜を形成することを特徴とする請求項９記載の
半導体装置の製造方法。 - 【請求項１１】 前記ゲート電極は、少なくとも多結晶
シリコン膜、高融点金属膜、高融点金属シリサイド膜、
プラチナシリサイド膜、多結晶シリコン膜と高融点金属
膜との積層膜、多結晶シリコン膜と高融点金属シリサイ
ド膜との積層膜、及び多結晶シリコン膜とプラチナシリ
サイド膜との積層膜のいずれか１つを用いてパターン形
成するものであることを特徴とする請求項８及び１０の
いずれか１つに記載の半導体装置の製造方法。 - 【請求項１２】 請求項１１記載のゲート電極は、少な
くともシリコン酸化膜及びシリコン窒化膜のいずれか１
つを上部に積層するものであることを特徴とする半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336939A JPH10178172A (ja) | 1996-12-17 | 1996-12-17 | 半導体装置及びその製造方法 |
| US08/990,972 US5998849A (en) | 1996-12-17 | 1997-12-15 | Semiconductor device having highly-doped source/drain regions with interior edges in a dislocation-free state |
| US09/388,947 US6365472B1 (en) | 1996-12-17 | 1999-09-02 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336939A JPH10178172A (ja) | 1996-12-17 | 1996-12-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10178172A true JPH10178172A (ja) | 1998-06-30 |
Family
ID=18304033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8336939A Pending JPH10178172A (ja) | 1996-12-17 | 1996-12-17 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5998849A (ja) |
| JP (1) | JPH10178172A (ja) |
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| US7094652B2 (en) | 2000-10-11 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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