JP2012099202A - 半導体装置 - Google Patents
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Abstract
【解決手段】ビット線と、前記ビット線に対応するデータバス線と、前記ビット線と前記データバス線との電気的な接続を制御する選択トランジスタと、前記ビット線に前記データバスを介してデータを書き込むライトアンプと、テスト回路と、を備え、前記テスト回路は、テスト期間中に、前記ライトアンプの動作に係わらず、前記ビット線を第1の電位に設定し、前記データバス線を第2の電位に設定し、その後、前記データバス線をフローティングに設定し、前記選択トランジスタが活性され、前記ビット線と前記データバス線とが電気的に接続されることにより、前記データバス線が前記第2の電位から前記第1の電位に遷移することを検出する。
【選択図】図5
Description
以下では、関連技術の半導体装置としてDRAM(Dynamic Random Access Memory)について概説しておく。図1は、一般的なDRAMの構成の一例を模式的に示す図である。図1に示すように、メモリアレイ1、Xデコーダ及びXタイミング生成回路2、Yデコーダ及びYタイミング生成回路3、デコーダ制御回路4、DLL(Delay Locked Loop:遅延同期ループ)9、データラッチ回路5、入出力インターフェース6、内部クロック(CLK)生成回路7、制御信号生成回路8を備えている。メモリアレイ1はバンク0〜バンクmを備え、各バンクは、メモリマット列1、2、3を備えている。なお、バンク構成、バンク内のメモリマット構成等はかかる構成に制限されるものでないことは勿論である。制御信号生成回路8は、コマンド信号(/CS(チップセレクト)、/RAS(ロウアドレスストローブ)、/CAS(カラムアドレスストローブ)、/WE(ライトエネーブル))を入力し、該コマンドをデコードし、該コマンドデコード結果にしたがって制御信号を生成し、Xデコーダ及びXタイミング生成回路2、Yデコーダ及びYタイミング生成回路3、デコーダ制御回路4等に出力する。なお、信号名の前の記号「/」は、Lowレベルのとき活性状態であることを示す。また、入力したアドレス信号(ADD)のロウアドレスがXデコーダ2でデコードされ、サブワードドライバ(SWD)によりワード線WLが選択される。ワード線WLが選択されると、メモリセル(MC)からビット線(BL)にデータが読み出され、センスアンプ(SA)で増幅される。なお、アドレス(ADD)のカラムアドレスはYデコーダ3でデコードされ、選択されたカラム選択信号がアクティブとされ、ビット線(BL)、センスアンプ(SA)を選択する。
図2は、階層化データ線構造(階層IO方式)を模式的に示す図である。なお、特に制限されないが、図2において、センスアンプ(SA)14に接続されたビット線対BLT/Nが互いに異なるメモリマット(図2ではメモリマット1と2)に割当てられているオープンビット線方式とされる。なお、ビット線BLTのTはTrue(正転)、BLNのNはBar(反転:BLTの反転)を表している。ローカル入出力線LIOT、LION、メイン入出力線MIOT、MIONのT、Nも同様である。
図3は、階層化IO方式のビット線系(オープンビット線方式)の構成例を示す図である。図3の構成例においては、セルアレイ0とセルアレイ1側にそれぞれ延在されるビット線DL−A−0、/DL−A−0(DL−A−0の相補信号、/信号名は信号名の信号の相補信号を表す)、DL−B−0、/DL−B−0、DL−C−0、/DL−C−0、DL−D−0、/DL−D−0と、ビット線のプリチャージ線VBLP間にそれぞれ接続され、ゲートにプリチャージ信号BLPR_Bを受け、オン時に、それぞれプリチャージ電源VBLPに設定する8個のPMOSトランジスタQ1を備えている。DL−A−1、/DL−A−1〜DL−D−1、/DL−D−1、DL−A−N、/DL−A−N〜DL−D−N、/DL−D−Nの各々についても、それぞれ、ビット線のプリチャージ線VBLP間にPMOSトランジスタQ1を備えている。
(N+1)対のビット線対DL−A−0、/DL−A−0〜DL−A−N、/DL−A−Nのうちの1対のビット線対が、LIO線対LIOT−A、LION−Aに接続され、
(N+1)対のビット線対DL−B−0、/DL−B−0〜DL−B−N、/DL−B−Nのうちの1対のビット線対がLIO線対LIOT−B、LION−Bに接続され、
(N+1)対のビット線対DL−C−0、/DL−C−0〜DL−C−N、/DL−C−Nのうちの1対のビット線対がLIO線対LIOT−C、LION−Cに接続され、
(N+1)対のビット線対DL−D−0、/DL−D−0〜DL−D−N、/DL−D−Nのうちの一対のビット線が、LIO線対LIOT−D、LION−Dに接続される。
DL−B−0、/DL−B−0とLIOT−B、LION−B間、
DL−C−0、/DL−C−0とLIOT−C、LION−C間、
DL−D−0、/DL−D−0とLIOT−D、LION−D間
にそれぞれ接続されるNMOSトランジスタQ3は、カラム選択信号YS0により共通にオン・オフが制御される。
DL−B−1、/DL−B−1とLIOT−B、LION−B間、
DL−C−1、/DL−C−1とLIOT−C、LION−C間、
DL−D−1、/DL−D−1とLIOT−D、LION−D間
にそれぞれ接続されるNMOSトランジスタQ3はカラム選択信号YS1により共通にオン・オフが制御される。
DL−A−N、/DL−A−NとLIOT−A、LION−A間、
DL−B−N、/DL−B−NとLIOT−B、LION−B間、
DL−C−N、/DL−C−NとLIOT−C、LION−C間、
DL−D−N、/DL−D−NとLIOT−D、LION−D間
にそれぞれ接続されるNMOSトランジスタQ3はカラム選択信号YSNにより共通にオン・オフが制御させる。
DRAMでは、不良セル救済のために、冗長回路を備えた構成のものも用いられている。例えば不良セル救済のために冗長セルを備え、半導体製造時のウェハテスト工程等で良・不良を判定してフェイルマップを作成し、不良セルを冗長セルに置き換える等の救済措置がとされる。救済措置の一例として、例えばアクセスアドレスが不良セルのアドレスに該当した場合、当該不良セルにはアクセスしないように、冗長セルをアクセスするアドレスに置き換えるようにヒューズ回路の溶断等のプログラミングが行われ、冗長セルの選択時、不良セル(被救済セル)に接続するビット線(被救済ビット線)のカラム選択トランジスタ(被救済カラム選択トランジスタ)や、ワード線は非選択(非活性)とされるように制御される。すなわち、被救済ビット線に接続するカラム選択トランジスタ被救済カラム選択トランジスタのゲート電極は、カラム選択信号によりLow電位に固定化され、非選択状態とされる。
カラム選択トランジスタ(Yスイッチ)のゲート電極に対してカラム選択信号を伝達するヴィア等の接続不良等により、カラム選択トランジスタのゲート電極がフローティング化した場合、当該カラム選択トランジスタのゲート電極は、カラム選択信号と非接続となり、ゲート電極の電荷をGND(グランド)に放電することができなくなる。このため、例えば近接配線等の電位変動時に、容量カップリング等により、当該カラム選択トランジスタのゲート電極がHigh電位(あるいはカラム選択トランジスタを構成するNMOSトランジスタのゲート・ソース間電圧がその閾値電圧を越えること)になり、非選択であるべきカラム選択トランジスタがオン(導通)してしまう場合がある。この場合、非選択であるべきカラム選択トランジスタと、読み出し対象の選択ビット線のカラム選択トランジスタの両方が同時に選択された状態となり(「マルチ選択状態」という)、制御不能となるという問題が発生する。この問題について、図4を参照して以下に説明する。
(I)カラム選択トランジスタのゲートのオープン(浮いている)不良、
(II)冗長カラムと置き換える(冗長救済する)ことで、良品に救済することが可能なセンスアンプ不良やビット線不良、
を区別することは困難である。すなわち、(I)の不良は、オープンしているゲートがオフの時、不良カラム選択トランジスタによって接続されるビット線単位の不良としか検出できず、そのため、(II)のようなセンスアンプ不良やビット線不良(ビット線ショート等)との区別が困難となる。尚、本願の課題は、半導体装置に冗長回路(冗長メモリによる冗長機能)が搭載されていない場合にも起こり、この半導体装置においても、カラム選択トランジスタのオープン不良検出のため、カラム選択トランジスタのフローティングゲートを浮かせてLIO不良を誘発させるテストを行うことは、重要である。
前記複数のビット線に含まれる第3の前記ビット線が、前記第2のセンスアンプの第1ノードに接続し、前記複数のビット線に含まれる第4の前記ビット線が、前記第2のセンスアンプの第2のノードに接続し、
前記第1のセンスアンプは、前記第1と第2のビット線のいずれか一方に関連する前記メモリセルの情報をセンシングし、
前記第2のセンスアンプは、前記第3と第4のビット線のいずれか一方に関連する前記メモリセルの情報をセンシングし、
前記第1と第2のビット線にそれぞれ対応する前記複数の選択トランジスタ(Q3)は、前記第1の選択信号線(例えばYS0)に共通に接続し、
前記第3と第4のビット線にそれぞれ対応する前記複数の選択トランジスタ(Q3)は、前記第2の選択信号線(例えばYS1、・・・又はYSN)に共通に接続し、
前記テスト回路は、前記第1乃至第4のビット線を共通に前記第1の電位(VSS)に設定し、前記第1乃至第4のビット線にそれぞれ対応する前記複数のデータバス線の電位がそれぞれ前記第2の電位(VDD)から前記第1の電位(VSS)に遷移することを検出する。
前記第5と第6のグループに共通に対応する複数の前記データバス線、前記第5と第6のグループがそれぞれ含む前記複数のビット線と、それらに対応する前記複数のデータバス線とを、それぞれ電気的に接続するそれぞれが複数の前記選択トランジスタを含む第7と第8のグループを含み、
前記第7と第8のグループは、それぞれ対応する前記第1及び第2の選択信号線(YS0と、YS1、・・・又はYSN)に接続し、
前記テスト回路は、前記第1及び第5のグループに共通に対応する前記複数のデータバス線と、前記第2及び第6のグループに共通に対応する前記複数のデータバス線とがそれぞれ前記第2の電位から前記第1の電位に遷移することを検出する。
前記複数のセンスアンプは、前記第1のグループ及び前記第5のグループに共通な複数の第1のセンスアンプと、前記第2のグループ及び前記第6のグループに共通な複数の第2のセンスアンプとを含み、
前記第1のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第1のセンスアンプの第1ノードに接続し、
前記第5のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第1のセンスアンプの第2のノードに接続し、
前記第2のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第2のセンスアンプの第1ノードに接続し、
前記第6のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第2のセンスアンプの第2のノードに接続し、
前記複数の第1のセンスアンプは、前記第1のグループが含む前記複数のビット線と前記第5のグループが含む前記複数のビット線のいずれか一方に関連する前記複数のメモリセルの情報をそれぞれセンシングし、
前記複数の第2のセンスアンプは、前記第2のグループが含む前記複数のビット線と前記第6のグループが含む前記複数のビット線のいずれか一方に関連する前記複数のメモリセルの情報をそれぞれセンシングし、
前記第3のグループ及び前記第7のグループがそれぞれ含む前記複数の選択トランジスタは、前記第1の選択信号線(YS0)に共通に接続し、
前記第4のグループ及び前記第8のグループがそれぞれ含む前記複数の選択トランジスタは、前記第2の選択信号線(YS1、又はYSN)に共通に接続し、
前記テスト回路は、前記複数のビット線を共通に前記第1の電位に設定し、前記第1と第2のグループに共通に対応する前記複数のデータバス線及び前記第5と第6のグループに共通に対応する前記複数のデータバス線の電位がそれぞれ前記第2の電位から前記第1の電位に遷移することを検出する。以下、添付図面を参照して例示的な実施形態に即して説明する。
図5は、本発明の第1の例示的な実施形態の構成を示す図である。特に制限されるものではないが、以下の実施形態では、本発明を図1乃至図3を参照して説明した半導体装置に適用した例に即して説明する。本実施形態の説明において、図3と同一の構成の説明は、重複を回避するため適宜省略し、以下では、主に、図3との相違点について説明する。また、以下では、オープンビット線構造を例に説明するが、本発明はかかる構成に制限されるものでなく、折り返し(折り畳み)ビット線構造等にも同様にして適用可能であることは勿論である。
(a)ビット線プリチャージ線VBLPの電圧(プリチャージ電圧)として、テストモード時に活性化されるTest_Mode_Enable信号に基づき、テスト時には、電源電圧VSSを供給し、通常動作時には、基準電圧発生回路からの1/2VDDを供給するように切り替える切替スイッチ(SW1、SW2)を備えた第1の制御回路CTL1と、
(b)Test_Mode_Enable信号を受け、テストモード時に、第1のテスト制御信号TLをLowとし、第2のテスト制御信号FBを、所定の期間(第1時間)Lowとした後Highに設定する第2の制御回路CTL2とを備え、更に、
(c)所定の電源電位(VDD1)とLIOT、LION間に接続され、第2のテスト制御信号FBをゲートに受けるPMOSトランジスタQ2とをLIOT−A〜LIOT−D、LION−A〜LION−Dの各々に対して備え、更に、
(d)第1のテスト制御信号TLと、LIOT−A〜LIOT−Dの電位を入力とする5入力否定論理和回路NOR1と、第1のテスト制御信号TLと、LION−A〜LION−Dの電位を入力とする5入力否定論理和回路NOR2と、NOR1、NOR2の出力信号を入力する2入力否定論理積回路NANDを有する検出回路20を備える。
本実施形態において、ノーマル動作(通常動作)時には、第2の制御回路CTL2は、第1のテスト制御信号TLをHigh固定、第2のテスト制御信号FBをHigh固定とし、トランジスタQ2はオフとなる。第1の制御回路CTL1では、プリチャージ線電圧VBLPとして1/2VDDを選択する。このため、図3の構成と同一の通常動作(リード、ライトアクセスが通常通り行われる)となる。また第1のテスト制御信号TLをHigh固定であるため、NOR1、NOR2の出力はLowとなり、NANDの出力はHighとなる。検出回路20の出力信号HLは、通常動作時には、その値は無視される。
本実施形態において、図1の制御信号生成回路8でコマンドをデコードした結果、テストモードにエントリしたことがデコードされると、Test_Mode_En信号が活性化され、これを受けて、第1の制御回路CTL1は、ビット線のプリチャージ線VBLPの電圧として、1/2VDDからVSSに切り替える。その切り替えは、図5に示す2つのスイッチ素子(SW1及びSW2)によって行われる。SW1及びSW2は、一つのスイッチ素子でも代替できる。プリチャージ制御信号BLPR_B(図1の制御信号生成回路8で生成される)がLowとされ、PMOSトランジスタQ1がオン(導通)状態とされ、ビット線対DL−A−0、/DL−A−0〜DL−D−0、/DL−D−0からDL−A−N、/DL−A−N〜DL−D−N、/DL−D−Nは、共通に電源電圧VSSに設定される。なお、テスト期間中、プリチャージ制御信号BLPR_BをLow固定とし、ビット線対を常に電源VSSに接続するようにしてもよい。
一方、あるカラム選択トランジスタQ3のゲートにコンタクト不良等があると、カラム選択信号をHigh電位としても、当該カラム選択トランジスタQ3はオン(導通)とはならず、カラム選択トランジスタQ3を介して、ビット線対に接続するLIO線対LIOT/LIONのうち、不良のカラム選択トランジスタに接続する方については、VSSレベルにプリチャージされたビット線と電気的に接続せず、このため、High電位でのフローティング状態とされ、NOR1又はNOR2において、第1のテスト制御信号TLを除く4つの入力(LIOTA〜LIOTD、又はLIONA〜LIOND、)のうちいずれかがHigh電位とされ、NOR1又はNOR2の出力はLowとなり、NANDはHighを出力する。NANDの出力信号HLのHighは、当該選択カラムのカラム選択トランジスタ不良を表している。
図6は、図5に示した本実施形態の動作の一例を説明するためのタイミング図である。図6は、TEST_Mode_En信号がテストモードを示しているときの動作の一部(カラム選択信号YS0が選択された場合の動作)を示している。図6において、
(a)はビット線のプリチャージ制御信号BLPR_B、
(b)はプリチャージ電位VBLP、
(c)はビット線対、
(d)はLIO線対、
(e)は信号HL、
(f)はカラム選択信号YS0、
(g)は第2のテスト制御信号FB、
(h)は第1のテスト制御信号TL
のタイミング波形である。
図7は、本発明の第2の実施形態の構成を示す図である。テストモード時に、第2のテスト制御信号FBがLowレベルのとき、LIOT/LIONを電源電位VDD1に設定するPMOSトランジスタQ2(図5のQ2に対応する)に加え、ノーマルモード(通常)での動作時に、LIOT/LIONを、電源電位VDD2にプリチャージ・イコライズするPMOSトランジスタQ4−1、Q4−2、Q4−3を備えている。ノーマルモード(通常)で動作時、第2のテスト制御信号FBはHigh固定とされ、トランジスタQ2は常時オフ(非導通)とされる。LIOイコライズ信号LIO_EQがLowのとき、LIOT/LIONをVDD2にプリチャージ・イコライズする。
図8は、本発明の第3の実施形態の構成を示す図である。前記実施形態では、ローカル入出力線に検出回路20を接続し、カラム選択トランジスタの不良を検出していたが、メイン入出力線MIOT/MIONに検出回路を接続する構成としてもよい。検出回路20の論理構成は、図5に示した前記第1の実施形態と同一構成とされる。
2 Xデコーダ及びXタイミング生成回路
3 Yデコーダ及びYタイミング生成回路
4 デコーダ制御回路
5 データラッチ回路
6 入出力インターフェース
7 内部クロック(CLK)生成回路
8 制御信号生成回路
9 DLL(Delay Locked Loop:遅延同期ループ)
10 スイッチ(SWC)
11 メモリセル
11A セルトランジスタ
11B 容量
12 PMOSトランジスタ(プリチャージトランジスタ)
13 カラム選択トランジスタ(Yスイッチ)
14 センスアンプ
15 カラムデコーダ(YDEC)
16 スイッチ(SWC)
17 ライトアンプ
18 リードアンプ
20 検出回路
Claims (20)
- ビット線と、
前記ビット線に対応するデータバス線と、
前記ビット線と前記データバス線との電気的な接続を制御する選択トランジスタと、
前記ビット線に前記データバスを介してデータを書き込むライトアンプと、
テスト回路と、
を備え、
前記テスト回路は、テスト期間中に、前記ライトアンプの動作に係わらず、前記ビット線を第1の電位に設定し、
前記データバス線を第2の電位に設定し、その後、前記データバス線をフローティングに設定し、
前記選択トランジスタが活性され、前記ビット線と前記データバス線とが電気的に接続されることにより、前記データバス線が前記第2の電位から前記第1の電位に遷移することを検出する、半導体装置。 - 更に、
前記ビット線に第1の所定電位を供給するプリチャージ線と、
前記ビット線と前記プリチャージ線とを電気的に接続するプリチャージ素子と、
を備え、
前記テスト回路は、前記プリチャージ線を前記第1の所定電位に代えて前記第1の電位に設定し、
前記プリチャージ素子を活性することによって前記ビット線に前記第1の電位を設定する、請求項1記載の半導体装置。 - 更に、前記ビット線に接続し情報を記憶するメモリセルと、
前記ビット線に接続し、前記メモリセルの情報をセンシングする第1のセンスアンプと、
を備え、
前記第1の所定電位は、前記メモリセルの情報が前記ビット線に伝送される前に前記センシングの初期電位として設定される電位である、請求項2記載の半導体装置。 - 更に、前記第1の所定電位を生成し、前記プリチャージ線に供給する基準電位発生回路を備える、請求項3記載の半導体装置。
- 更に、前記第1の電位を有する第1の信号線と、
前記第1の信号線と前記プリチャージ線とを電気的に接続するスイッチ素子、
を備え、
前記テスト回路は、前記スイッチ素子を活性することによって前記プリチャージ線を前記第1の電位に設定し、前記プリチャージ素子を介して前記ビット線に前記第1の電位を設定する、請求項2乃至4のいずれか一項に記載の半導体装置。 - 前記テスト回路は、前記テスト期間中に前記ビット線が前記第1の電位を維持し続けるように制御する、請求項1乃至5のいずれか一項に記載の半導体装置。
- 更に、前記データバス線に前記第2の電位を設定する第1のトランジスタを備え、
前記テスト回路は、前記テスト期間中の初期期間において、前記第1のトランジスタを活性し、
前記初期期間の後である前記テスト期間中の後期期間において、前記第1のトランジスタを非活性に制御する、請求項1乃至6のいずれか一項に記載の半導体装置。 - 更に、前記ビット線に接続し情報を記憶するメモリセルと、
前記データバス線に接続し、前記メモリセルの情報を前記ビット線及び前記選択トランジスタを介してセンシングする第2のセンスアンプと、
前記データバス線に、第2の所定電位を供給する第2のトランジスタを備え、
前記第2の所定電位は、前記メモリセルの情報が前記データバス線に伝送される前に前記第2のセンスアンプのセンシングの初期電位として設定される電位である、請求項7記載の半導体装置。 - 前記テスト回路は、前記テスト期間中に前記ライトアンプを非活性に制御する、請求項1乃至8のいずれか一項に記載の半導体装置。
- 複数の前記ビット線、前記複数のビット線に対応する複数の前記データバス線、及び前記複数のビット線と前記複数のデータバス線をそれぞれ電気的に接続する複数の前記選択トランジスタを含み、
前記複数の選択トランジスタは、第1の選択信号線に共通に接続し、
前記テスト回路は、前記複数のデータバス線の電位がそれぞれ前記第2の電位から前記第1の電位に遷移することを検出する、請求項1記載の半導体装置。 - 更に、前記ビット線に接続し情報を記憶するメモリセルと、
前記メモリセルの情報をセンシングするセンスアンプと、
を備え、
前記複数のビット線に含まれる第1の前記ビット線が、前記第1のセンスアンプの第1ノードに接続し、
前記複数のビット線に含まれる第2の前記ビット線が、前記センスアンプの第2のノードに接続し、
前記センスアンプは、前記第1と第2のビット線のいずれか一方に関連する前記メモリセルの情報をセンシングし、
前記第1と第2のビット線にそれぞれ対応する前記複数の選択トランジスタは、前記第1の選択信号線に共通に接続し、
前記テスト回路は、
前記第1と第2のビット線を共通に前記第1の電位に設定し、
前記第1と第2のビット線にそれぞれ対応する前記複数のデータバス線の電位がそれぞれ前記第2の電位から前記第1の電位に遷移することを検出する、請求項10記載の半導体装置。 - 複数の前記ビット線と、
前記複数のビット線に対応する複数の前記データバス線と、
前記複数のビット線と前記複数のデータバス線をそれぞれ電気的に接続する複数の前記選択トランジスタと、
を含み、
前記複数の選択トランジスタは、それぞれ対応する第1及び第2の選択信号線に接続し、
前記テスト回路は、前記複数のデータバス線の電位がそれぞれ前記第2の電位から前記第1の電位に遷移することを検出する、請求項1記載の半導体装置。 - 更に、前記複数のビット線に接続し、それぞれ情報を記憶する複数のメモリセルと、及び前記複数のメモリセルの情報をそれぞれセンシングする第1と第2のセンスアンプ、を備え、
前記複数のビット線に含まれる第1の前記ビット線が、前記第1のセンスアンプの第1ノードに接続し、
前記複数のビット線に含まれる第2の前記ビット線が、前記第1のセンスアンプの第2のノードに接続し、
前記複数のビット線に含まれる第3の前記ビット線が、前記第2のセンスアンプの第1ノードに接続し、
前記複数のビット線に含まれる第4の前記ビット線が、前記第2のセンスアンプの第2のノードに接続し、
前記第1のセンスアンプは、前記第1と第2のビット線のいずれか一方に関連する前記メモリセルの情報をセンシングし、
前記第2のセンスアンプは、前記第3と第4のビット線のいずれか一方に関連する前記メモリセルの情報をセンシングし、
前記第1と第2のビット線にそれぞれ対応する前記複数の選択トランジスタは、前記第1の選択信号線に共通に接続し、
前記第3と第4のビット線にそれぞれ対応する前記複数の選択トランジスタは、前記第2の選択信号線に共通に接続し、
前記テスト回路は、
前記第1乃至第4のビット線を共通に前記第1の電位に設定し、
前記第1乃至第4のビット線にそれぞれ対応する前記複数のデータバス線の電位がそれぞれ前記第2の電位から前記第1の電位に遷移することを検出する、請求項12記載の半導体装置。 - それぞれが複数の前記ビット線を含む第1と第2のグループと、
前記第1と第2のグループに共通に対応する複数の前記データバス線と、
前記第1と第2のグループがそれぞれ含む前記複数のビット線と、それらに対応する前記複数のデータバス線とを、それぞれ電気的に接続するそれぞれが複数の前記選択トランジスタを含む第3と第4のグループを含み、
前記第3と第4のグループは、それぞれ対応する第1及び第2の選択信号線に接続し、
前記テスト回路は、
前記複数のデータバス線の電位がそれぞれ前記第2の電位から前記第1の電位に遷移することを検出する、請求項1記載の半導体装置。 - 更に、それぞれが複数の前記ビット線を含む第5と第6のグループと、
前記第5と第6のグループに共通に対応する複数の前記データバス線と、
前記第5と第6のグループがそれぞれ含む前記複数のビット線と、それらに対応する前記複数のデータバス線とを、それぞれ電気的に接続するそれぞれが複数の前記選択トランジスタを含む第7と第8のグループを含み、
前記第7と第8のグループは、それぞれ対応する前記第1及び第2の選択信号線に接続し、
前記テスト回路は、
前記第1及び第5のグループに共通に対応する前記複数のデータバス線と、前記第2及び第6のグループに共通に対応する前記複数のデータバス線とがそれぞれ前記第2の電位から前記第1の電位に遷移することを検出する、請求項14記載の半導体装置。 - 更に、前記複数のビット線に接続しそれぞれ情報を記憶する複数のメモリセル、及び前記複数のメモリセルの情報をそれぞれセンシングする複数のセンスアンプ、を備え、
前記複数のセンスアンプは、
前記第1のグループ及び前記第5のグループに共通な複数の第1のセンスアンプと、
前記第2のグループ及び前記第6のグループに共通な複数の第2のセンスアンプと、
を含み、
前記第1のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第1のセンスアンプの第1のノードに接続し、
前記第5のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第1のセンスアンプの第2のノードに接続し、
前記第2のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第2のセンスアンプの第1のノードに接続し、
前記第6のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第2のセンスアンプの第2のノードに接続し、
前記複数の第1のセンスアンプは、
前記第1のグループが含む前記複数のビット線と前記第5のグループが含む前記複数のビット線のいずれか一方に関連する前記複数のメモリセルの情報をそれぞれセンシングし、
前記複数の第2のセンスアンプは、
前記第2のグループが含む前記複数のビット線と前記第6のグループが含む前記複数のビット線のいずれか一方に関連する前記複数のメモリセルの情報をそれぞれセンシングし、
前記第3のグループ及び前記第7のグループがそれぞれ含む前記複数の選択トランジスタは、前記第1の選択信号線に共通に接続し、
前記第4のグループ及び前記第8のグループがそれぞれ含む前記複数の選択トランジスタは、前記第2の選択信号線に共通に接続し、
前記テスト回路は、
前記複数のビット線を共通に前記第1の電位に設定し、
前記第1と第2のグループに共通に対応する前記複数のデータバス線及び前記第5と第6のグループに共通に対応する前記複数のデータバス線の電位がそれぞれ前記第2の電位から前記第1の電位に遷移することを検出する、請求項15記載の半導体装置。 - 前記テスト回路は、第1及び第2の制御回路、並びに論理回路を含み、
前記第1の制御回路は、テスト時に、前記ビット線を前記プリチャージ線に接続して、前記ビット線のプリチャージ線の電位を前記第1の電位に設定し、
前記第2の制御回路は、前記第1のトランジスタの電気的な接続を制御する第1の制御信号を生成し、前記第1の制御信号により、前記第1のトランジスタを予め定められた所定時間導通させて前記データバス線を前記第2の電位に設定したのち、前記第1のトランジスタを非導通として、よって前記データバス線をフローティング状態に制御し、
前記半導体装置は、前記第1のトランジスタが非導通の状態のもとで、前記選択トランジスタを制御する選択信号を活性化させて前記データバス線と前記ビット線とを電気的に接続させたのち、前記選択信号を非活性化させて前記データバス線と前記ビット線とを電気的に非接続させ、
前記第2の制御回路は、更に、テスト時に活性化し、前記論理回路に供給する第2の制御信号を生成し、
前記論理回路は、
前記第2の制御信号が前記論理回路の活性を示す時、且つ前記データバス線の電位が前記第1の電位に対応する論理レベルを検出した場合に、第1の論理値を出力し、
前記第2の制御信号が前記論理回路の活性を示す時、且つ前記データバス線の電位が前記第1の電位に対応する論理レベルでない場合に、第2の論理値を出力し、
前記第2の制御信号が前記論理回路の非活性を示す時、第2の論理値を出力する、請求項1記載の半導体装置。 - 前記論理回路は、
前記第2の制御信号が前記論理回路の活性を示す時、複数の前記データバス線の各電位が前記第1の電位に対応する論理レベルであることを検出した場合に、前記第1の論理値を出力し、
複数の前記データバス線のうちの少なくとも1つの前記データバス線の電位が前記第1の電位に対応する論理レベルでない場合に、前記第2の論理値を出力する、請求項17記載の半導体装置。 - 前記データバス線は、前記ビット線に前記選択トランジスタを介して接続するローカル入出力線と、前記ローカル入出力線にスイッチを介して接続するメイン入出力線と、を含み、
前記論理回路は、前記ローカル入出力線に接続する、請求項17記載の半導体装置。 - 前記メイン入出力線は、外部からの書き込みデータをもとに前記メイン入出力線を駆動する前記ライトアンプと、前記ローカル入出力線から前記メイン入出力線に伝達されたデータを増幅するリードアンプと、にそれぞれ接続する、請求項17記載の半導体装置。
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