TW548831B - Semiconductor device and method of manufacturing same - Google Patents

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Shigenobu Maeda
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Description

548831 五、發明說明（1) 【發明所屬之技術領域】 t發明係關於半導體裝置及其 電晶體的半導體裂置及其製造以關於 絕緣問極型i: i: :半：體)電晶體等的 晶片（晶圓）上同時製入高電ί ，大都採用了於1個 速用）的電曰曰雕的太本&電電晶體與低電壓用（高 步驟數而以γ少之+驟數來可能地抑制製造 :絕緣閘極型電日日日體r “ w電壓部以及低電壓部的 然而，既要維持較少之步驟數，又 ;:r::r準而來實現高電壓部的高耐壓 速丨4的特性，顯然兩者之兼顧極為困難。 回 例如，一般係採用藉由將製造步驟分成其 閘極絕緣膜分成高電壓用與低電壓用而予^ν赤本使 =,)步驟分成高電壓部與低電塵部而予以執行的製造 -圖24〜圖28為顯示含有高電壓用與低電壓用雷曰雜*羽 、-如半導體裝置之製造方法的剖面圖。以下，來昭=箄二 來說明習知半導體裝置之製造方法。 > '、、、 圖式 首先，如圖24所示，於矽（Si)基板等的半 形成膜厚較厚的絕緣膜2。 土 然後，如圖2 5所示，形成覆被於高電壓動作區域A1上且
548831 五、發明說明（4) 處已經形成閘極絕緣膜與閘極後的處理步驟。 首先’在步驟S1針對低電壓用NM0S電晶體執行LDD植入 處理，在步驟S2針對低電壓用PM〇s電晶體執行]1])1)植入處 理，在步驟S3針對高電壓用NM〇s電晶體執行L])d植入處 理，在步驟S4針對高電壓用pM〇s電晶體執行L])d植入處 理〇 步驟S1〜S4的處理順序不同，在步驟S1、§2之各步驟 亦可口併口袋區域形成用的口袋植入處理加以執行。 其次，在步驟S5執行採用溼式處理（包括使用溼式蝕 刻、液體的洗滌等）的前處理。例如可將RCA洗滌法等作 採用溼式處理的前處理。RCA洗滌法意味著將下述藉由， ΝΗ40Η(氨)/H2 02 (雙氧水）的處理（進行顆粒除; 及藉由HCU氯化氫）/ ίο〆雙氧水）的處理（進行金处 除去的處理）的兩處理合併的洗滌處理。 木 、於疋，執订在步驟S6形成下層側壁膜之後、在步 ^上層側壁膜之後的蝕刻、HF(氟化氫）處理等的後處理，y 糟以在整個MOS電晶體的閘極的側面形成側壁。 隨後，在步驟S8 4十對整個（高電壓用以及低電 —NMOS電晶體執行源極·汲極區域形 侧高電壓用與低電壓用则電驟S9針對 域形成處理。X，步驟S8、S9之處二 極”及極區 ’ =si2w化⑹'Tisi2u夕化欽）等的 (sallclde)形成於源極.汲極區域的表面以及閘極物 面’進而完成整個MOS電晶體。 、表
548831 發明說明（5) 【發明所欲解決之問題】 藉由執行上述習知之製造方法，可以較少的製造步驟數 於1個晶片上製造高電壓用MOS電晶體及低電壓用M0S電晶 體0 圖28中之高電壓用MOS電晶體Q11以及低電壓用M〇s電晶 體Q1 2間的差異點形成有下述3點，即閘極絕緣膜“的膜厚 比閘極絕緣膜71的膜厚要厚，閘極62的閘極長比閘極72的 閘極長要長，LDD區域68的深度比LDD區域78的深度要深。 也就疋說，高電壓用MOS電晶體以及低電壓用M〇s電晶體 間的差異點形成有下述3點，即高電壓用閘極絕緣膜的膜 厚比低電壓用閘極絕緣膜的膜厚要厚，高電壓用閘極的閘 極長比低電壓用閘極的閘極長要長，高電壓用ldd區域Μ 的深度比低電壓用LD1)區域78的深度要深。 然而，由於上述3點的差異中設計自由度小，而有要將 高電壓用、低電壓用MOS電晶體的雙方的動作特性最適合 化’會顯得非常困難的問題點。 ° 本發明係用以解決上述問題點者，其目的在於提供一種 使電壓用、低電壓用的絕緣閘極型電晶體 J生最適合化的半導體裝置及其製造方法。 ]動作特 -【解決問題之手段】 本發明之申請專利範圍第丨項之半導體裝置，係為含有 導體基板内之絕緣問極型之第-及第二電晶體的半 V脰哀Ϊ ’其包含有·· 述第—及第二電晶體分別具備選 擇性地形成於上述半導體基板上的閘極絕緣膜，上述閘極
\\312\2d-code\90-09\90116104.ptd 第10頁 548831 發明說明（6) --- 絕緣膜下的上述半導體基板 双的表面係規定炎 、蓄舔城·，又 具備形成於上述閘極絕緣膜上^ ^ _為通L ^ -^ _ 、 、上的閘極’鄰接上述閘極的側 形成的彳土，以及在上述丰導體美纟 . 住V、+、、S省卩Α沾、；S k 1牛^體基板的表面内形成夾 =上边通& &域的源極·沒極區域，此外 月立的上述側壁比上述第二電曰轉 上述弟電日曰 智+ —、一、 日日肢的上达側壁，立所彬成的 建通道匕織的源極•沒極區域，此外，^ :上述側^ :亡述第二電晶體的上述側立 見度要窄真形成高度要低。 長m π/风旧 此外，申請專利範圍第2項 第1項之半導體裝置，㊣中，、上‘及楚申請專利範圍 述側壁分別具有形成於上述閘極的上二電晶體之上 板的表面上的下層側壁以及形成於人上述半導體基 側壁，上述第一電a # & μ、+ ；, 層側壁上的上層 厚，比=- Ϊ Γΐ 逃側壁的上述下層側壁的膜 此外，申請專利範圍第3項之發明，係、/要/。 第2項之半導體裝置，盆中，上，申峋專利範圍 ，㈣的自上述上層㈣端部？著心 :辟比上述第二電晶體之上述下層側壁端② 側壁端部向著上述閑極方向的 ^自^述上層 ::體之上述源= 二：向的形成長度，比上述第二電晶體之 ：2 長。 土為。卩向者上述閘極方向的形成長度要 Γ Τ月寻利乾圍第4項之發明，係為申性直 第2項之丰導體梦罢 ^ ^ L ^ r μ專利範 相丨肢 牛¥體衣置，其中，上述第一電晶體之卜、+、τ ，土的膜厚，包括鄰接上述閘極的側面部 ；L ' |刀的弟一膜厚
548831 五、發明說明（7) $ :成於上述半導體基板的表面上的部 述苐一膜厚比上述第二膜厚要薄或包括第一膜异，上 此外，申請專利範圍第5項之發明，孫力Λ 士古 第1項之半導體裳置，其中，、上述第月專利範圍 ^ ^^,,), Λ ^ ^ 的下；S彻丨辟丨、2 β π Λ、认u ¥月立基板的表面上 ::側壁以及形成於上述下層側壁上的上層側 t 層側壁的形狀略同的侧壁。”弟-電晶體的上述上 係為申請專利範圍 電晶體的上述側壁 係為申請專利範圍 ^此外，申請專利範圍第6項之發明 第5項之半導體裝置，其中，上述第 係在最下層具有熱氧化膜。 此外，申請專利範圍第7項之發明 ，， _ 第1項之半導體裝置，其中，上述半導體：：：：利乾圍 矣品达 土板匕*括，至少 ^面為絕緣性之基板，以及配設於上述基板的表面上 ¥體層所構成的so I基板。 勺+ 此外，本發明係為上述半導體裝置，其中，上述第— 第二電晶體的導電型包括N型。 及 此外，本發明係為上述半導體裝置，其中，上述第—及 第二電晶體的導電型包括P型。 〜本發明之申請專利範圍第8項之半導體裝置之製造方 法，係為含有製入半導體基板内之絕緣閘極型之第一及第 二電晶體的半導體裝置之製造方法者，其特徵為··包括 (a)具備分別於上述半導體基板上的第/及第二區域形成 第一及第二閘極絕緣膜的步驟，上述第一及第二閘極絕緣
W312\2d-code\9〇.〇9\90116104.ptd 第12頁
548831 五、發明說明（9) 層側壁、士述第二下層側壁 以及上述第二LDD區蝻仏 上遂弟一源極·汲極區域、 Λ所構成。 此外，申請專利範 第8項之半導體裝置之制1 '之發明’係為申請專利範圍 包括高電壓用NMOS電晶"^^，力法、’>其中’上述第一電晶體 NMOS電晶體、低電壓用日^述第二電晶體包括低電壓用 體。 〇s電晶體以及高電壓用PM0S電晶 此外，申請專利範圍$ 第8項之半導體裝置之方\之發:中’係广申請專利範圍 二，^ ^ r- 衣仏方法’其中，上述第一雷晶驊 包括高電壓用NMOS電晶駚以B古中同、电日日體 日日體U及间電壓用p Μ 〇 s電晶體；1沭 第二電晶體包括低雷懕田MMne φ s - 上这 -电&用NMOS電日日體以及低電壓用pmqs雷 晶體。 ’此外’申請專利範圍第11項之發明’係為申請專利範圍 第8項之半導體裝置之製造方法，其中，上述第一電晶體 包括高電壓用NMOS電晶體以及低電壓用pMOS電晶體；上述 弟一電晶體包括低電壓用NMOS電晶體以及高電壓用pmqs電 晶體。 此外’申請專利範圍第1 2項之發明，係為申請專利範圍 第8項之半導體裝置之製造方法，其中，上述第一電晶體 包括局電壓用NMOS電晶體、高電壓用PMOS電晶體以及低電 壓用PMOS電晶體；上述第二電晶體包括低電壓用關〇8電晶 體。 此外，申請專利範圍第1 3項之發明，係為申請專利範圍 第8至12項中任一項之半導體裝置之製造方法，其中，又
\\312\2d-code\90-09\90116104.ptd 第14頁 548831 五、發明說明（ίο) 具備（j)在上述步驟（d)之前執行快速熱退火RTa (Rapid Thermal Annealing)處理的步驟。 此外，本發明係為上述半導體裝置之製造方 上述步驟U)包括將TE0S作為構成材料藉\成’、其中’ 側壁膜的步驟。 成上述下層 此外，本發明係為上述半導體裝置之製造方 上述步驟（d)包括將高溫熱CVD氧化膜作二，其中， 成上述下層側壁膜的步驟。 M作為構成材料藉以形 此外，申請專利範圍第14項之發明，係為申 第8至12項中任一項之半導體裝置之製造方法，其中，又 具備（k)在上述步驟（e)斑mm ~ y 處理的步驟。 （)之間執订採用濕式處理的前 二！ ’ Π:利範圍第15項之發明，係為申請專利範圍 弟14項之半導體裝置之製造方法，其中，上述步驟⑴包 括藉由濕式飯刻處理以除去上述下層側壁膜的步驟。 此外’本發明係為上述半導體裝置之製造方法，直中， 上述步驟（Ο又包括將氮導入上述第一雜質擴散區域的步 驟0 【發明之實施形態】 <實施形態1 > 圖1至圖10為顯示本發明之實施形態1之含有高電壓用及 低電壓用MOS電晶體的半導體裝置的製造方法的剖面圖。 以下，參照此等圖式說明實施形態丨之半導體裝置的製造 方法。
548831 五、發明說明（13) 離子1 4的第二LDD植入處理，以便在高電壓動作區域A1之 2導體基板1的表面内較深地形成作為基本之LDD區域的雜 質擴散區域1 3。藉此，所形成的雜質擴散區域丨3的形成深 度較雜質擴散區域23要深。 在此，作為雜質離子1 4的植入處理的具體例子，在麗〇s 電a曰體的情況’可考慮採用砷離子，且在植入能量1 〇 〇〜 2〇〇keV、劑量！ x 1〇13cm2〜4x 1〇13cn]2、植入角度〇〜6〇度的 條件下進行離子植入。 =外，作為汲極區域中的電場緩和的目的，可考慮採用 石^離子，且在植入能量30〜100keV、劑量5χ 1〇12cm2〜2x cm2、植入角度0〜6 〇度的條件下進行離子植入。 半追加植人珅離子亦可。藉由植人神離子可圖獲 =V體基板丨與下層側壁膜間的界面的陷阱位準的低減 。具體而言，可考慮在植入能量5〜2〇keV、劑量工χ ::〜lx 1〇16cm2、植入角度〇〜3〇度的條件下進行砷離 在此’作為雜質離子1 4的植入處理的且 总 Μ AA 坡 π — l t /、 雷曰轉认法 m 口、η且八处迎的具體例子，在PMO: 曰曰巧的情況’可考慮採用BF“氟化硼 :=v、_lxl014cm2〜lxl015〜= 4j度的條件下進行離子植入。 Η夂
=此，在高電壓動作區域A1之第二LD 2越氧化销而進行者，在閑極絕 處J = 第-l!d/ J 的熱氧化膜本身不會直接曝露於 第-LDD植入處理之雜f離子14下，因此，㈣了
548831 五、發明說明（14) =板1之表面的陷牌位準的形成，從而可提高熱載子耐 此外，經過如圖6所示之步驟的結果， =區域之氧化石夕膜6在進行第二LDD植入處理了 ^電塵動 貝，然而，低電壓動作區域A2之氧 3有雜 的結構。 y mb部不含有雜質 於是，在除去光阻劑25之後，藉由渴式虛 藉由該濕式處理所作之前處理，以、里; 處 含的膜# ’但是’並不減薄未@ 為有上iU電f，作區域t2之氧化石夕膜6的膜厚。為何 1 ，這疋因為在藉由一般之濕式處理所作之寸 :原i植入雜質之膜的部分係以高飯刻率進行银刻處ϊ 壓動=電麼動作區域ai之氧化石夕膜6a的膜厚di比低電 ϋ·、^^之氧切膜⑼的膜厚D2要薄，且該薄度為上 述所，去的膜厚部分(參照圖7之區域E1)。 專度為上 ^ ^如圖7所不，全面沉積構成侧壁本體之作為上声 的氮化㈣。此時，氣一的膜厚則可考慮層為 列^ ’⑹圖8所一示’藉由在半導體基板1的全表面進行蝕 電ί飭你分別於高電壓動作區域A1形成上層側壁1 6，於低 電壓，作區域A2形成上層側壁26。 於低 矽L著：圖9所示’執行濕式蝕刻處理，藉由除去氧化 、a、氧化矽膜6b的不要部分，分別於高電壓動作區域 第19頁 C:\2D-roDE\90-〇9\9〇li6l〇4.ptd 548831 五、發明說明（15) m層側壁17 ’於低電壓動作區域A2形成下層側壁 完成了由上層側壁16與下層侧壁17構成的高電 2=.用的側壁，以及由上層側壁26與下層側壁 27構成的低電壓用M〇s電晶體用的側壁。 ，此，下層側壁1 7係形成於雜質擴散區域丨3的局部之上 以=極12的側面上者，而上層側壁16係形成於下層側壁 v B ^，下層側壁27係形成於雜質擴散區域23的局部之上 2〜上：極22的側面上者，而上層側壁26係形成於下層側壁 化：笠5於濕式蝕刻處理，對於含有TE0“化膜與HT0氧 膜6田自對上膜6(6&、6b)執行濕式钱刻處理時，氧化石夕 也作糾方丨曰w貝壁16及26的側面端部向著閘極12及22的方向 也作蝕刻除去處理。 :由於氧化矽膜6a的膜厚較氧化矽膜6b的膜厚要 氧化故L’ 1 ΐ層側壁16的側面端部向著閘極1 2的方向的 上述門朽侵蝕量Π，比自上層側壁26的側面端部向著 -*C5 讣的侵银量⑶“：：26的最上端部向著下方的氧化碎膜 曰體；丑ST0所示，藉由在相同導電型之所有的’電 日日體中共同地勃） ^ 處理，在言雷茂:植入雜"貝離子8之源極·汲極區域形成 门、i動作區域A1形成源極·汲極區域18、LDI)
548831 五、發明說明（16) 區域19(未植入雜質離子8之雜質擴散區域丨3)，在低電壓 動作區域A2形成源極·汲極區域28、LDD區域29(未植入雜 質離子8之雜質擴散區域2 3 )。也就是說，分別形成源極· /及極區域1 8以及源極·汲極區域2 8，藉以分別夾住高電壓 用及低電壓用MOS電晶體的通道區域。 又’如圖1 0所示，雜質離子8之植入係藉由形成斜向植 ^，執者’利用侵蝕量^比侵蝕量㈡大的事實，可使向 著=電，動作區域A丨之源極·汲極區域丨8的閘極丨2的方向 的姓里C 3 ’比向著低電壓動作區域A 2之源極·汲極區域 28的閘極22的方向的侵蝕量以要大。 圖1 1為以0度之角度來進行雜質離子8之植入的情況的說 明圖。=圖1 1所示，即使不以傾斜植入作雜質離子8之植 入，而疋以0度之角度來進行的情況，在上層側壁丨6的下 的空隙9亦無抑制雜質離子8的能力。藉此，由於高電壓動 作區域A1比低電壓動作區域A2其空隙9形成較大（ci > C2)、，因而，源極·汲極區域18的侵蝕量㈡比源極·汲極 區域2 8的侵餘量c 4形成較大。 在此，作為雜質離子8的植入處理的具體例子，在NM〇s 電晶體的情況，可考慮採用石申離子，且在植入能量2〇〜 7〇keV、劑量lx 1〇15cra2〜lx i〇16cm2、植入角度〇〜3 條件下進行離子植入。 除此之外，矽化物區域形成成為原因而為了減少自源 極.汲極區域18(28)與半導體基板}的接合部產生的洩'、 漏’可考慮採用磷離子，且在植入能量1〇〜5〇1^、劑量5
548831 五、發明說明（17) X 1〇12⑽2〜4X 10uCI„2、植入角度0〜30度 子植入。 j條件下進行離 此外作為雜質離子8的植入處理的呈，彳 電晶體的情況，可考慮採辑(二…在：： 能量1〇〜meV、劑量1χ—〜1χ1 ::’且在直二 〜3〇度的條件下進行離子植入。 ⑽、植入角度〇 除此之外’矽化物區域形成成為原 漏巧慮採用删離子，且在植入能量1〇〜MU、劑量5 X子』：。〜4X —、植入角度°〜3°度的條件下進行離 二U圖12所示’執行石夕化物處理，且於源極.沒極 1 ; 的表面形成矽化物區域3 1、4 1，同時，於閘極 iz、zz的表面形成矽化物層32、42。 圖12 ^為顯示在低電壓部及高電壓部形成矽化物的例 子，但是，在高電壓部的尤其是丨/O部，為了提高 ESD(Electro Static Discharge :靜電放電）耐性也有不 ，置矽化，的構造。為了獲得該種構造，而有藉由氧化膜 專在僅復蓋所需的咼電壓部之後進行石夕化物處理等的方 法。又，作為矽化物例如採用c〇s “（矽化鈷）、τ i s 鈦）、NiSi2(矽化鎳）等。 經過以上的步驟，在高電壓動作區域A丨完成了高電壓 MOS電晶體Q1，以及在低電壓動作區域以完成了低電壓土用 MOS電晶體Q2。也就是說，雜質離子8、14、24為{^型的情
\\312\2d-code\90-09\90116104.ptd 第22頁 548831 五、發明說明（18) 況’係作為高電壓用MOS電晶體Q1及低電壓用MOS電晶體Q2 而完成高電壓用及低電壓用之NMOS電晶體，雜質離子8、 、24為P型的情況，係作為高電壓用MOS電晶體Q1及低電 壓用MOS電晶體Q2而完成高電壓用及低電壓用之pm〇s電晶 體。 圖1 3為顯示由實施形態1之製造方法所製造的半導體裝 置的結構的剖面圖。以下，參照圖丨3藉以進行高電壓用 MOS電晶體Q1與低電壓用m〇s電晶體Q2的結構要素的尺寸比 較。 閘極絕緣膜11的膜厚Π與閘極絕緣膜2 1的膜厚I 2係形成 為11 > I 2，上層側壁1 6的寬度W1與上層側壁26的寬度W2係 形成為W1 > W 2 ’下層側壁1 7的膜厚D1與下層側壁2 7的膜厚 D 2係形成為D1 > D 2，閘極1 2的閘極長L1與閘極2 2的閘極長 L 2係形成為L1 > L 2，下層側壁1 7的侵银量C1與下層側壁2 7 的姓里C 2係形成為c 1 > C 2 ’源極·汲極區域1 8的侵姓量 C 3與源極·汲極區域2 8的侵蝕量C 4係形成為C 3 > C 4。 藉此，藉由實現侵蝕量C1 >侵蝕量C2(C3 >C4)的構造， 由於可使咼電壓動作1之源極·汲極區域1 8、1 8間的 串聯電阻比低電壓動作區域A2之源極·汲極區域28、28間 的串聯電阻要降低，因而，可圖獲驅動能力的提升。 另一方面，藉由在低電壓動作區域A2將侵蝕tC2抑制為 較小，可幾乎將源極·汲極區域28、28間的距離設定為 (L2 + 2 · W2 + 2 · D2)，因此，可獲得不易產生短通道效應的 所謂良好的短通道特性。
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圖1 4為實施形態i之半導體裝置之M〇s電晶體的閘極與源、 極·沒極區域間的寄生電容成分說明用的說明圖。 如圖14所示，在比較高電壓用M〇s電晶體Q1之寄生電容 C11〜C13與低電壓用M〇s電晶體Q2之寄生電容C21〜C23的 情況，由於膜厚D1 <膜厚D2，若比較容量的大小，Π1 > C21、C13 >C23成立。此外，由於寬度W1=寬度W2，成為 C12= C22 。 藉此’低電壓用MOS電晶體Q2比高電壓用MOS電晶體Q1可 將寄生電容抑制為較小。設置高電壓用及高電壓用之M〇s 電晶體MOS電晶體，在對應多種之電壓的半導體裝置（lsi) 中，一般，由於低電壓用M0S電晶體q2用於擔當内部的高 速邏輯部’減少寄生電容可適用於高速化。 ^ 一方面，由於在高速邏輯部中採用薄閘極絕緣膜，無 法實現將在印刷基板等的基板上所使用的與高電壓的介面 用及快閃記憶體用的控制電路等的高電壓作為必要的電
為使如此之高電壓為必要， ，有驅動外部大容量的必要， 力優先而予以提高的必要，只 規疋的基準的話’使寄生電容 題。 例如，在高電壓1/()電路中 也有使電晶體本身的驅動能 要設定熱載子耐性為可滿足 增加並不是什麼太大的問
以下，參照圖1 3說明實施形態i之半導體裝置的效果。 (1)在形成相同導電型之M〇s電晶體的情況，在高"電壓動 作區域A1、低電壓動作區域人2之間，lDD植入係以1 另外i之
C:\2D-CODE\90-09\90116104.ptd 第24頁 548831 五、發明說明（20) v騍來進行’而藉由回蝕刻之側壁的幵 源極·汲極區域形成處理亦同時 成係同時進行，及 習知步驟增加步驟數即可予以執行Y 因而，幾乎不需於 (2)使冋電壓動作區域A1之^⑽植入 用之氧化$膜6形成後進行，也就是$ ///側壁形成 肤6來執行離子植入處理，由於：由牙越氧化石夕 不形成陷阱位準，可大幅描#古f 脰基板1之表面幾乎 載子耐性。 大巾田k升回電^_S電晶體Q1的熱 (3 )當如上述（2 )所敘述地葬穿 植入處理時，於雜質植入時:乳化矽膜6來執行離子 ^ ffiMOS t .¾ MQ1 ^ ^ t 沉積作為上層側壁膜的氮化矽膜7之‘ ς =、晶：二在 的前處理，由於可僅僅將高進二根據濕式處理 薄膜化，目而可大致解消上述擔·作區域ai的氧化炼 上mm(3) ’由於低電壓動作區域A2側直接（實際 上係猎由閘極、纟巴緣膜2 1形成時殘 離子，即使植A & θ π 1 ^ 熱巩化膜）植入雜質 :卩使植入此罝低也氅無問題地可進行植入。藉此， 可自半導體基板1之表面至* 2^τηη r. 衣面至軏淺地區域形成雜質擴散區域 m而不會使短通道特性（穿通耐性）惡化。 動你r? +二1 士下層側壁用之氧化石夕膜6a時，藉由使高電屋 2區域A1中之下層侧壁17的侵姓tcl比低電壓動作區域 中=下層侧壁27的錢量G2要大，可使源極.汲極區域 跑=/更為接近閑極12 ’可提高高電壓用M0S電晶體Q1的 ’此力。相同地’藉由使矽化物區域3 1形成於閘極1 2的 第25頁 548831 五、發明說明（21) 邊緣近旁也可提升高電壓用MOS電晶體Q1的驅動能力。 (6)對於上述（5)，由於低電壓動作區域A2之侵餘量C2可 在較小之足夠之距離形成源極·汲極區域2 8、2 8，因而不 會惡化短通道特性。 (Ό藉由較薄地形成高電壓用MOS電晶體qi的下層側壁17 的膜厚D1，可將由閘極1 2所形成的電場的影響強有力地· 遞給側壁16、17下的LDD區域19，因此，可提升高電壓 Μ 0 S電晶體q 1的驅動能力。 (8)對於上述（7)，藉由較厚地形成低電壓用M〇s電晶 2 ϋ:層側壁27的膜厚D2，可減少閘極、源極.汲極區域 間的寄生電容’因而能以低消費電力實現動作的高速化, =)低，壓動作區域A2係藉由在形成氧化石夕膜6之前 植入處理，可以低植入能量進行雜質離子之植入 =斷度變化急）。…陡斷面可形成雜質擴散 電因:體， (=)對於上述（9) ’利用在高電壓 矽膜6來進行雜質離子 F ^ ^1穿越巩化 处里與穿越氧化碎膜6 隹 理，雜質斷面變寬，因而 & 子植入處 場集中，可提高熱載子的耐性。在/及極[域端部的電 (其他之形態） 在圖9所示之步驟φ 膜厚差，藉由僅完全除去^用乳化石夕膜6a與氧化石夕膜6b的 除去氧化矽膜h的濕式蝕刻處理，如
548831 五、發明說明（22) 圖15所示，高電壓動作區域A1亦可僅 側面。 層側壁1 6形成於 此外，如圖1 6所示，在上層側壁丨6 化石夕膜6a的以作為熱氧化膜17a。 下^殘留部分氧 又’如圖1 7所示，使下層側壁丨7的膜 =的:厚州，為比半導體基初之表面（子雜/=^ = 之=厚D12要薄的構造亦可。於是’伽=。時成為圖μ 圖1 5〜圖1 7所示之構造皆比圖9所示之構造之高叙 :區域A1之側壁之形成寬度要窄。也就是說，在：广 W中不存在下層側壁1 7，因此，高電壓用M〇s電 的 側壁尺寸變小，在圖16之構造中在形成寬度方向；在的下 層側壁17，因此，高電壓用M〇s電晶體Q1的側壁的形 度變f，以及在圖17之構造中膜厚D11比膜厚D12要薄，因 此，同電壓用Μ 0 S電晶體q 1的側壁的形成寬度變窄。 a因此，如圖1 5〜圖1 7所示之構造比圖9所示之構造，其 南電壓動作區域A 1之側壁的形成寬度變窄，可提高最線所 製造出高電壓用MOS電晶體Q1的驅動能力。 '' <實施形態2 > 在貫施形態1之製造方法中重點敘述了製造高電壓用及 低電壓用MOS電晶體的方法，然而，在實施形態2中將就 CMOS構造的半導體裝置的製造方法進行說明。 實施形態2之製造方法係％CM〇s構造中，尤其重視 壓用NM0S電晶體之熱載子耐性的提升。
C:\2D-CQDE\90-09\90116104.ptd 第27頁 548831 五、發明說明（23) 圖1 8為顯示實施形態2之半導體裝置的製造方法的流程 圖。以下，參照圖12說明實施形態2之製造方法的處理步 驟。又，圖1 8所示之流程係顯示經過實施形態j之圖}〜圖 3所示的步驟，已經於高電壓動作區域A丨、低電壓動作區 域A 2兩處形成閘極絕緣膜以及閘極後的處理步驟。 首先，在步驟si 1中，執行低電壓用NM〇s電晶體之第一 LDD植入處理，在步驟S12中執行低電壓用pM〇s電晶體之第 一LDD植入處理，在步驟S1 3中執行高電壓用pM〇s電晶體之 第一LDD植入處理。 步驟S 11〜S1 3的處理順序分別相當於實施形態i之圖4所 示之低電壓動作區域A2中之第一 LDD植入處理（高電壓用 PMOS電晶體係由與低電壓用MOS電晶體q2等效的構造所製 成）。NMOS電晶體的情況係作為雜質離子24而植入N型的 雜質離子’ PMOS電晶體的情況係作為雜質離子24而植入p 型的雜質離子。又，步驟Si 1〜si 3的處理順序不同。在步 驟S1 1、S1 2之各步驟中，亦可合併口袋區域形成用的口 植入處理加以執行。 、 其次，在步驟S14執行採用溼式處理的前處理後，在步 驟S15中形成下層側壁膜。又，步驟S15相當於實施形態1 之圖5所示之氧化矽膜6的形成處理。 " 於是，在步驟S1 6中，穿越下層侧壁膜藉以進行高電壓 用PMOS電晶體的第二LDD植入處理。又，步驟S16相當於實 施形態1之圖6所示之高電壓動作區域人丨之第二植入声錢 理。 &
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然後，在步驟S17執行採用溼式處理的前處理後，在 驟s18中形成上層側壁膜後，進行回钱刻、HF(敦酸）處理 (溼式處理）等的後處理，在全MOS電晶體的閘極的側面形 成側壁。又，步驟S17與步驟S18之處理相當於實施形態1 之圖7所示之藉由濕式處理的前處理以及氮化矽膜了的形成 處理，步驟S18之處理相當於實施形態丨之圖8及圖9所示之 上層側壁1 6及下層側壁1 7各自的形成處理。 於是，在步驟S19中，對整個（高電壓用以及低電壓 用）NMOS電晶體執行源極·汲極區域形成處理，而在步驟 S20中對整個PMOS電晶體執行源極·汲極區域形成處理。 又，步驟S19與步驟S20相當於實施形態1之圖1〇所示之 源極·汲極區域形成處理，NMOS電晶體的情況係作為雜質 離子8而植入N型的雜質離子，PMOS電晶體的情況係作為雜 質離子8而植入P型的雜質離子。此外，步驟s丨9、S 2 0之處 理順序不同。 接著，在步驟S20中，將矽化物（自對準矽化物）形成於 源極·汲極區域的表面以及閘極的表面，進而完成整個 CMOS電晶體。又，步驟S21相當於實施形態1之圖12所示之 矽化物處理。 如此，藉由執行實施形態2之製造方法，可獲得僅具有 NM0S電晶體之實施形態1中所述的效果的CMOS電晶體。 <實施形態3 > 在實施形態3中敘述了與實施形態2相同構造的半導體裝 置的製造方法。
C:\2D-CODE\90-09\90116104.ptd 第29頁 548831 五、發明說明（25) 實施形態2之製造方法低^ NMOS電晶體之外，尤苴重\於CM〇S構造中，除高電壓用 耐性的提升。 '里硯高電壓用PM0S電晶體之熱載子 圖19為顯示實施形態3 圖。以下，參照圖19說明X導體裝置：製造方法：流程 驟。又，圖19所示之流形態3之製造方法的處理步 q止 紅係顯示經過實施形態1之圖1〜圖 經於高電壓動作區域ai、⑯電壓動作區 域A2兩處形成閘極絕緣“及閘極後的處理步驟。 τ mT先’在步驟S31中’執行低電壓用NM0S電晶體之第一
- LDD植入處理。 中執行低電壓用圓電晶體之第 步驟S31、S32的處理順序分別相當於實施形態}之圖4所 示之低電壓動作區域A2中之第一LDD植入處理。又，步驟 S31、S32的處理順序不同。在步驟331、S32之各步驟中， 亦可合併口袋區域形成用的口袋植入處理加以執行。 其次，在步驟S33中執行採用溼式處理的前處理後，在 步驟S33中形成下層侧壁膜。又，步驟S34相當於實施形態 1之圖5所示之氧化矽膜6的形成處理。
於是’在步驟S35中，穿越下層側壁膜藉以進行高電壓 用NM0S電晶體的第二LDD植入處理，在步驟S36中，穿越下 層側壁膜藉以進行高電壓用PM0S電晶體的第二LDD植入處 理〇 又，步驟S 3 5、步驟s 3 6相當於實施形態1之圖6所示之高 電壓動作區域A1之第二LDD植入處理。又，步驟S35、S36
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然後’在步驟S37執行採用溼式處理的前處理後，在步 驟S38中形成上層側壁膜後，進行回蝕刻、HF (氟酸）處理 〔溼式處理）等的後處理，在全M0S電晶體的閘極的側面形 成側壁。 又’步驟S 3 7與步驟S 3 8之處理相當於實施形態1之圖7所 示之藉由濕式處理的前處理以及氮化矽膜7的形成處理， 又步驟之處理相當於實施形態1之圖8及圖9所示之上 層側壁1 6及下層側壁1 7各自的形成處理。
於是，在步驟S39中，對整個NMOS電晶體執行源極·汲 極區域形成處理，而在步驟S4〇中對整個pM〇s電晶體執行 源極·汲極區域形成處理。 又’步驟S39與步驟S40相當於實施形態1之圖1〇所示之 源極·沒極區域形成處理，此外，步驟s 3 9、s 4 0之處理順 序不同。 接著’在步驟S4 1中，將矽化物（自對準矽化物）形成於 源極.汲極區域的表面以及閘極的表面，進而完成整個 CMOS構造。又’步驟S41相當於實施形態1之圖丨2所示之矽 化物處理。
如此’藉由執行實施形態3之製造方法，可獲得異有 NM0S電晶體及PM0S電晶體兩者之實施形態}中所述的效果 的CMOS構造。 " <實施形態4 > 在實施形態4中敘述了與實施形態2相同CM〇s構造的半導
C:\2D-CODE\90-09\90116104.ptd 第31頁 548831 五、發明説明（27) 體裝置的製造方法。 通道長極端地短的情況，例如為形成具有〇 · 1 8 // m以下 的閘極的低電壓用PMOS電晶體的情況，低電壓用PM0S電晶 體中之穿越下層側壁以執行第二LDD植入處理，在相同的 植入能量的情況’比第一LDD植入處理可更淺地形成LDD區 域，玎圖獲短通道特性的提高。 實施形態4之製造方法係&CM〇s構造中，重視高電壓用 NMOS電晶體之熱載子耐性的提高以及低電壓用PMOS電晶體 之短通道特性的提高。 圖2 0為顯示實施形態4之半導體裝置的製造方法的流程 圖。以下’參照圖2 0說明實施形態4之製造方法的處理步 驟。又’圖2 0所示之流程係顯示經過實施形態1之圖1〜圖 3所示的步驟’已經於高電壓動作區域A丨、低電壓動作區 域A 2兩處形成閘極絕緣膜以及閘極後的處理步驟。 首先’在步驟S51中，執行低電壓用關⑽電晶體之第一 LDD植入處理，在步驟S52中執行高電壓用PM〇s電晶體之第 一LDD植入處理。 步驟S 5 1、S 5 2的處理順序分別相當於實施形態i之圖4所 示之低電壓動作區域A2中之第一LDD植入處理（高電壓用 PMOS電晶體係由與低電壓用MOS電晶體Q2等效的構造所製 成）。又，步驟S51、S52的處理顺序不同。在步驟mi之 中，亦可合併口袋區域形成用的口袋植入處理加以執行。 其次，在步驟S53中執行採用溼式處理的前處理後，在 步驟S53中形成下層側壁膜。又，步驟S54相當於實施形態
548831 五、發明說明（28) 1之圖5所示之氧化矽膜6的形成處理。 於是’在步驟S 5 5中，穿越下層側壁膜藉以進行低電壓 用PMOS電晶體的第二LDD植入處理，在步驟S56中，穿越下 層側壁膜藉以進行高電壓用NMOS電晶體的第二LDd植入處 理。 又，步驟S55、步驟S56相當於實施形態1之圖6所示之高 電壓動作區域A1之第二LDD植入處理（低電壓用pM〇s電晶體 係由與實施形態1之高電壓用M0S電晶體Q1等效的構造所製 成）。又，步驟S55、S56的處理順序不同，在步驟355之 中’、亦可合併口袋區域形成用的口袋植入處理加以執行。 然後，在步驟S57執行採用溼式處理的前處理後，在步 驟S 5 8中形成上層側壁膜後’進行回餘刻、η f (氟酸）處理 (溼式處理）等的後處理，在全M〇s電晶體的閘極的側面形 成側壁。 一又三步驟S57與步驟S58之處理相當於實施形態}之圖γ所 不之猎由濕式處理的前處理以及氮化矽膜7的形成處理， ^，步驟S58之處理相當於實施形之圖8及圖9所示之上 層側，16及下層側壁17各自的形成處理。 4 /在步驟S59中，對整個NMOS電晶體執行源極·汲 %二V形成處理，而在步驟S6〇中對整個Μ⑽電晶體執行 源極·汲極區域形成處理。 :’步驟S59與步驟S60相當於實施形態」之圖1〇所示之 7 '及極區域形成處理，此外，步驟S 5 9、S 6 0之處理順
C:\2D-CODE\90-09\90116104.ptd 第33頁 548831 五、發明說明（29) J著，，步驟S61中’將矽化物（自對準矽化物)形成於 CMOS電晶體。又，牛二Λ 表 進而完成整個 石夕化心！。 1相當於實施形態1之圖12所示之 WMnt此’藉由執行實施形態4之製造方法，可獲得具有 二 體之實施形態1中所述的效果的CMOS電晶體，可 、==Μ用PM0S電晶體之短通道特性得以 造的半導體裝置。 <實施形態5 > f貫施形態5中敘述了與實施形態2相同⑽ 體裝置的製造方法。 實施形態5之製造方法係於CM〇s構造中，重視高電壓用 電晶體與南電壓用PM0S電晶體之熱載子耐性的提高以 及低電壓用PM0S電晶體之短通道特性的提高。 圖21為顯示實施形態5之半導體裝置的製造方法的流程 圖。以下，參照圖2 1說明實施形態5之製造方法的處理步 驟。-又，圖2 1所示之流程係顯示經過實施形態j之圖i〜圖 3所示的步驟，已經於高電壓動作區域M、低電壓動作區 域A2兩處形成閘極絕緣膜以及閘極後的處理步驟。 首先，在步驟S71中，執行低電壓用關㈧電晶體之第一 LDD植入處理。又步驟S71相當於實施形態}之圖4所示之低 電壓動作區域A2中之第一LDD植入處理。又，步驟mi中， 亦可合併口袋區域形成用的口袋植入處理加以執行。 其次’在步驟S 7 2中執行採用溼式處理的前處理後，在
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五、發明說明（30) 步驟S73中形成下層側壁膜。又，步驟S73相當於實施形辦 1之圖5所示之氧化矽膜6的形成處理。 心 於是，在步驟S74中，穿越下層側壁膜藉以進行低電壓 用PMOS電晶體的第二ldd植入處理，在步驟S75中，穿越下 層側壁膜藉以進行高電壓用NM〇S電晶體的第二LD])植入處 理，在步驟S76中，穿越下層側壁膜藉以進行高電壓用 P Μ 0 S電晶體的第二l d D植入處理。 又’步驟S74〜S76相當於實施形態1之圖6所示之高電壓 動作區域Α1之第二LDD植入處理（低電壓用PMOS電晶體係由 與實施形態1之高電壓用M〇s電晶體Q1等效的構造所製 成）。又’步驟s 7 4〜S 7 6的處理順序不同，在步驟S 7 4之 中’亦可合併口袋區域形成用的口袋植入處理加以執行。 然後’在步驟S 7 7中執行採用溼式處理的前處理後，在 步驟S78中形成上層側壁膜後，進行回蝕刻、hf (氟酸）處 理（’屋式處理）等的後處理，在全MOS電晶體的閘極的側面 形成側壁。 一又步驟S77與步驟S78之處理相當於實施形興1之圖7所 不之藉由濕式處理的前處理以及氮化矽膜7的形成處理， 又’步驟S58之處理相當於實施形態1之圖8及圖9所示之上 層側，1 6及下層側壁丨7各自的形成處理。 ^疋’在步驟S79中，對整個龍⑽電晶體執行源極·汲 極區域形成處理，而在步驟S80中對整個PMOS電晶體執行 源極·沒極區域形成處理。又，步驟S79、S80之處理順序 不同。步驟S79與步驟S80相當於實施形態1之圖1〇所示之
I
W Μ
548831 五、發明說明（31) 源極·汲極區域形成處理。 接著’在步驟S 8 1中，將矽化物（自對準矽化物）形成於 源極·汲極區域的表面以及閘極的表面等，進而完成整個 CMOS構造。又，步驟S81相當於實施形態1之圖12所示之矽 化物處理。 如此，藉由執行實施形態5之製造方法，可獲得具有 NM0S電晶體與高電壓用pm〇s電晶體之實施形態j中所述的 效果，且可獲得低電壓用PM0S電晶體之短通道特性得以提 升的CMOS構造的半導體裝置。 <實施形態6 > 曰曰 _ 圖22為顯示本發明之實施形態6之半導體裝置的結構的 剖面圖。如圖2 2所示，與圖1 3所示之實施形態1的半導體 裝置相比較，係將半導體基板i換為s 〇 ^基板（矽基板5 1、 埋設氧化膜52以及SOI層53)之點，以及高電壓用M〇s電 體Q3的源極·汲極區域18與低電壓用M〇s電晶體Q4的源 極·汲極區域2 8係形成為自S0 ；[層5 3的表面向著背面之 點。其他之結構與圖13所示之實施形態1之結構相同，因 此省略該說明。 在圖22所示之SOI構造中，藉由寄生雙載子電晶體效果 ，非常難提高熱載子耐性，而在形成於高電壓動作區域“ 的南電壓用Μ 0 S電晶體Q 3尤為顯著。 然而，藉由在SOI基板上執行實施形態！之半導體裝置的 製造方法，可獲得與實施形態1相同的效果。 又，由於更為提升高電壓用M〇s電晶體q3的特性，在s〇i
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層53也有適用於固定MOS電晶體的主體區域的電位的主崎 固定構造的效果。 ^ 圖2 3為顯示藉由部分溝渠分離之SO I構造的剖面圖。如 圖23所示’ S0I層53的各電晶體形成區域係藉由在下層部 形成井區域的部分氧化膜1 3 1而分離者。於是，在分離 NM〇S電晶體間的部分氧化膜131的下層形成有p型井區域 1 11 ’ f分離PM0S電晶體間的部分氧化膜1 3 1的下層形成有 ^型井區域112，在分離NM0S電晶體、PM0S電晶體間的部八 氧化膜131的下層形成有P型井區域111 (NM0S電晶體側）/ 及η型井區域112 (pm〇s電晶體側）。又，井區域hi形成包 圍NM0S電晶體群的汲極區域1〇5及源極區域1〇6狀，而井區 域112形成包圍pm〇s電晶體群的汲極區域丨〇5及源極區域 1 〇 6狀。然後，將層間絕緣膜丨〇 4覆蓋於S(H層5 3上。 在上述之結構中，藉由部分氧化膜丨31而自其他電晶體 分離的1單位的M0S電晶體，係由形成於S0 !層5 3中的汲極 區域105、源極區域1〇6、通道形成區域1〇7、形成於通道 形成區域1 0 7上的閘極絕緣膜丨〇 8以及形成於閘極絕緣膜 108上的閘極109所構成。此外，形成於層間絕緣膜1〇4上 的佈線層1 2 2係藉由設於層間絕緣膜1 〇 4中的接觸部1 2 1而 形成與汲極區域1 0 5或源極區域1 〇 6的電性連接。 此外’ SOI層53中的井區域ui之間形成有主體區域（圖 23中未圖示），主體區域與鄰接之井區域ill相接。於是， 形成於層間絕緣膜1 0 4上的主體區域用佈線層（圖2 3中未圖 示）係藉由設於層間絕緣膜1 0 4中的主體接觸部（圖2 3中未
548831 五、發明說明（33) 圖示）而形成與主體區域的電性連接。 如此，在部分溝渠分離構造之半導體裝置中，如圖2 3所 示’元件分離區域之部分氧化膜131未到達sqi層53的最下 部’而導入與成為分離對象之電晶體的通道形成區域相同 的導電型雜質的井區域111、112，係設於部分氧化膜丨3 j 的下層。 因此，可藉由主體區域用佈線層、主體接觸部、高濃度 主體區域以及井區域1 1 1來進行各電晶體之基板電位的固又 定。又’ P Μ 0 S電晶體側也相同，可藉由主體區域來進行各 電晶體之基板電位的固定。 又’關於上述之部分溝渠分離構造，例如在日本專利特 願平 1 卜 1 770 9 1 號、特願200 0-3948 4 號，Y.Hirano et al 丨丨 Bu 1 k-Lay ou t -compa t i b 1 e 0.18 // m SO I -CMOS Technology Using Body-Fixed Partial Trench Isolation (PTI)M 1999 IEEE International SOI Conference, Oct. 1999 等中有揭示。 <實施形態7 > 在以TE0S氧化膜形成下層側壁膜的情況，例如，當以_ 低溫之70 0 °C進行沉積時，植入由此之前之LDD植入處理戶^ 形成的雜質擴散區域、通道或口袋區域的雜質，會因 TED(Transient Enhanced Diffusion :暫態增強型擴散） 現象而產生異常擴散的不良情況。 為了解消該不良情況，例如，最好是在TE0S氧化膜形 前，在較高溫之9 0 0 °C之氮氣環境狀態下進行3 0分左右％
\\312\2d-code\90-09\90116104.ptd 第 38 頁 548831 五、發明說明（34) 快速熱退火RTA(Rapid Thermal Annealing(第一RTA)。 在以氮化矽膜形成上層側壁膜的情況，當以7 2 0 °C進行 沉積時與上述相同的理由而有產生TED現象的不良情況， 為了解消該不良情況，最好是進行快速熱退火RTA(第二 RTA) 〇 將上述RTA處理含於製造步驟中正係實施形態7之半導體 裝置的製造方法。但是，並不一定需要第二RTA處理，重 要的是第一RTA處理。 第一RTA處理的時間點，在由圖1 8所示之實施形態2的製 造方法來執行的情況，放在步驟s丨5即將進行之前立即執 行較為理想，但是，在藉由RTA處理造成擴散比率增加而 有短通道特性的下降的擔憂的情況，放在步驟s丨2或步驟 S1 3即將進行之前立即執行亦可。此外，第二以八處理的時 間點以放在步驟S 1 8即將進行之前立即執行較為理想。 止第一RTA處理的時間點，在由圖19所示之實施形態3的製 造方法來執行的情況，放在步驟S34即將進行之前立即執 行較為理想，但是，在藉由RTA處理造成擴散比率增加而 有紐通道特性的下降的擔憂的情況，放在步驟s 3 2即將進 2前立即執行亦彳。此外，第二RTA處理的時間點以放 在步驟S38即將進行之前立即執行較為理想。 、土 f、RTA處理的日守間點，在由圖2 °所示之實施形態4的製 =法來執打的情況，放在步驟S5 4即將進行之前立即執 ^交為理想’ Μ，在藉由RTA處理造成擴散比率增加而 κ通道特性的下降的擔憂的情況’放在步驟奶即將進
548831 五、發明說明（35)
行之前立即執行亦可。此外，第二R Λ ^ ^ , 1 Λ處理的時間點以放 在^驟858即將進行之前立即執行較為理趔。 、J:RTA處理的時間點，在由圖21所示：實施形態5的製 ^方法來執打=情況，放在步驟S73即將進行之前立即執 二較為理想，第二rTa處理的時間點以放在步驟S78即將進 行之前立即執行較為理想。 <實施形態8 > 。在以HTO膜形成下層側壁膜的情況，由於以較高溫之75〇 C〜8 5 0 C進打沉積，可更為減少半導體基板1與下層側壁 膜的界面的陷牌位準，可更為提升高電壓用M〇s電晶體Q1 的熱載子耐性。 又’即使以TEOS氧化膜形成下層側壁膜，也可使較HT〇 膜稍劣之熱載子耐性。 【發明之效果】 狀如上述說明’在本發明之申請專利範圍第1項之半導體 1置中’由於上述第一電晶體的側壁比上述第二電晶體的 側壁，其所形成的寬度要窄且形成高度要低，因此，第一 電晶體獲得比第二電晶體要高的驅動能力，第二電晶體獲 得比第一電晶體要低的寄生電容。 因此’藉由將第一電晶體用於高電壓動作，將第二電晶 體用於低電壓動作，可獲得使高電壓用、低電壓用絕緣閘 極型電晶體雙方的動作特性最適合化的半導體裝置。 在本發明之申請專利範圍第2項之半導體裝置中，由於 上述第一電晶體的側壁的下層側壁的膜厚比上述第二電晶
\\312\2d-code\90-09\90116104.ptd 第40頁 548831 五、發明說明（36) 體的側壁的下廣側壁的膜厚形成較薄，因此，可比較容易 地變更第一及第二電晶體間的形成寬度及形成高度。 根據申請專利範圍第3項之半導體裝置的結構，藉由第 一電晶體使通隱域之實效通道長變短，可圖獲更進一步的 驅動能力的提升。 申請專利範圍第4項之半導體裝置，藉由使第一膜厚比 第二膜厚要薄而使第一電晶，體之側壁的形成寬度更窄，而 可將由第一電晶體之閘極形成的電場的影響強力地傳遞至 側壁下的源極·沒極區域，可提高第一電晶體之驅動能 力。 在申請專利範圍第5項之半導體裝置中，藉由第一電晶 體之側壁比第二側壁形成較窄的下層側壁及形成寬度，而 可將由第一電晶體之閘極形成的電場的影響強力地傳遞至 側壁下的源極·汲極區域，可提高第一電晶體之驅動能 力。 在申請專利範園第6項之半導體裝置中，藉由第一電晶 體之側壁將在形成寬度方向不具備之下層側壁部分及形成 寬度，比第二側璧之形成寬度形成較窄，而可將由第一電 晶體之閘極形成的電場的影響強力地傳遞至側壁下的源 極·汲極區域，巧提高第一電晶體之驅動能力。 申請專利範園第7項之半導體裝置，即使在训1基板上也 可獲得使高電魘用、低電壓用絕緣閘極型電晶體雙方的動 作特性最適合化的半導體裝置。 此外，本發明之半導體裝置，在導電型式為N型絕緣閘
548831 五、發明說明（38) 獲得謀求短通道特性之提升的低電壓用pM〇s電晶體。 根據申請專利範圍第1 2項之半導體裝置之製造方法，可 獲得謀求熱載子耐性提升的高電壓用NM〇s電晶體與高電壓 用PMOS電晶體’以及可獲得謀求短通道特性之提升的低電 壓用PMOS電晶體。 申請專利範圍第1 3項之半導體裝置之製造方法，藉由在 形成下層側壁膜的步驟（d)之前，執行步驟（j)的rtA處 理’可有效地抑制步驟（d)時所產生的τ e D (T r a n s i e n t Enhanced Diffusion :暫態增強型擴散）現象。 此外’本發明之半導體裝置之製造方法，藉由在步驟 (d )將T E 0 S作為構成材料以形成下層側壁膜，可減少下層 側壁膜與半導體基板間的界面的陷陕位準。 此外’本發明之半導體裝置之製造方法，藉由在步驟 (d)將高溫熱CVD氧化膜作為構成材料以形成下層侧壁 膜，可減少下層側壁膜與半導體基板間的界面的陷阱位' 準。 > 申請專利範圍第1 4項之半導體裝置之製造方法，藉由在 步驟（k)執行採用濕式處理的前處理，由於在步驟卜9)被植 入雜質的下層側壁膜的第一區域產生膜減少，因此，下層 側壁膜的第一區域的膜厚比第二區域的膜厚要薄。 其結果，由於第一電晶體之側壁（第一下層及上層側壁） 比第二電晶體之側壁（第二下層及上層側壁），其所形成的 寬度要窄且形成高度要低，因此，第一電晶體獲得^第二 電晶體高的驅動能力，第二電晶體獲得比第一電晶體低的 548831 五、發明說明（39) 寄生電容。 申請專利範圍第1 5項之半導體裝置之製造方法，由於在 步驟（h)中係藉由濕式蝕刻處理以除去下層側壁膜，因 而，可自第一及第二上層側壁的端部向著第一及第二閑極 方向分別蝕刻處理下層側壁膜。 因此，利用下層侧壁膜的第一區域的膜厚比第二區域的 膜厚要薄，可使第一下層側壁的端部的自第一上層側壁的 端部的向著第一閘極方向的侵14量，比第二下層側壁的端 部的自第二上層側壁的端部的向者弟二閘極方向的侵虫量 要大。 其結果，由於在步驟（i )形成的第一及第二源極·汲極 區域，其自第一源極·汲極區域的第一側壁的端部向著第 一閘極方向的形成長度，比自第二源極·沒極區域的第二 侧壁的端部向著第二閘極方向的形成長度變得更長，藉由 、更短地形成通道區域的實效通道長，可獲得謀求更進一步 的驅動能力的提升的第^ —電晶體。 此外，本發明之半導體裝置之製造方法，藉由在步驟 (e)將氮氣導入第一雜質擴散區域’可減少下層側壁與半 導體基板間的界面的陷牌位準。 【元件編號之說明】 1 半導體基板 6、6a、6b 氧化石夕膜 7 氮化秒膜 8、1 4、1 5 雜質離子閘極
\\312\2d-code\90-09\90116104.ptd ^ 第44頁 548831
五、發明說明（40) 13 >23 雜 質 擴 散 區 域 15 >25 光 阻 劑 16 ^ 26 上 層 側 壁 17 、2Ί 下 層 側 壁 18 > 28 源 極 • 汲 極 區 域 19 > 29 LDD區域 31 、41 矽 化 物 區 域 32 、42 矽 化 物 層 51 矽 基 板 52 埋 設 氧 化 膜 53 SOI層 55 雜 質 離 子 61 閘 極 絕 緣 膜 62 閘 極 63 雜 質 擴 散 區 域 65 上 層 側 壁 66 下 層 側 壁 67 源 極 • 汲 極 區 域 68 L D D區域 71 閘 極 絕 緣 膜 72 閘 極 73 雜 質 擴 散 區 域 74 雜 質 離 子 75 上 層 側 壁 C:\2D-CODE\90-09\90116104.ptd 第45頁 548831 五、發明說明（41) 76 下 層 側 壁 77 源 極 • 汲極區域 78 LDD 區 域 104 層 間 絕 緣膜 105 汲 極 區 域 106 源 極 區 域 107 通 道 形 成區域 108 閘 極 絕 緣膜 109 閘 極 111 井 區 域 112 井 區 域 121 接 觸 部 122 佈 線 層 131 氧 化 膜 A1 南 電 壓 動作區域 A2 低 電 壓 動作區域 Q1、 Q3 電 壓 用MOS電晶 體 Q2、 Q4 低 電 壓 用MOS電晶 體
C:\2D-CQDE\90-09\90116104.ptd 第46頁 548831 圖式簡單說明 圖1為顯示本發明之實施形態1之半導體裝置之製造方法 的剖面圖。 圖2為顯示本發明之實施形態1之半導體裝置之製造方法 的剖面圖。 圖3為顯示本發明之實施形態1之半導體裝置之製造方法 的剖面圖。 圖4為顯示本發明之實施形態1之半導體裝置之製造方法 的剖面圖。 圖5為顯示本發明之實施形態1之半導體裝置之製造方法 的剖面圖。 圖6為顯示本發明之實施形態1之半導體裝置之製造方法 的剖面圖。 圖7為顯示本發明之實施形態1之半導體裝置之製造方法 的剖面圖。 圖8為顯示本發明之實施形態1之半導體裝置之製造方法 的剖面圖。 圖9為顯示本發明之實施形態1之半導體裝置之製造方法 的剖面圖。 圖1 0為顯示本發明之實施形態1之半導體裝置之製造方 法的剖面圖。 圖11為顯示本發明之實施形態1之半導體裝置之製造方 法的剖面圖。 圖1 2為顯示本發明之實施形態1之半導體裝置之製造方 法的剖面圖。
C:\2D-CODE\90-09\90116104.ptd 第47頁 548831 圖式簡單說明 圖1 3為顯示利用實施形態1之製造方法製造之半導體裝 置的結構的剖面圖。 圖1 4為實施形態1之MOS電晶體的閘極與源極·汲極區域 間的寄生電容成分說明用的說明圖。 圖1 5為顯示圖9所示之步驟中之下層側壁形成例（例1 )的 剖面圖。 圖1 6為顯示圖9所示之步驟中之下層側壁形成例（例2)的 剖面圖。 圖1 7為顯示圖9所示之步驟中之下層側壁形成例（例3)的 剖面圖。 圖1 8為顯示實施形態2之半導體裝置之製造方法的流程 圖。 圖1 9為顯示實施形態3之半導體裝置之製造方法的流程 圖。 圖2 0為顯示實施形態4之半導體裝置之製造方法的流程 圖。 圖2 1為顯示實施形態5之半導體裝置之製造方法的流程 圖。 圖2 2為顯示本發明之實施形態6之半導體裝置之結構的 剖面圖。 圖2 3為顯示實施形態6之部分溝渠分離結構的剖面圖。 圖24為顯示習知之半導體裝置之製造方法的剖面圖。 圖2 5為顯示習知之半導體裝置之製造方法的剖面圖。 圖2 6為顯示習知之半導體裝置之製造方法的剖面圖。
C:\2D-CQDE\90-09\90116104.ptd 第48頁 548831 圖式簡單說明 圖2 7為顯示本發明之實施形態2之製造方法的剖面圖。 圖2 8為顯示習知之半導體裝置之製造方法的剖面圖。 圖29為顯示利用習知之製造方法，以獲得CMOS的半導體 裝置的情況的製造步驟的流程圖。
C:\2D-CODE\90-09\90116104.ptd 第49頁

Claims (1)

  1. 六、申請專利範圍 1 · 一種半導 閘極型的第一 上述第一及 半導體基板上 述半導體基板 體更包含有： 形成於上述 鄰接上述閘 在上述半導 極·汲極區域 此外，上述 體的上述側壁 2 ·如申請專 一及第二電晶 的側面上與上 於上述下層側 上述第一電 上述第二電晶 3.如申請專 第一電晶體之 述閘極方向的 側壁端部與上 大， 而自上述第 體裝置，复r 及第二，、係έ有製入半導體基板内之絕緣 晶體者，盆牲 · 第二電晶體，八/、特敛為· 的閘極絕纟~ +々別具備選擇性地形成於上述 的表面規ί膜’且將上述閘極絕緣膜下的上 、疋為通道區域，該第一及第二電晶 =:絕緣膜上的閘極； _ ^則面而形成的側壁；以及 ； 、表面内形成夾住上述通道區域的源 二# ^日日體的上述側壁，係比上述第二電晶 、二成寬度還窄而比形成高度還低。 」範圍第1項之半導體裝置，其巾，上述第 、一、之上述側壁，係分別具有形成於上述閘極 述半導體基板的表面上的下層側壁以及形成 壁上的上層側壁， 晶體的上述側壁的上述下層側壁的膜厚，比 體的上述下層側壁的膜厚還薄。 利範圍第2項之半導體裝置，其中，自上述 上述下層側壁端部與上述上層側壁端部朝上 侵飿量，係比自上述第二電晶體之上述下層 述上層側壁端部朝上述閘極方向的侵餘量^ 一電晶體之上述源極·汲極區域與上述側壁 _
    第50頁 548831 六、申請專利範圍 __ Ϊ:ί2閘極方向的形成長度，係比自上述第二電曰-長…域與上述側壁端部朝上述閘極 面部分的第—膜厚以」=膜厚，係包括鄰接上述間極側 第二膜厚，成於上述半導體基板表面部分的 5H:i厚係比上述第二膜厚還薄或包括。。 ^申δ"專利範圍第1項之半導體裝置，复中, 二電晶體之上述側壁干令骽衣罝/、中，上述第 上述半導體基板的表面ϋ有形成於上述閑極的側面上與 側壁上的上層側壁， 、下層側壁以及形成於上述下層 二電晶體 上述第 上述半 以及配設 的ΐίί::晶體的上述側壁，係包括與上述第 的上述士層側壁的形狀略同的側壁。 《弟 -電曰體：t"?耗圍第5項之半導體裝置，其中 電日日體的上述側劈你A τ 7. 如申請專利範圍第1.項之下半層導具二熱置乳化膜。 導體基板，係包括由至少體衣置，其中 於上述基板表面上的半為絕緣性之基板， 8. 一種半導體裝置：C成的S〇I基板。 板内之絕緣閘極型的第二=法，其係含有製入半導體美 (a)具備分別於上述半導辦弟—電晶體者，其特徵為·· 土 成第-及第二閘極絕緣膜的；：反上的第-及第二區域形 絕緣膜下的上料導體基 ^而上述第-及第二❹ — 表面係規定為第-及第二通 \\312\2d-code\90-09\90116104.ptd 第51 頁
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