JP4440080B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
近年、ゲート電極全体をシリサイド化（以下、フルシリサイド化という）するＭＯＳＦＥＴを半導体基板上に製造することが考えられている。
しかし、同一の半導体基板上に形成されるＭＯＳＦＥＴであっても、ゲート電極のゲート長およびゲート幅には、広狭（大小）の差がある。シリサイドプロセスの進行は、このようなゲート電極のパターンの相違によって異なる。そのため、総てのパターンのゲート電極をフルシリサイド化することは困難であった。
例えば、ゲートパターンの面積が狭いゲート電極のパターンでは、シリサイド化が速く進行する。これは、シリサイド工程において、メタルがゲート電極の周辺から多く供給され得るからである。従って、この場合、ゲート電極はフルシリサイド化されやすい。一方、ゲートパターンの面積が広いゲート電極のパターンでは、シリサイド化の進行が遅い。これは、シリサイド工程において、メタルがゲート電極の周辺から充分に供給されないからである。従って、この場合、ゲート電極はフルシリサイド化され難い。
特開２０００−５８８２２号公報
様々なパターンを有するゲート電極をフルシリサイド化することができる半導体装置の製造方法を提供する。
様々なパターンを有しフルシリサイド化されたゲート電極を備えた半導体装置を提供する。
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に、第１のゲート電極、および、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、前記第１および前記第２のゲート電極上に層間絶縁膜を堆積し、前記層間絶縁膜を平坦化するとともに、前記第１および前記第２のゲート電極の上面を露出させ、前記第２のゲート電極の厚みが前記第１のゲート電極の厚みよりも薄くなるように前記第２のゲート電極の上部を選択的にエッチングまたは研磨し、前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
本発明に係る他の実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１のゲート電極、および、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、前記第１および前記第２のゲート電極上に層間絶縁膜を堆積し、前記層間絶縁膜を平坦化するとともに、前記第１および前記第２のゲート電極の上面を露出させ、前記第１のゲート電極を被覆し、前記第２のゲート電極の上面を露出させるように前記マスク材料をパターニングし、前記マスク材料を利用して前記第２のゲート電極の上部を非晶質化し、前記マスク材料を除去し、前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
本発明に係る他の実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料を堆積し、前記ゲート電極材料上にマスク材料を堆積し、前記ゲート電極材料および前記マスク材料をパターニングすることによって、上面に前記マスク材料を載せた第１のゲート電極、および、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、前記第１および第２のゲート電極上に層間絶縁膜を堆積し、前記層間絶縁膜を研磨することによって前記第１および第２のゲート電極上の前記マスク材料を露出させ、前記マスク材料を除去することによって、前記第１および第２のゲート電極上に溝を形成し、前記第１および第２のゲート電極上に金属膜を堆積し、前記金属膜を研磨することによって前記第１および第２のゲート電極上の溝に前記金属膜を残存させ、前記第１のゲート電極の全部および第２のゲート電極の全部をシリサイド化することを具備する。
本発明に係るさらに他の実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１のゲート電極、および、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、前記第１および前記第２のゲート電極上に層間絶縁膜を堆積し、前記層間絶縁膜を平坦化するとともに、前記第１および前記第２のゲート電極の上面を露出させ、前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、前記金属膜上に熱遮蔽膜を堆積し、前記第１のゲート電極上の前記金属膜を被覆し、前記第２のゲート電極上の前記金属膜を露出させるように前記熱遮蔽膜をパターニングし、前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
本発明に係るさらに他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、全体がシリサイドからなる第１のゲート電極と、前記ゲート絶縁膜上に形成され、全体が前記シリサイドからなる第２のゲート電極であって、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きく、なおかつ、前記第１のゲート電極よりも膜厚が薄い第２のゲート電極とを備えている。
本発明による半導体装置の製造方法は、様々なパターンを有するゲート電極をフルシリサイド化することができる。
本発明による半導体装置は、様々なパターンを有しフルシリサイド化されたゲート電極を備えている。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第1の実施形態）
図１から図４は、本発明に係る第１の実施形態に従った半導体装置の製造方法の流れを示す断面図である。これらの図面は、便宜的に、半導体基板１０表面の占有面積が小さいＭＯＳＦＥＴおよびその占有面積が大きいＭＯＳＦＥＴを１つずつ図示している。実際には、これらのＭＯＳＦＥＴがシリコン基板上に多数形成される。以下、半導体基板１０の表面を占める面積を、単に、“面積”ともいう。
図１に示すように、まず、半導体基板としてのシリコン基板１０上に素子分離領域ＳＴＩ（Shallow Trench Isolation）２０を形成する。例えば、シリコン基板１０上にシリコン酸化膜およびシリコン窒化膜（図示せず）を堆積させる。次に、フォトリソグラフィ技術およびＲＩＥ法等を用いてシリコン窒化膜をパターニングする。このパターニングされたシリコン窒化膜をマスクとして、シリコン酸化膜およびシリコン基板１０を所定の深さまでエッチングし、トレンチを形成する。続いて、シリコン基板１０の全面にシリコン酸化膜を堆積し、トレンチ内にシリコン酸化膜を充填する。このシリコン酸化膜をＣＭＰ等で平坦化する。さらに、シリコン窒化膜を除去することによって、素子分離領域２０が完成する。
次に、シリコン基板１０全面にゲート絶縁膜３０を形成する。例えば、シリコン基板１０を熱酸化してシリコン基板１０の表面に熱酸化膜を形成する。ゲート絶縁膜３０は、熱酸化膜をさらに窒化することによって形成された酸窒化膜または窒化膜であってもよい。あるいは、ゲート絶縁膜３０は、ハフニウム酸化膜またはハフニウムシリケート等の高誘電体膜であってもよい。ゲート絶縁膜３０の厚さは、例えば、３ｎｍ以下である。
次に、ゲート絶縁膜３０上にポリシリコンからなる第１のゲート電極４０および第２のゲート電極４２を形成する。例えば、ゲート絶縁膜３０上にポリシリコンを堆積する。ポリシリコンの厚さは、例えば、１００ｎｍである。フォトリソグラフィ技術およびＲＩＥ等の異方性エッチングを利用して、このポリシリコンをゲートパターンに成形する。これにより、第１および第２のゲート電極４０および４２が形成される。第１のゲート電極４０のゲート長は、例えば、０．３μｍ未満とし、第２のゲート電極４２のゲート長は、例えば、０．３μｍ以上とする。第１および第２のゲート電極４０および４２の材料としてポリシリコンに代えてアモルファスシリコンを用いてもよい。尚、便宜的に、第１および第２のゲート電極４０および４２の奥行き（ゲート幅）は、等しいものとする。よって、第１のゲート電極４０がシリコン基板１０の表面を占める面積は、第２のゲート電極４２のそれよりも大きい
次に、エクステンション（ＬＤＤ（Lightly Doped Drain））層５０を形成するためにイオン注入を行う。次に、第１および第２のゲート電極４０および４２の側壁にスペーサ６０を形成し、ソース・ドレイン層７０を形成するためにイオン注入を行う。続いて、イオン注入によるシリコン基板１０が受けたダメージの回復および不純物の活性化のためにアニールを行う。これにより、エクステンション層５０およびソース・ドレイン層７０が形成される。次に、シリコン酸化膜等の層間絶縁膜８０を全面に堆積した後、この層間絶縁膜８０をＣＭＰ等により平坦化する。このとき、第１および第２のゲート電極４０および４２の上面が露出するまで層間絶縁膜８０を研磨する。
次に、第１および第２のゲート電極４０および４２上にマスク材料としてフォトレジスト９０を堆積する。さらに、図２に示すように、このフォトレジスト９０をパターニングすることによって、第１のゲート電極４０をフォトレジスト９０で被覆したまま、第２のゲート電極４２の上面を露出させる。次に、フォトレジスト９０をマスクとして用いて、ＲＩＥ等のエッチングにより第２のゲート電極４２をエッチングする。これにより、第２のゲート電極４２の厚みが第１のゲート電極４０よりも薄くなる。例えば、第２のゲート電極４２の厚みは５０ｎｍから７０ｎｍであり、第１のゲート電極４０の厚みは１００ｎｍである。
フォトレジスト９０を除去し、表面を前処理する。次に、図３に示すように、シリサイド用の金属膜としてニッケル膜１００を堆積する。ニッケル膜１００の厚さは、例えば、５０ｎｍから７０ｎｍである。次に、５００℃程度の熱工程により、第１および第２のゲート電極４０および４２とニッケル膜１００とを反応させる。これにより、ニッケルシリサイドがゲート電極として形成される。ここで、第１のゲート電極４０の面積は小さく、第２のゲート電極４２の面積は広いので、第２のゲート電極４２は、第１のゲート電極よりもシリサイド化され難い。しかし、第２のゲート電極４２の膜厚は、第１のゲート電極のそれよりも薄い。従って、第２のゲート電極４２の周囲からの金属の供給量が少ないものの、第２のゲート電極４２はフルシリサイド化され得る。このように第１のゲート電極４０および第２のゲート電極４２は、図４に示すように両方ともフルシリサイド化され得る。
この後の製造工程は、通常のトランジスタ形成プロセスと同じでよい。例えば、層間膜として酸化膜（図示せず）を堆積した後、コンタクトおよび配線を形成する。これにより半導体装置が完成する。
第１の実施形態に従って形成された半導体装置は、半導体基板１０と、ゲート絶縁膜３０と、第１のゲート電極４０と、第２のゲート電極４２とを備える。ゲート絶縁膜３０は、半導体基板１０上に形成されている。第２のゲート電極４２は、第１のゲート電極４０よりも面積が大きい。しかし、第２のゲート電極４２の膜厚は、第１のゲート電極４０の膜厚よりも薄く形成されている。これにより、第１のゲート電極４０および第２のゲート電極４２は、ともにフルシリサイド化されている。
このように第１の実施形態による半導体装置の製造方法は、様々なパターンを有するゲート電極をフルシリサイド化することができる。
（第１の実施形態の変形例）
図５から図９は、第１の実施形態の変形例を示している。この変形例では、図５に示すように、シリサイド層１１０がソース・ドレイン層７０上に形成されている。シリサイド層１１０の形成工程において、第１のゲート電極４０および第２のゲート電極４２がシリサイド化されないように、シリコン窒化膜キャップ１１５が第１のゲート電極４０および第２のゲート電極４２上に設けられている。第１および第２のゲート電極４０、４２およびシリコン窒化膜キャップ１１５の形成方法は以下の通りである。
まず、第１の実施形態と同様の工程を経て、ゲート絶縁膜３０がシリコン基板１０上に形成される。次に、ゲート絶縁膜３０上にポリシリコンおよびシリコン窒化膜を堆積する。フォトリソグラフィ技術およびＲＩＥ等の異方性エッチングを利用して、このポリシリコンおよびシリコン窒化膜をゲートパターンに成形する。これにより、図５に示すように、第１および第２のゲート電極４０、４２およびシリコン窒化膜キャップ１１５が形成される。シリコン窒化膜キャップ１１５は、シリサイド化抑制材料として第１および第２のゲート電極４０、４２のそれぞれの上面を被覆している。
次に、必要の応じて側壁を形成した後シリサイド層１１０がソース・ドレイン層７０上に形成される。このとき、シリコン窒化膜キャップ１１５が第１および第２のゲート電極４０、４２のシリサイド化を防止する。
次に、図６に示すように、シリコン窒化膜キャップ１１５を除去する。次に、第１および第２のゲート電極４０および４２上にマスク材料としてフォトレジスト９０を堆積する。さらに、図７に示すように、このフォトレジスト９０をパターニングすることによって、第１のゲート電極４０をフォトレジスト９０で被覆したまま、第２のゲート電極４２の上面を露出させる。次に、フォトレジスト９０をマスクとして用いて、ＲＩＥ等のエッチングにより第２のゲート電極４２をエッチングする。これにより、第２のゲート電極４２の厚みが第１のゲート電極４０よりも薄くなる。
その後、第１の実施形態と同様にフォトレジスト９０を除去し、さらに、図８に示すようにシリサイド用の金属膜としてニッケル膜１００を堆積する。次に、熱工程により、第１および第２のゲート電極４０および４２とニッケル膜１００とを反応させる。これにより、図９に示すように、第１のゲート電極４０および第２のゲート電極４２は、両方ともフルシリサイド化され得る。この後の製造工程は、第１の実施形態と同様でよい。これにより半導体装置が完成する。
（第１の実施形態の他の変形例）
図１０から図１２は、第１の実施形態の他の変形例を示している。この変形例では、シリコン窒化膜キャップを用いることなく、図９に示す構造を形成する。シリサイド層１１０の形成工程において、シリサイド１１１が第１のゲート電極４０および第２のゲート電極４２上に形成される。次に、層間絶縁膜８０を堆積し、これをＣＭＰによって平坦化することによってシリサイド１１１の上面を露出させる。
次に、第１および第２のゲート電極４０および４２上にマスク材料としてフォトレジスト９０を堆積する。さらに、図１１に示すように、このフォトレジスト９０をパターニングすることによって、第１のゲート電極４０をフォトレジスト９０で被覆したまま、第２のゲート電極４２の上面を露出させる。次に、フォトレジスト９０をマスクとして用いて、ＲＩＥ等のエッチングにより第２のゲート電極４２上のシリサイド１１１および第２のゲート電極４２をエッチングする。これにより、第２のゲート電極４２の厚みが第１のゲート電極４０よりも薄くなる。
その後、第１の実施形態と同様に、フォトレジスト９０を除去し、さらに、図１２に示すように、シリサイド用の金属膜としてニッケル膜１００を堆積する。次に、熱工程により、第１および第２のゲート電極４０および４２とニッケル膜１００とを反応させる。これにより、図９に示す構造が得られる。この後の製造工程は、第１の実施形態と同様でよい。これにより半導体装置が完成する。
（第２の実施形態）
図１３から図１５は、本発明に係る第２の実施形態に従った半導体装置の製造方法の流れを示す断面図である。第１の実施形態において、第２のゲート電極４２は、フォトリソグラフィ技術およびＲＩＥ等の異方性エッチングを用いてエッチングされた。第２の実施形態において、第２のゲート電極４２は、フォトリソグラフィ技術を用いることなく、ＣＭＰによって研磨する。
まず、第１の実施形態と同様の工程を経て、図１に示す構造が得られる。次に、図１３に示すように、次に、第１および第２のゲート電極に対してシリコンＣＭＰを行う。ＣＭＰの条件にも依るが、ＣＭＰは、面積の広い領域ほど速く研磨し、一方、面積の狭い領域をほとんど研磨しない。従って、図１４に示すように、第２のゲート電極４２は、第１のゲート電極４０よりも速く研磨されてディッシング（dishing）され薄くなる。一方で、第１のゲート電極４０は、ほとんど研磨されない。
次に、シリサイド用の金属膜としてニッケル膜（図示せず）を堆積し、さらに、熱工程により、第１および第２のゲート電極４０および４２とニッケル膜とを反応させる。これにより、図１５に示すように、第１および第２のゲート電極４０および４２が、フルシリサイド化される。この後の製造工程は、第１の実施形態と同様でよい。これにより半導体装置が完成する。第２の実施形態は、第１の実施形態と同様の効果を有する。
（第３の実施形態）
図１６から図１７は、本発明に係る第３の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第１の実施形態と同様の工程を経て、図１に示す構造が得られる。次に、第１および第２のゲート電極４０および４２上にマスク材料としてフォトレジスト９０を堆積する。さらに、図１６に示すように、フォトレジスト９０をパターニングすることによって、第１のゲート電極４０をフォトレジスト９０で被覆したまま、第２のゲート電極４２の上面を露出させる。次に、フォトレジスト９０をマスクとして用いて、例えば、ゲルマニウムまたはシリコンをイオン注入などにより導入する。これにより、第２のゲート電極４２の上部がアモルファス化する。その結果、第２のゲート電極４２は、ポリシリコン層４４およびアモルファスシリコン層４６から成る二層構造となる。
次に、フォトレジスト９０を除去する。その後、図１７に示すように、ニッケル膜１００を堆積する。次に、熱工程により、第１および第２のゲート電極４０および４２とニッケル膜１００とを反応させる。これにより、ニッケルシリサイドがゲート電極として形成される。ここで、第１のゲート電極４０は、その面積が大きいものの、その上部にアモルファスシリコン層４６を有する。アモルファスシリコン層４６は、ポリシリコンよりもシリサイド化し易い。従って、第１および第２のゲート電極４０および４２は、面積が異なるが、両方ともフルシリサイド化される。これにより、図９に示す構造が得られる。この後の製造工程は、第１の実施形態と同様でよい。これにより半導体装置が完成する。第３の実施形態は、第１の実施形態と同様の効果を有する。
（第３の実施形態の変形例）
第３の実施形態の変形例では、シリサイド層（図示せず）がソース・ドレイン層７０上にも形成されている。この場合、第１および第２のゲート電極４０および４２をマスク材料で被覆し、ソース・ドレインシ層７０上にシリサイド層１１０を形成する。その後、層間絶縁膜８０の平坦化によって第１および第２のゲート電極４０および４２の上面を露出した後に、第１および第２のゲート電極４０および４２へゲルマニウムまたはシリコンをイオン注入などにより導入する。これにより、第２のゲート電極４２の上部がアモルファス化し、第２のゲート電極４２は、ポリシリコン層４４およびアモルファスシリコン層４６から成る二層構造となる。その後は、第３の実施形態と同様の工程を経て半導体装置が完成する。
（第４の実施形態）
図１８から図２１は、本発明に係る第４の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第１の実施形態と同様の工程を経て、ゲート絶縁膜３０がシリコン基板１０上に形成される。次に、ゲート絶縁膜３０上にポリシリコンおよびシリコン窒化膜を堆積する。フォトリソグラフィ技術およびＲＩＥ等の異方性エッチングを利用して、このポリシリコンおよびシリコン窒化膜をゲートパターンに成形する。これにより、図１８に示すように、第１および第２のゲート電極４０、４２およびシリコン窒化膜キャップ１７０が形成される。シリコン窒化膜キャップ１７０は、第１および第２のゲート電極４０、４２のそれぞれの上面を被覆している。
次に、図１９に示すように、シリコン窒化膜キャップ１７０を熱燐酸溶液またはＲＩＥでエッチングする。これにより、シリコン窒化膜キャップ１７０が存在していた位置に、溝１７５が形成される。次に、図２０に示すように、金属膜としてニッケル膜１００を堆積する。
続いて、図２１に示すように、ニッケル膜１００をＣＭＰで平坦化する。これにより、溝１７５の外部に存在するニッケル膜１００は除去され、尚且つ、溝１７５内のニッケル膜１００は残存する。次に、熱工程により、第１および第２のゲート電極４０および４２とニッケル膜１００とを反応させる。これにより、ニッケルシリサイドがゲート電極として形成される。ここで、溝１７５内のニッケル膜１００の量は、第１および第２のゲート電極４０および４２が充分にシリサイド化される程度に充分な量である必要がある。本実施形態では、第１および第２のゲート電極４０および４２の周辺からのニッケルの供給がない。よって、第１および第２のゲート電極４０および４２の各ポリシリコン量とニッケル膜１００との比率はゲートパターンに依存せず一定になる。このポリシリコン量とニッケル膜との比率を変更するためには、図１８のシリコン窒化膜キャップ１７０の厚みを変更すればよい。即ち、シリコン窒化膜キャップ１７０の厚みを制御することによって、第１および第２のゲート電極４０および４２をフルシリサイド化することができるようにポリシリコン量とニッケル膜との比率を決定する。
以上の工程を経て、図９に示す構造が得られる。この後の製造工程は、第１の実施形態と同様でよい。これにより半導体装置が完成する。第４の実施形態は、第１の実施形態と同様の効果を有する。
（第５の実施形態）
図２２から図２４は、本発明に係る第５の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第１の実施形態と同様の工程を経て、図１に示す構造が得られる。次に、図２２に示すように、金属膜としてニッケル膜１００を堆積する。
次に、図２３に示すように、熱遮蔽膜として、例えば、窒化チタン膜１９０を堆積する。次に、フォトリソグラフィ技術およびエッチングを用いて、第２のゲート電極４２上のニッケル膜１００を被覆し、第２のゲート電極４２上のニッケル膜１００を露出させるように窒化チタン膜１９０をパターニングする。
続いて、熱工程により第１および第２のゲート電極４０、４２とニッケル膜１００とを反応させ、図２４に示すように、ニッケルシリサイドをゲート電極として形成する。このとき、第１および第２のゲート電極４０、４２は、ともにフルシリサイド化される。これは、窒化チタン膜１９０が熱を遮蔽することによって、第１のゲート電極４０のシリサイド化が抑制された結果、第１および第２のゲート電極４０、４２のシリサイド化が均等に進行するからである。
次に、窒化チタン１９０が除去される。このとき、好ましくは、残存するニッケル膜１００も、窒化チタン１９０とともに除去する。ニッケル膜１００および窒化チタン１９０は、例えば、過酸化水素水および硫酸溶液で処理（ＳＨ処理）することによって除去することができる。この後、第１の実施形態と同様の工程を経て半導体装置が完成する。第５の実施形態は、第１の実施形態と同様の効果を有する。
熱遮蔽膜１９０は窒化チタンに限定しないが、金属膜１００（例えば、ニッケル）と反応しないことが好ましい。熱遮蔽膜１９０が金属膜１００と反応すると、金属膜１００が浸食されてしまうからである。また、熱遮蔽膜１９０は過酸化水素水および硫酸溶液に溶解する材料であることが好ましい。これは、シリサイド形成後に、金属膜１００および熱遮蔽膜１９０を同一工程で除去可能とするためである。
第１から第５の実施形態において、トランジスタの閾値電圧を制御するために、第１および第２のゲート電極の材料となるポリシリコンには、ゲートパターンに加工される前に予め不純物を導入してよい。
また、第１および第２のゲート電極４０、４２の材料はアモルファスシリコンであってもよい。ただし、第３の実施形態では、第１および第２のゲート電極４０、４２の材料はポリシリコンである必要がある。
金属膜１００は、ニッケルに限定されず、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）、タングステン（Ｗ）、エルビウム（Ｅｒ）、イットリウム（Ｙ）等でもよい。
ゲート絶縁膜３０は、上述の材料以外の高誘電体、その酸化膜、酸窒化膜等であってもよい。
層間絶縁膜８０の平坦化工程において、シリコン酸化膜が第１および第２のゲート電極４０および４２の上面に僅かに残った状態でＣＭＰによるエッチングを停止し、残りのシリコン酸化膜はＲＩＥ等のエッチングで除去してもよい。
上記の実施形態は、平面型トランジスタに適用されているが、Ｆｉｎ型トランジスタのようなチャネルおよびゲート電極が立体構造であるトランジスタにも適用できる。
上記実施形態によるトランジスタは、ＳＯＩ基板に製造してもよい。
本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図。 図１に続く半導体装置の製造方法を示す断面図。 図２に続く半導体装置の製造方法を示す断面図。 図３に続く半導体装置の製造方法を示す断面図。 第１の実施形態の変形例を示す断面図。 図５に続く半導体装置の製造方法を示す断面図。 図６に続く半導体装置の製造方法を示す断面図。 図７に続く半導体装置の製造方法を示す断面図。 図８に続く半導体装置の製造方法を示す断面図。 第１の実施形態の他の変形例を示す断面図。 図１０に続く半導体装置の製造方法を示す断面図。 図１１に続く半導体装置の製造方法を示す断面図。 本発明に係る第２の実施形態に従った半導体装置の製造方法を示す断面図。 図１３に続く半導体装置の製造方法を示す断面図。 図１４に続く半導体装置の製造方法を示す断面図。 本発明に係る第３の実施形態に従った半導体装置の製造方法を示す断面図。 図１６に続く半導体装置の製造方法を示す断面図。 本発明に係る第４の実施形態に従った半導体装置の製造方法を示す断面図。 図１８に続く半導体装置の製造方法を示す断面図。 図１９に続く半導体装置の製造方法を示す断面図。 図２０に続く半導体装置の製造方法を示す断面図。 本発明に係る第５の実施形態に従った半導体装置の製造方法を示す断面図。 図２２に続く半導体装置の製造方法を示す断面図。 図２３に続く半導体装置の製造方法を示す断面図。
符号の説明
１０…シリコン基板
２０…ＳＴＩ
３０…ゲート絶縁膜
４０…第１のゲート電極
４２…第２のゲート電極
５０…エクステンション層
６０…スペーサ
７０…ソース・ドレイン層
８０…層間絶縁膜
９０…フォトレジスト
１００…ニッケル膜
１１５，１７０…シリコン窒化膜キャップ
１９０…窒化チタン

Claims (7)

  1. 半導体基板上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に、第１のゲート電極、および、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、
    前記第１および前記第２のゲート電極上に層間絶縁膜を堆積し、
    前記層間絶縁膜を平坦化するとともに、前記第１および前記第２のゲート電極の上面を露出させ、
    前記第２のゲート電極の厚みが前記第１のゲート電極の厚みよりも薄くなるように前記第２のゲート電極の上部を選択的にエッチングまたは研磨し、
    前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
    前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
  2. 前記第１および第２のゲート電極の形成後、前記第２のゲート電極のエッチング前に、
    前記第１のゲート電極を被覆したまま前記第２のゲート電極の上面を露出させるように前記マスク材料を形成することをさらに具備し、
    前記第２のゲート電極の選択的エッチングはドライエッチングで行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２のゲート電極の選択的研磨はＣＭＰで行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 半導体基板上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に第１のゲート電極、および、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、
    前記第１および前記第２のゲート電極上に層間絶縁膜を堆積し、
    前記層間絶縁膜を平坦化するとともに、前記第１および前記第２のゲート電極の上面を露出させ、
    前記第１のゲート電極を被覆し、前記第２のゲート電極の上面を露出させるように前記マスク材料をパターニングし、
    前記マスク材料を利用して前記第２のゲート電極の上部を非晶質化し、
    前記マスク材料を除去し、
    前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
    前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
  5. 半導体基板上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極材料を堆積し、
    前記ゲート電極材料上にマスク材料を堆積し、
    前記ゲート電極材料および前記マスク材料をパターニングすることによって、上面に前記マスク材料を載せた第１のゲート電極、および、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、
    前記第１および第２のゲート電極上に層間絶縁膜を堆積し、
    前記層間絶縁膜を研磨することによって前記第１および第２のゲート電極上の前記マスク材料を露出させ、
    前記マスク材料を除去することによって、前記第１および第２のゲート電極上に溝を形成し、
    前記第１および第２のゲート電極上に金属膜を堆積し、
    前記金属膜を研磨することによって前記第１および第２のゲート電極上の溝に前記金属膜を残存させ、
    前記第１のゲート電極の全部および第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
  6. 半導体基板上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に第１のゲート電極、および、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、
    前記第１および前記第２のゲート電極上に層間絶縁膜を堆積し、
    前記層間絶縁膜を平坦化するとともに、前記第１および前記第２のゲート電極の上面を露出させ、
    前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
    前記金属膜上に熱遮蔽膜を堆積し、
    前記第１のゲート電極上の前記金属膜を被覆し、前記第２のゲート電極上の前記金属膜を露出させるように前記熱遮蔽膜をパターニングし、
    前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
  7. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、全体がシリサイドからなる第１のゲート電極と、
    前記ゲート絶縁膜上に形成され、全体が前記シリサイドからなる第２のゲート電極であって、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きく、なおかつ、前記第１のゲート電極よりも膜厚が薄い第２のゲート電極とを備えた半導体装置。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5114881B2 (ja) * 2005-07-26 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2007026677A1 (ja) * 2005-09-01 2007-03-08 Nec Corporation 半導体装置の製造方法
JP2007103694A (ja) * 2005-10-05 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007335834A (ja) * 2006-05-15 2007-12-27 Toshiba Corp 半導体装置およびその製造方法
US7374980B2 (en) * 2006-10-13 2008-05-20 International Business Machines Corporation Field effect transistor with thin gate electrode and method of fabricating same
JP5268084B2 (ja) * 2006-12-22 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009027083A (ja) * 2007-07-23 2009-02-05 Toshiba Corp 半導体装置及びその製造方法
US7833848B2 (en) * 2007-09-28 2010-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method for removing hard masks on gates in semiconductor manufacturing process
US8796084B2 (en) * 2007-09-28 2014-08-05 Taiwan Semiconductor Manufacturing Company Ltd. Method for removing hard masks on gates in semiconductor manufacturing process
US7723192B2 (en) * 2008-03-14 2010-05-25 Advanced Micro Devices, Inc. Integrated circuit long and short channel metal gate devices and method of manufacture
KR102171023B1 (ko) 2014-07-21 2020-10-29 삼성전자주식회사 반도체 소자 제조방법
CN110729185B (zh) * 2018-07-16 2022-07-12 中芯国际集成电路制造(上海)有限公司 平坦化工艺方法
US11133226B2 (en) * 2018-10-22 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. FUSI gated device formation
CN113643979A (zh) * 2021-07-20 2021-11-12 上海华力集成电路制造有限公司 Hv cmos cmp方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677511A (en) * 1995-03-20 1997-10-14 National Semiconductor Corporation Overmolded PC board with ESD protection and EMI suppression
JP2000058822A (ja) 1998-08-12 2000-02-25 Fujitsu Ltd 半導体装置の製造方法
JP2002141420A (ja) * 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6562718B1 (en) * 2000-12-06 2003-05-13 Advanced Micro Devices, Inc. Process for forming fully silicided gates
JP3547419B2 (ja) * 2001-03-13 2004-07-28 株式会社東芝 半導体装置及びその製造方法
DE10208728B4 (de) * 2002-02-28 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen
WO2004060034A1 (ja) * 2002-12-24 2004-07-15 Matsushita Electric Industrial Co., Ltd. 電子部品内蔵モジュール
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
CN1774959A (zh) * 2003-04-15 2006-05-17 波零公司 用于印刷电路板的电磁干扰屏蔽
US7153772B2 (en) * 2003-06-12 2006-12-26 Asm International N.V. Methods of forming silicide films in semiconductor devices
US6902994B2 (en) * 2003-08-15 2005-06-07 United Microelectronics Corp. Method for fabricating transistor having fully silicided gate
US6905922B2 (en) * 2003-10-03 2005-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Dual fully-silicided gate MOSFETs
US7098094B2 (en) * 2003-12-12 2006-08-29 Texas Instruments Incorporated NiSi metal gate stacks using a boron-trap
TWI252539B (en) * 2004-03-12 2006-04-01 Toshiba Corp Semiconductor device and manufacturing method therefor
US7271455B2 (en) * 2004-07-14 2007-09-18 International Business Machines Corporation Formation of fully silicided metal gate using dual self-aligned silicide process
JP4473741B2 (ja) * 2005-01-27 2010-06-02 株式会社東芝 半導体装置および半導体装置の製造方法
JP2007081249A (ja) * 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

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