TW546662B - Semiconductor memory device - Google Patents

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TW546662B
TW546662B TW089109626A TW89109626A TW546662B TW 546662 B TW546662 B TW 546662B TW 089109626 A TW089109626 A TW 089109626A TW 89109626 A TW89109626 A TW 89109626A TW 546662 B TW546662 B TW 546662B
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TW
Taiwan
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data
circuit
memory
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bits
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Application number
TW089109626A
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English (en)
Inventor
Kazuyuki Yamasaki
Original Assignee
Nec Electronics Corp
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
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Description

546662 五、發明說明（1) 【發明背景】 1. 發明領域 本發明係關於一半導體記憶裝置，其中結合了 一錯誤 校正電路（以下簡稱為ECC )。 2.相關技術之描述
某些半導體§己憶裝置中具有錯誤校正電路（ECC)， 在由一記憶體單元陣列讀取資料時，若於資料中發現錯 誤，即可進行錯誤校正。一個E c C通常具有以下功能：無 論資料之位元長度為何，皆可（1 )偵測資料中是否有錯 誤位元’ （2 )判疋錯秩位元的位置，以及（3 )校正該錯 誤位元。無論資料之位元長度為何，功能（1 )可藉由加 入1 _位元之奇偶校對位元達到偵測資料中錯誤的效果，而 欲達到功能（2 )與功能（3 )，無論資料之位元長度為 何，都必須使用複數個奇偶校對位元。 一般而言，欲校正一個3 2 -位元資料中的1 -位元錯 誤，需要六個奇偶校對位元，欲校正一個丨6 _位元資料中 的1 -位元錯誤’則需要五個奇偶校對位元，而欲校正一個 8-位元資料中的卜位元錯誤，則需要四個奇偶校對位元。
至於在一個校正步驟中可校正的錯誤大小，在具有£(：(： ^ 半導體記憶裝置中通常為校正卜位元，此係考虞 奇偶校對位元數目。 心 而 裝置’尤其是應用在所謂 其係僅能由裝置中讀出資 一種内建ECC的半導體記憶 的罩幕式ROM (唯讀記憶體）， 546662 五、發明說明（2) 料，此種裝置已製作宗忐 W 5-20896中揭露。此成先^並於日本專利公開公報No. 參考圖1說明如下。圖一倍二技術所述之半導體記憶裝置 圖，其可校正包含於一8」你一_具有ECC之罩幕式_的方塊 Λ岡1由 ^ 元資料中的1-位元錯誤。 在圖1中，記憶體單元陳 ^ 元電晶體所構A，此記‘心車列（C0:C7) 1係由記憶體單 晶體排列成矩陣狀。奇偶才=70電晶體包含複數個M0S電 ^ ^ ^ f ^ (ecc Λ ) /^//'νΓ〇'Ρ3 } 2 ^ ^ 體排列成矩陣狀。位址暫存電路 2 i3可由外部接收位址信號作為輸入信號，m! 解：器電路4。此預先解碼器電路P )54 碼器電路U0)6之輸入；ί (H，、5b與X*向解 元（記憶體單幻之選擇電路⑽資料單 =之選擇為。預先解碼電路4、γ方向選擇 γ (a: 上χ方向解碼器電路（χο) 6係依據位址暫存電路 、）輸出之内部位址信號組合，將字元選 線連接至感測放大器電路（s〇〜S7、Ε〇〜Ε3 )，、’苴、一 選擇線通過記憶體單元陣列（c〇〜c?〕 八子一兀 ::(P°〜P3)2中某-單元電晶體之通道= =至記憶體單元陣列（C0〜C7) i與奇偶校對單元陣列 so〜2中某一單元電晶體之汲極7。感測放大器電路 ^0〜S7、E0〜E3 ) 7可偵測被選取到的記憶體單元電晶 體以及奇偶校對單元電晶體上所寫入的資訊。錯誤偵
第7頁 546662 五、發明說明（3) 路（ECC1 ) 8與錯誤校正解碼 偶校對單兀與記憶體單元〜一路（ECC2 ) 9刀別根據奇 找出錯誤位元之位置。尸=之貧訊，確認是否有錯誤並 校正解碼器電路（ECC2(CR0〜CR7) 經由錯誤 正資料中之位元。輸出暫存輪電出的二則二信號指示，ft 】 的輸出資料⑽〜叫傳送至外= 位址暫存電路（A R、q ^ ^ 向選擇電路（YC、YP)5)a3二h預先解碼電路（PD)4、Υ方 6、感測放大器電路（S() 、f方向解碼器電路（X〇 ) 路(⑷u所能達成的二 置之功能完全相Ϊ = = :般所使用之半導體記憶裝 U因此在此將省略其說明。 /、有内建式ECC之罩幕式，豆且備 料中所產生之1-位元锊缒沾处士廿f枚正8-位元資 )、γ方向選擇電路^：=力’預先解碼電路（PD )會選擇、）以及X方向解碼器電路（Χ〇 “3; A :陣之…記憶體單元與奇偶校 一 平幻中之4-位兀奇偶校對單元，此8_位元 兀/、』位兀奇偶校對單元係由感測放大器電路所讀^。一 作，奇偶校對單元中τ或”°”資料的寫入動 麗型Λ之 電晶體與奇偶校對單元電晶體係由 )將做Λ /晶體所構成，則ρ型離子（爛或類似之離子 )將彳文為雜質離子之用。 以下說明部分’係假設植入雜質離子時，感測放大器 11 η麵 546662 五、發明說明（4) 之輸出為高位準（H) 大器輸出為低位準（L 一罩幕式ROM，資料寫入記憶體單元電晶體之動作， 係由罩幕式R 〇 Μ之使用者所決定。 另一方面，寫入奇偶校對單元之資料，係由記憶體單元電 晶，之=料所決定。舉例而言，當位址信號為輸入時，由 記憶體單元CO、Cl、C2、C3、C4、C5、C6、C7透過感測放 大器輸出 8-位元資料c〇〇、c〇 1、c〇2、C03、C04、C05、 CO6、C07 ’同時，根據位址信號所選取之奇偶校對單元 Ρ0、PI、Ρ2、Ρ3，輸出Ρ00、ρ〇ι、ρ〇2、ρ〇3。此時，寫入 Ρ3之資料係由滿足下列方程式 以及未植入雜質離子時，感測放 奇偶校對單元Ρ〇、P1、Ρ2 1 (行列式）條件所決定。 (1 ) Η · Vt = 0 COO C01 C02 C03 C04 其中Η ;檢查矩陣 V二〔POO Ρ01 Ρ02 Ρ03 C05 C06 C07〕 圖2所示之數個檢查矩陣皆可採用，然而在以下之說 明中，將使用圖2所示之檢查矩陣（1 )。 在此將以感測放大器所輸出之8 -位元輸出資料 (COO 、C01 、C02 、C03 、C04 、C05 、C06 、C07)二 ( 0 0 1 0 1 1 0 0 )做為範例。將此8 -位元資料與圖2中之檢查 矩陣（1 )代入方程式1所示之行列式中，則可得到下列之 方程式2至5。 P00+C00+C01+C03+C04+C06二P00+0+0+0+1+0二0 (2 )
546662 五、發明說明（5)
P01+C00+C02+C03+C05+C06=P01+0+1+0+1+0=0 P02+C01+C02+C03+C07=P02+0+1+0+0=0 P03+C04+C05+C06+C07=P03+1+1+0+0=0 (5 ) 以2為基數（二進制）計算上述方程式，則由8 -位元 資料（COO、C01、C02、C03、C04、C05、C06、C07)二 (0 0 1 0 1 1 0 0 )所得到的奇偶校對單元資料為（p 〇 〇、p〇l、 P02、P03 )二（1 〇1 〇 ) 〇 上述方程式（方程式2至5)之邏輯電路如圖3所示。
圖3中之電路係由X 〇 R (互斥邏輯和）閘所組成，以下將稱 之為錯誤偵測電路。在圖3中，包含x〇r 1〇〇、1〇1、、 103、104之電路群組ECC 10代表方程式2，包含x〇R 11()、 111、112、113、114之電路群組ECC 11代表方程式3，包 含X0R 120、121、122、123之電路群組ECC 12代表方程式 4，包含X0R 13〇、131、132、133之電路群組ECC 13代表 方程式5。 富棘例所使用 C〇l ?2、C03、C04、C05、C06、C07 ) = ( 1 0 1 0 0 0 1 0 U00 )中沒有錯誤時，錯誤偵測電路之輸出D 〇D1、D 2、D 3全 部為” 〇”。另一方面，當記憶體單元或奇偶校對單元之中王 出現問題，並導致上述資料產生錯誤時，錯誤偵測電路 任一輸出DO、D1、D2、D3將變為”，，。錯誤偵測電路之翰， 出D0三Dl、D2、D3稱之為錯誤校正信號。當Ecc完成在8二 位元資料中檢測出1位元的錯誤校正工作後，會產生4 —位 兀長度的錯誤校正信號。錯誤校正信號將顯示是否有錯誤
第10頁 M6662 五、發明說明（6) 發生，並且當錯誤發生， 錯誤校正信號之值以及1 ^二出錯誤的位置。圖4顯示 號值與錯誤位元之間的關：，曰誤位元。錯誤校正信 改變。圖4所示之關係 h又康圖2所不之檢查矩陣 將4-位元長度之檢查矩陣（"而定。 長度之8-位元_ _ < ^杈旎轉換成對應到輸出位元 5 ^ ^ ,Γ, /, - ^ ^ ^ ^ ^ ^ Η 值由τ變成Ι'ΓΙ日夺，\、據^ 生錯誤，亦即C01之校正 (D0，、D2、D3 )將ΪΓ 早所示’錯誤校正信號 校正信號之錯誤校正解碼 丄，且對應此輸.入錯鱗 SY2^SY3.SY4.SY5.SY6 SY7 ' 輯组 P X 細 SY7 )為( 0 1 00000 0 ) 〇 電路之輪出信號將輸入圖6所示之錯 =R互V:】:斤T之錯誤校正電路係由人賴 女而之人U K (互斥邏輯和）關所々 ^ ^ ^ ^ ^ , 斗J閘所組成，其可接收感測放大器 f 輸出 ^ (CGG、CG1、㈤、CG3、CG4、㈤、⑽、c〇7 )以及錯誤校正解碼器之輸出信號（sy〇、sn、δγ2、 SY3 SYj、SY5、SY6、SY7 ) ’以作為其輸入信號。當此 雙輸入端XOR閘其中一輸入端點接收到"丨"信號時，此邏輯 閘會傳送二輸出信號，此信號為另一輸入信號之反相信 號，又，當其中一輸入端點接收到"〇 "信號時，此邏輯閘 會將另一輸入k號輸出，而不將其反相。就其本身而言， 假使資料包含錯誤在内’並且錯誤校正解碼器之輸出 (SYO、SY1、SY2、SY3、SY4、SY5、SY6、SY7)包含有 "Γ位元’則錯誤校正電路會輪出一信號，此輸出信號係
546662 五、發明說明（7) 將相當於錯誤位元的感測放大器輪 由於⑶發生錯誤，SY1被設定為冬出=反扭相。在此例中 =亡其它所有錯誤校正解碼器的輪出信號皆為，/〇"，因此 :有=了SCI以外的錯誤校正電路輪出信號 态之輸出信號相同。 A列敦大 D如上所述，即使感測放大器電路輸出信號因為記情轉 單兀受損之類的因素，造成C01產生锊誤 θ ’、、' °〜體 (COO、C01、C02、C03、C04、C05、c〇6、c 確貝枓 ( 00 1 0 1 1 00 )變成（C00、C01、c〇2、c〇3、c〇4、c〇5、 C〇6、C07 ) = ( 0 1 1 0 1 1 00 )，錯誤校正電 信號（SC〇、SC1、SC2、SC3、SC4、SC5、SC6、sc7)仍出為 ( 0 0 1 0 1 1 0 0 )。由於錯誤校正電路的輪出（〇〇1〇11〇 ^ =資料（0 0 1 0 1 1 0 0 )完全相同，因此表示已經成功達到 錯誤校正的效果。 然而，在具有ECC的半導體記憶裝置中，由於最後的 輪出結果係經由錯誤偵測電路之處理過程所決定，如圖i 所不，在感測放大器由記憶體單元讀取資料之後，錯誤校 正解碼器與錯誤校正電路隨後進行動作，故裝置讀取速度 比起未内建ECC之情形為慢，前者在校正8一位元資料中的 1-位元時，必須多花四個X0R閘，二個INV閘與一個“帅閘 的處理時間。測量ECC在校正64-位元資料中之1位元的讀 取時間顯示，與未内建ECC的情況比較，其讀取速度差異 約為1 0 n s。
546662 的半導體記憶裝置時，假使由於ECC雷路」 遲，因而無法滿足對處理速度的需求，此 他有別於ECC電路的裝置，以提高電路的 因為在先前技術架構中，ECC裡的邏輯電 再減少。以罩幕式ROM而言，在選取記憶 速度嚴重受到字元選擇線充電時間與 0的影響9因此，以下方法可用來加快讀 fe體單元選擇時，減少字元選擇線之位元 可降低字το選擇線之電阻與電容，藉以縮 擇時間。 ' 1體單元選擇時，減少DIG IT線之位元导 =低DIGIT線之電阻與電容，藉以縮減、記 五、發明說明（8) 在開發實際 產生約10ns的延 時就必須使用其 處理速度，這是 路閘數目已無法 體單元時，讀取 D I G I T線充電時Η 取速度。 (1 )在進行記个 長度，如此一來 減記憶體單元選 (2 )在進行記十 度，如此一來可 憶體單元選擇時 然而，假使採用 區塊數目會增力ϋ 加，故晶片尺寸 【發明概述】 本發明之目 用在具有ECC之 ROM，其同時具 依據本發明 方法（1 )與（2 ，因而導致週邊 也會變大。 “，則記憶體單元陣列的 電路如XDEC的數目隨之增 高容量罩幕式ROM中，二二+ ，八有益於 並可提供一 I笪斗 有高速讀取能力與偵錯效果。旱幕式 之半導體記憶裝置，政 /、木構係利用一組 546662 五、發明說明（9) 外部輸入之 貢料’並將 此半導 一記憶 成之矩陣所 一記憶 組，用以儲 二記憶體單 校對資料） 位址信 其輸出 體記憶 體單元 組成， 體單元 存該包 元群組 號，同時讀取一包含複數個位元之第一 至外部。 裝置包含： 陣列，其係由複數個記憶體單元排列而 陣列， 含有複 ，用以 之第二資料， 複數個位元之第一資料預 其依據 其被分割成一第一記憶體單元群 數個位元之第一資料，以及一第 一選擇電路， 元選擇 tra — 早兀， 單元； 擇線，該字 望之記憶體 望之記憶體 讀取電路 個位元之第 線與位元線 記憶體單元 第二資料 資料 交叉點 群組中 ，讀取 線交叉點位置之記 一錯誤偵測電路，處 儲存該包含有複數個位元（奇偶 該奇偶校對資料係依據該包含有 先決定； 位址信號之組合，選取一字元選 線係通過位於該記憶體單元陣列内一期 以及一位元線，該位元線係連接至該期 由該第 裡，讀 位置之 包含有 該選擇 憶體單 一記憶體單元群組中包含有複數 置所選取之字元選擇 貢料’以及由該第二 (奇偶校對資料）之 之字元選擇線與位元 有複數個位元的第一資料 資料，並將一部份該包含 外部輸出電路將該讀取電 取該選擇裝 記憶體單元 複數個位元 裝置所選取 元貧料； 理由該讀取 以及該包含 複數個位元 路之輸出信 電路所讀到之該包含 有複數個位元的第二 之第一資料，藉由一 號直接傳送至外部，
第14頁 546662 五、發明說明（ίο) "^〜— -- = = : =之第二資料1測該包含複數個 位兀之第 貝料剩餘部分内容之錯誤； 一錯誤校正解碼器電路’其係將該錯誤偵 m轉錯：校t㈣，以指出由該包含複數個： 乂 Γ，輸錯誤偵測電路之資料裡發生錯誤 ，路，利用錯誤校正信號校正資料中之錯 =電複數個位元之第-資料輸入該… ECC Λ㈣Λ以Λ展具有高速讀取能力與㈣效果之内建 與輸出電路之間的邏輯運，作步驟數目會隨著 電 2數目而增力口。因此由於邏輯運作步驟數目的增加所產 ^的延遲，與未採用ECC的情況相比前者之讀 =^其’在罩幕式_每位元之價格偏低的情況下，必 ^ 子兀選擇線的位元數目以縮減晶片尺寸。因此，當 = ECC時，由於延遲現象而可能無法滿足對讀取速度的 1。因此本發明採用之架構為，假使記憶體單元受到字 :=巧線所造成之延遲嚴重影響，則輸出資料時並不進行 ::板正，亦即當罪近字元選擇線端點位置之記憶體單元 2驅動字元選擇線之反相器最遠的位置）被選取時不進 ^二钗校正，而其它記憶體單元則仍進行錯誤校正。此種 。可得到同時具有偵錯效果與高速運作功能之罩幕式
546662
本發明之性質、原理 細說明，以期更清楚明瞭 及功能 將參考附圖在後續部分詳 【較佳實施例之詳細說明】 传ί 1m圭貫施例將參考圖示詳細說明如下。圖7 t 一方塊圖，說明依據本H圖7 誤校正解碼哭電债測電路之電路圖，圖9係其錯 電路圖。 電路圖，而圖10係其錯誤校正電路之 ’記憶體單元陣列（C0〜C7)1包含 :己隐體早π電晶體，其係由複數：二 狀所構成。奋锶妗粗- 包日日殿徘列成矩陣 η口^可偶k對早元陣列(Ρ0〜Ρ3 ) 2包含奋❹斟 ='、晶體’其係由複數個M0S電晶體排列成矩陣狀^構 入信號，！ ： ί 5出(A】）3可由外部接收位址信號作為輸 器電可輸出出至 擇電路vr。 方向預先解碼信號至一Y方向選 電路（YC ) 5a以選取資料單元， 路（YP)5b以選取ECC翠元，並輸出一 Y方向選擇電 f -Χ方向解碼器電路（Χ0 ) 6。此X方向解預/解碼广號 心與奇偶校對單元陣列（p。〜車列二〜 之通道，並且可連接至一㈣玎線 ：凡電曰曰體 存雷路r a r、q夕βπ & 〃伙據輪出至位址暫 存電路⑽”之内部位址信號組合，將記憶體單元陣=
546662 五、發明說明（12) 單元 -E3 ) (C0〜C7 ) 1與奇偶校對單元陣列 電晶體之汲極連接至感測放大哭〜P3) 2中- 7。 口〇 电路(S0 〜S7，E0 感測放大益電路（S 〇〜$ 7，£ 〇 之記憶體單元電晶體與奇偶种對了 E3 ) 7係偵測被選取 訊。 、早元電晶體内被寫入之資 錯誤摘測電路（ECC1 ) 8與錯誤於 (ECC2 ) 9，根據由奇偶校對單愈，正解碼器電路 訊，分別用來決定是否有錯誤發，、，圮憶體單元所得之資 位置。 & 並且確定錯誤位元之 校正電路（CR2〜CR7)10侬摅扭站 (ECC2 ) 9輸出之錯誤校正偉# ^曰；：校正解碼器電路 料。 “虎的才曰不’校正位元之資 輸出暫存電路（GB)11係將校正電 10與感測放大器（SO、S1 ) 7之鈐屮次』丨 ^7 ) SW)傳送至外部系統7。之輸出貝料⑽、㈤、 位址暫存電路（AB)3、預先解碼電路 向選擇電路（YC、YP)5a、5b，xw f 6、感測放大器電路（S。〜S7、E〇〜E3)7以及輸出暫存)電 路（OB ) 11之功此與構造係與習知之半導體 相同，因此其說明部分將省略。 在本貝施例中备選取離字元選擇線驅動器^ 2最遠的 記憶體單元㈣（⑶與C1)1中之—單元時，由記憶體單 兀陣列（CO、C1 ) 1所讀取之資料，僅通過如圖7所示電路
第17頁 546662 五 .、發明說明（13) -------- 中之感測放大器電路（S〇、S1 ) 7，傳送至輪出 (0B ) 11，而其它記憶體單元陣列（C2〜C7 ) j之=中'路 則透過感測放大器電路（S2〜S7 ) 7、錯誤偵測電^ ’ (ECC1 ) 8、錯誤校正解碼器電路（ECC2 ) 9以及伊π ^ 電路（CR2〜CR7)l〇傳送至輸出暫存電路（〇B) ^决杈正 因此，對於記憶體單元（c〇、C 1 )而言，資可、 ECC電路8、9輸出，這是因為其字元選擇線具有較、大7的繞過 阻與電容，在感測放大器進行讀取動作時，比 ^ ^電 字元選擇線起始點處之記憶體單元（關鍵讀取單頃^，近 說，前者會造成明顯的延遲效果。對記憶體單^來 )而言，其字元選擇線具有較小之電阻與電 〜c7 測放大器讀取其資料時，與讀取靠近字元給因此由感 之記憶體單元（關鍵讀取單元）之資料時相、、、广始點處 ECC電路8、9校正錯誤之後將資料輸出。此’並經由 情況為，單元之資料可透過ECC電路8、9加^造之配置 兀之貧料亦可在繞過Ecc電路8、9情 =取，且單 元。 1月，兄下輪出各個位 本實施例之運作方式現在將描述如下‘ 置，係將錯誤校正功能應用在一8_位 本只轭例之裝 上，而感測放大器之輸出端輸出其餘二:二内之六個位元 行錯誤校正功能。 元時，則未施 假使此8-位元記憶體單元資料 C4、C5、C6、C7 )係⑴01〇11〇 ) 、C2、C3、 未施行於離字元選擇線驅動器12 於錯誤校正功能並 u的早兀（C0、C1 )之 546662 五、發明說明（14) 上’因此ECC功能係用來校正資料内 -位元。將此條件代入行列式、（方程;、個位元中的某 奇偶校對資料可確定為（P0、ρι、P2 "、，則本例中之 )。因此假設要檢查的資料為（p〇 、 3) = (Olio C3、c4、C5、C6、C7)，則本例中直 之資料）為（0110010110)。圖的貧料（不含錯誤 信號與錯誤位元之間的關係對應表。σ技術中錯誤校正 假使資料中並沒有檢查出錯誤， 測電路的輸出端（DO、D1、D2、D3) /斤示之錯誤偵 此，圖9所示接收D0〜D3信號的錯誤校正巧（二二)°因 ⑽、SY3、SY4、SY5、SY6、SY7)將 ^ 斋之輸出端 m 1 Π ^ ^ J 將成為（000000)。 對圖10中錯誤校正電路之輸出（SC2、SC3 a、SC7 )而言，感測放大器之輸出（c〇2、⑶3、eQ4、 C〇5、C06、C07)信號將被直接傳送至輸出暫存電路。剩 下不受錯誤校正功能影響的的感測放大器輪出信號⑶、ci 則直接由感測放大器傳送到輸出暫存電路。因此^當輸出 暫存器被設計成輸入信號與輸出信號相同時，最後:元 的輸出信號OUTO〜0UT7會與感測放大器的輸出（c〇〇、 C01、C02、C03、C04、C05、C06、C07)相同。 舉例而言，假設在欲檢查的資料當中，C〇 5這個資料 由於§己憶體單元的缺陷或其他因素，而被反相成"〇 „ (正 確資料為Π Γ )並且被輸出。那麼所檢查的（p〇、P1、 P2、P3、C0、C1、C2、C3、C4、C5、C6、C7)，其真實資 料為（0110010110 )時，結果將變成（〇11001〇〇1〇 )。在
第19頁 546662 五、發明說明（15) ' ---- ^情況下，錯誤偵測電路的輪出（D〇、D1、D2、D3)將 d成（0101 )，而錯誤校正解碼器的輸出（SY2、SY3 ' 、SY5、SY6、SY7 )將變成（〇〇〇1〇〇 )，即只有SY5 變 ，1”。因此，感測放大器的輪出信號在傳送給輸出暫存 前’僅將C05反相。如上所述，由於記憶體單元的缺 日或其他原因，使得C05的實際資料被反相，故對c〇5會採 行錯誤校正功能。
如上所述’依據本實施例，相對於讀取靠近字元選擇 :起ϋ f處之記憶體單A (關鍵讀取單元）來說，由感測 大器讀取具有明顯延遲狀況之記憶體單元（c〇、π ) 時，被讀取的資料可繞過託^電路8、9而輸出。因此，若 Ak體單TO (CO、C1 )位置之字元選擇線13充電速度表示 成Te [ns] ’而C3位置之字元選擇線13充電速度表示成以 主（Te>Tm )，則在所有記憶體單元皆採用錯誤校正功 月b的情況之下’讀取速度可較先前技術增快Te — tp [ns ]。
本發明實際效果，參考圖丨2，即以N〇R型態單元構成 之罩幕式ROM等效電路圖，以及圖13，以N〇R型態單元構成 之罩幕式ROM的電路佈局圖說明如下。如圖12與圖7所示之 罩幕式ROM之記憶體單元係一通用範例，本發明可應用在 钱J可半導體A憶裝置上，其中裝置由於字元選擇線之電阻 與電谷影響’使得讀取資料時發生延遲現象。 、、圖12與圖13之電路包含N+擴散層配線D〇〇〜D〇7，其係 ^通運1108電晶體所構成之記憶體單元電晶體(：〇()〜(：〇7、 C10〜C17之沒極電極，N+擴散層配線s〇〇〜s〇7係記憶體單
546662 五、發明說明（16) 元之源極電極’多晶矽配線WO 1〜W0 2係記憶體單元之閘極 電極’相鄰之記憶體單元電晶體之間則形成元件阻隔區域 (由場氧化膜所構成）F00〜F06，而字元選擇線驅動器 I 0 1、I 0 2係將字元選擇線充電至高位準，並且啟動以字元 選擇線作為共同閘極輸入端之記憶體單元電晶體。 圖1 2與圖7中字元選擇線之配線長度係由擴散層配線 之配線間隔與兄憶體單元在字元方向’的位元數目所決定。 在f幕式ROM每單位位元之價格較低的情況下，有必要減 少字疋選擇線的位元數目以縮減晶片尺寸，通常所使用之 長度約為1024位元。 關於擴散層之配線間隔，以目前可行的光刻技術來 看’適當之大个約為1 # m。因此常用的罩幕式R〇M之字元 ^ $線’其配線長度W1約為1 0 0 0 // m，比起其他信號線要 來，長。於圖12中，假設CO〇為位於字元選擇線起始位置 =單元’而C07為沿著字元選擇線方向由c〇〇算起第1〇24個 單元，由畺測結果已證實C 〇 〇與C 〇 7之間讀取速度之差約為 1 5 n s ° ^現在將對本發明之實施例與先前技術實施例進行比
較、。在圖7 (本發明之實施例）與圖丨（先前技術）中，字 =選擇線之位元長度以L位元表示，C1、c〇單元區域所包 '之圮憶體單元電晶體，係位於由字元選擇線起始點算起 一 位置以後區域中。C 2〜C 7單元區域所包含之記憶體單 凡電晶體，係位於由字元選擇線起始點算起〇%〜75 内之區域。 直
第21頁 546662 五、發明說明（17) 在先前技術中，由於錯誤校正功能係在由c 0〜C7讀取 資料時實施，因此當由C 0區域選取資料時，將產生最差的 讀取情況’這是由於字元選擇線與ECC電路所產生之延遲 相當明顯。 相反地，在本實施例的情況下，由於c〇、C 1並未包含 ECC電路所產生之延遲，因此最差的讀取情況發生在選取 C2區域之單元時。由於C2之字元選擇線所產生的延遲，為 選取字70選擇線終點處單元時所產生之延遲的7 5%，依照 比例計算，與先前技術中採用字元選擇線⑶所產生之延遲 相比，讀取速度可增快2 5%。 如上所述，依據本發明 讀取速度與偵錯效果，且可 由於受字元選擇線延遲現象 其資料輸出時並未施行錯誤 擇線端點位置的記憶體單元 最遠的位置）被選取時並未 記憶體單元則予以實行。 ’此罩幕式ROM具有相當快的 達到相當高的操作速度，這是 影響最為嚴重的記憶體單元， 校正功能，亦即當接近字元選 (離驅動字元選擇線之反相器 方也行錯誤校正功能，而對其它
在此’雖已針對目前所思 描述，吾等應了解本發明尚可 本發明之基本精神與觀點的情 本發明之所有變化。 及之本發明較佳實施例加以 具有各種變化，故在不違背 況下’申請專利範圍係涵蓋
第22頁 546662 圖式簡單說明 圖1係一方塊圖，說明一 m 巧 先前技術之罩幕式ROM。 圖2係一用來檢查上述裝 圖3係上述裝置之錯誤偵之矩車#“卜 衣罝心游♦偵剛電路圖。 圖4係說明先前技術範你丨 一 > Μ ^ u + 例中錯誤校正信號與錯誤位兀 之間關聯性之表格。 圖5係先前技術範例中扭^ 圖 汀章a Υ錯辦校正解碼器電路之電路 圖6係先前技術範例中钭 ^ $ 柒校正電路之電路圖。 8伤二十、ί發明實施例之罩幕式_的方塊圖。 施例之錯誤谓測電路的電路圖。 ^ ' ’L貝鉍例之錯块校正解碼器電路的電路圖。 圖1〇係上述實施例之錯誤校正電路的電路圖。 聯性 路圖 圖0 圖11係上述貫施例中錯誤校正信號與錯誤位元之間關 之表格。 圖12係上述貫施例之罩幕式R〇M單元的N〇R形式等效電 〇 圖13係上述實施例之罩幕式R〇M單元的n〇r形式佈局 【圖示符號說明】 1 記憶體單元陣列（C0〜C7 ) 2 奇偶校對單元陣列（P 〇〜p 3 ) 3 位址暫存電路（AB ) 4 預先解碼電路（pd )
546662 圖式簡單說明 5a Y方向選擇電路（YC) 5b Y方向選擇電路（YP) 6 X方向解碼器電路（X Ο ) 7 感測放大器電路（SO〜S7、EO〜E3 ) 8 錯誤偵測電路（ECC1 ) 9 錯誤校正解碼器電路（ECC2 ) 10 校正電路（CR0〜CR7 ) 11 輸出暫存電路（OB ) 12 字元選擇線驅動器 13 字元選擇線 100 〜1 04 XOR 閘 110 〜114 XOR 閘 120 〜1 23 XOR 閘 130 〜1 33 XOR 閘 AB 位址暫存電路 C0〜C7 記憶體單元 C0 0〜C07 感測放大器輸出信號 C10〜C 17 感測放大器輸出信號 CR0〜CR7 校正電路 D 0〜D 3 錯誤债測電路輸出信號 D 0 0〜D 0 7 N+擴散層配線 E 0〜E 3 感測放大電路 ECC1 錯誤偵測電路 ECC2 錯誤校正解碼器電路
第24頁 546662 圖式簡單說明 F00〜F06 元件阻隔區域 I 0 1、I 0 2 字元選擇線驅動器 0B 輸出暫存電路 OUTO〜0UT7 最後8-位元輸出信號 P0〜P3 奇偶校對單元 P00〜P03 奇偶校對單元輸出信號 PD 預先解碼電路 S 0 0〜S 0 7 N+擴散層配線 SO〜S7 感測放大器電路 SCO〜SC7 錯誤校正電路輸出信號 SY0〜SY7 錯誤校正解碼器電路輸出信號 W01、W0 2 多晶矽配線 X0X 方向解碼器電路 YCY 方向選擇電路 YPY 方向選擇電路
第25頁

Claims (1)

  1. $46662—一 修正Ji. i·雜件一 :中文申請專利範圍修正本 89109626 ?丨年 ί β 日 修正 號 種半導體 同時讀取 日月 --r- 出至外部，此 Μ 一記憶體 修成之矩陣所組 5 一記憶體 組，用以儲存 震，記憶體單元 原校對資料）之 質複數個位元之 m 一選擇電 f線，該字元 羞之記憶體單 望之記憶體單 項取電 個位元之第一 線與位元線交 記憶體單元群 第二資料裡， 線父又點位置 記憶裝 包含複 半導體 單元陣 成； 單元陣 該包含 群組， 第二資 第一資 路，其 選擇線元，以 元； 路，由 資料裡 叉點位 組中包 讀取該 之記憶 測電路 的第一 部份該 將該讀 置，其中經 數個位元之 吕己憶裝置包 列，其係由 列’其被分 有複數個位 用以儲存該 料，該奇偶 料剩餘部分 依據位址信 係通過位於 及一位元線 該第一記憶 ’讀取該選 置之記憶體 含有複數個 選擇裝置所 體單元資料 ，處理由該 資料以及該 包含複數個 取電路之輸 f外部輸入之一組位址信 第一資料，並將該資料輸 含： 複數個記憶體單元排列而 割成一第一記憶體單元群 兀之第一資料，以及一第 包含有複數個位元（奇偶 校對資料係依據該包含 預先決定； $ 號之組合，選取一字元 該記憶體單元陣列内一期 ，該位元線係連接至該期 體單元群組中包含有複數 擇裝置所選取之字元 口口一 ^ 〜卞疋選擇 早兀貧料，以及由該第二 位元（奇偶校對資料）: 選取之字元選擇線與位 f 讀取電路所讀到之該包人 包含有複數個位元的= 位元之第一資料，藉由= 出信號直接傳送至外部: 一錯誤偵 ΐ複數個位元 貝料，並將_ 卜部輪出電路
    第26頁 546662 修正 曰 =依據该包含複數個位元二次 一 70之第一資料剩餘部分;貧料，偵測該包含複數個 一錯誤校正解各之錯誤，· *信號轉換成_錯誤校】信铲其係T該錯誤侦測電路之輪 兀之第一資 ^ 以指出由該包含複數個 的位元；以及冑5亥錯⑸貞測電路之資料裡發生錯誤 誤’該5 :;路’利用錯誤校正信號校正資料中之铒 ”路:::该包含複數個位元之第-資料輸入;：:;； 複圍第二之 與電容而1々弟 枓裡頊取之育料由於信號線之電阻 正。 成延遲者，該資料不進行錯誤偵測與錯誤校 於作1崎專利範圍第1或2項之半導體記憶裝置，其中、、主目 選擇ί記憶體單元選擇信號之申請專利範圍第1項的字元 元之第ΐί阻與電容所引起之延遲，且於該包含複數個位 的記憶料中，由遠離驅動該字元選擇線之反相器位置 校正，。、、早70讀取資料時，對該資料進行錯誤偵測與錯誤 4隱ΐ ΐ請ΐ利範圍第1或2項之半導體記憶裝置，其中當記 凡選自於由驅動該字元選擇線之反相器算起，距離
    第27頁 20〇2, 01. 23. 027 546662
    第28頁 2002.01.23. 028
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