KR100331911B1

KR100331911B1 - 반도체 기억 장치

Info

Publication number: KR100331911B1
Application number: KR1020000026888A
Authority: KR
Inventors: 야마사끼가즈유끼
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1999-05-19
Filing date: 2000-05-19
Publication date: 2002-04-10
Also published as: TW546662B; JP2000331494A; KR20000077330A; US6262925B1

Abstract

워드 선택선 구동기로부터 먼 위치에 배치된 메모리 셀 어레이(C0 및 C1)의 셀을 선택하는 경우, 메모리 셀 어레이(C0, C1)로부터 판독되는 데이터는 감지 증폭기 회로(S0, S1)만을 경유하여 출력 버퍼 회로(OB)로 전송되는 한편, 다른 메모리 셀 어레이(C2∼C7)로부터의 데이터는 감지 증폭기 회로(S2∼S7), 에러 검출 회로(ECC1), 신드롬 디코더 회로(ECC2) 및 에러 정정 회로(CR2∼CR7)를 경유하여 출력 버퍼 회로(OB)로 전송된다. 워드 선택선의 저항 및 용량이 크고 감지 증폭기에 의한 판독이 워드 선택선의 개시점 부근에 배치된 메모리 셀(임계 판독 셀)의 판독에 비해 상당히 지연되는 메모리 셀(C0, C1)에 대해서는 ECC 회로를 우회하여 데이터가 출력된다. 워드 선택선의 저항 및 용량이 작고 감지 증폭기에 의한 판독이 워드 선택선의 개시점 부근에 배치된 메모리 셀(임계 판독 셀)의 판독과 등가인 메모리 셀(C2∼C7)에 대해서는, ECC 회로에서 에러를 정정한 후에 데이터가 출력된다. 이러한 구성에 의해, 고속의 액세스 능력 및 구제 효과를 겸비하며, 내장형 ECC를 갖는 대용량 마스크 ROM에 유용하게 적용되는 마스크 ROM이 달성될 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 여기서 구체화되는 에러 정정 회로(이후, ECC라 약칭함)를 갖는 반도체 기억 장치에 관한 것이다.

몇몇의 반도체 기억 장치는, 메모리 셀 어레이로부터 데이터의 판독 중에 에러가 발견되었을 때, 에러를 정정하기 위한 여기서 구체화되는 에러 정정 회로를 갖는다. ECC는 일반적으로 (1) 데이터에 에러 비트가 있는지를 검출하고, (2) 에러 비트의 위치를 판정하며, (3) 임의의 비트 길이의 데이터에 대하여 에러 비트를 정정하는 기능들을 갖는다. 기능 (1)은 1 비트의 패리티 비트를 추가함으로써 임의의 비트 길이의 데이터 내에 있는 에러들을 검출할 수 있지만, 기능 (2) 및 (3)을 실현하기 위해서는, 임의의 비트 길이의 데이터에 대하여 복수의 패리티 비트들이 요구된다.

일반적으로, 32 비트 데이터에서의 1 비트 에러의 정정은 6 패리티 비트가 요구되고, 16 비트 코드 워드에서의 1 비트 에러의 정정은 5 패리티 비트가 요구되며, 8 비트 코드 워드에서의 1 비트 에러의 정정은 4 패리티 비트가 요구된다. 1 단계의 정정에서 정정될 수 있는 에러 사이즈에 대해서는, 요구되는 패리티 비트 수를 고려하여, 반도체 기억 장치에서 ECC를 사용할 때 일반적으로 1 비트 정정이 사용된다.

내장형 ECC를 갖는 반도체 기억 장치, 특히 장치가 제조된 때 데이터의 판독만이 가능한 소위 마스크 ROM(read only Memory)에 적용되는 것이 일본 특개평5-20896호에 개시되어 있다. 이 종래의 반도체 기억 장치에 대하여 도 1을 참조하여 이하에 설명한다. 도 1은 8 비트 데이터에 포함된 1 비트 에러를 정정할 수 있는 ECC를 갖는 마스크 ROM의 블럭도이다.

도 1에서, 메모리 셀 어레이(C0-C7; 1)는 매트릭스 형태로 배열된 복수의 MOS 트랜지스터를 구비하는 메모리 셀 트랜지스터로 구성된다. 패리티 셀 어레이(P0-P3; 2)는 매트릭스 형태로 배열된 복수의 MOS 트랜지스터를 구비하는 패리티 셀(ECC 셀) 트랜지스터로 구성된다. 어드레스 버퍼 회로(AB; 3)는 외부로부터의 입력으로서 어드레스 신호를 수신하고 이 신호를 프리디코드 회로(4)로 출력한다. 프리디코드 회로(PD; 4)의 출력은 Y 선택 회로(YC, YP; 5a, 5b) 및 X 디코더 회로(X0; 6)에 입력된다. Y 선택 회로(5a)는 데이터 셀(메모리 셀)용 선택기이고, Y 선택 회로(5b)는 ECC 셀용 선택기이다. 프리디코드 회로(4), Y 선택 회로(YC, YP; 5a, 5b) 및 X 디코더 회로(X0; 6)는, 어드레스 버퍼 회로(AB; 3)로부터 출력되는 내부 어드레스 신호들의 조합에 따라, 메모리 셀 어레이(C0∼C7; 1) 및 패리티 셀 어레이(P0∼P3; 2) 내의 셀 트랜지스터들의 채널들을 통과하는 워드 선택선과, 메모리 셀 어레이(C0∼C7; 1) 및 패리티 셀 어레이(P0∼P3; 2) 내의 셀 트랜지스터들의 드레인에 접속되는 DIGIT선을 감지 증폭기 회로(S0-S7, E0-E3; 7)에 접속한다. 감지 증폭기 회로(S0∼S7, E0∼E3; 7)는 선택된 메모리 셀 트랜지스터 및 패리티 셀 트랜지스터 상에 기록된 정보를 검출한다. 에러 검출 회로(ECC1; 8) 및 신드롬 디코더 회로(ECC2; 9)는 패리티 셀 및 메모리 셀로부터의 정보에 기초하여 각각 에러가 있는지의 유무를 판정하고 에러 비트의 위치를 지정한다. 정정 회로(CR0∼CR7; 10)는 신드롬 디코터 회로(ECC2; 9)로부터 출력된 신드롬 신호에 의해 표시되는 비트의 데이터를 정정한다. 출력 버퍼 회로(OB; 11)는 정정 회로(CR0∼CR7; 10)의 출력 데이터(SC0∼SC7)를 외부 시스템으로 전달한다.

어드레스 버퍼 회로(AB; 3), 프리디코드 회로(PD; 4), Y 선택 회로(YC, YP; 5a, 5b), X 디코더 회로(X0; 6), 감지 증폭기 회로(S0∼S7, E0∼E3; 7) 및 출력 버퍼 회로(OB; 11)는 일반적으로 사용되는 반도체 기억 장치의 것과 동일한 기능을 수행하므로, 그의 설명은 생략한다.

8 비트 데이터에서 발생된 1 비트 에러를 정정할 수 있는 내장형 ECC를 갖는 마스크 ROM의 경우, 메모리 셀 어레이 내의 8 비트 메모리 셀들과 패리티 셀 어레이 내의 4 비트 패리티 셀들이 프리디코드 회로(PD), Y 선택 회로(YC, YP) 및 X 디코더 회로(X0)에 의해 선택되어, 8 비트 메모리 셀 데이터 및 4 비트 패리티 셀 데이터가 감지 증폭기 회로에 의해 판독된다.

불순물 이온들이 확산 중에 채널 존으로 주입되는지의 여부에 따라 "1" 또는 "0" 데이터가 메모리 셀 및 패리티 셀 내에 기록된다. 메모리 셀 트랜지스터 및 패리티 셀 트랜지스터가 NOR형 N 채널 트랜지스터로 형성된 경우, P형 이온(B 이온 등)이 불순물 이온으로서 사용된다.

이하, 감지 증폭기 출력을, 불순물 이온이 주입된 때에 H(High)라고 하고, 불순물 이온이 주입되지 않은 때에 L(Low)이라고 가정하여 설명한다.

마스크 ROM의 경우, 메모리 셀 트랜지스터 상에 기록될 데이터는 마스크 ROM의 사용자에 의해 결정된다.

한편, 패리티 셀에 기록될 데이터는 메모리 셀 트랜지스터의 데이터에 의해 결정된다. 어드레스 신호가 입력된 때, 예를 들면, 8 비트 데이터 C00, C01, C02, C03, C04, C05, C06, C07은 감지 증폭기에 의해 메모리 셀 C0, C1, C2, C3, C4, C5, C6, C7로부터 출력되고, 동시에 P00, P01, P02, P03은 어드레스 신호에 의해 선택되는 패리티 셀 P0, P1, P2, P3로부터 출력된다. 이 때, 패리티 셀 P0, P1, P2, P3은 다음의 수학식 1(행렬식)을 만족시키도록 결정된다.

여기서, H는 체크 매트릭스이고, V=[P00 P01 P02 P03 C00 C01 C02 C03 C04 C05 C06 C07]이다.

도 2에 도시된 수개의 체크 매트릭스 중 임의의 것이 사용되지만, 도 2의 체크 매트릭스 (1)을 이용하여 이하에 설명한다.

감지 증폭기로부터의 8 비트 출력 데이터가 (C00, C01, C02, C03, C04, C05, C06, C07) = (00101100)인 경우를 예로 든다. 수학식 1에 나타낸 행렬식에 8 비트 데이터와 도 2의 체크 매트릭스 (1)을 대입하여, 다음의 수학식 2 내지 5가 구해진다.

상기 수학식을 모드 2(이진수)로 계산함으로써, 8 비트 데이터 (C00, C01, C02, C03, C04, C05, C06, C07) = (00101100)에 대하여 (P00, P01, P02, P03) = (1010)의 패리티 셀 데이터가 구해진다.

상기 수학식들(수학식 2 내지 5)의 논리 회로를 도 3에 도시한다. 도 3에 도시된 회로는 XOR(배타적 논리합) 게이트로 구성되며, 이후 에러 검출 회로라 칭한다. 도 3에서, XOR(100, 101, 102, 103, 104)를 포함하는 회로 그룹(ECC10)은 수학식 2를 표현하고, XOR(110, 111, 112, 113, 114)를 포함하는 회로 그룹(ECC11)은 수학식 3을 표현하며, XOR(120, 121, 122, 123)를 포함하는 회로 그룹(ECC12)은 수학식 4를 표현하고, XOR(130, 131, 132, 133)를 포함하는 회로 그룹(ECC13)은 수학식 5를 표현한다.

예로서 이용되는 데이터 (P00, P01, P02, P03, C00, C01, C02, C03, C04, C05, C06, C07) = (101000101100) 내에 에러가 없는 경우, 에러 검출 회로의 출력 D0, D1, D2, D3은 모두 "0"이다. 한편, 메모리 셀 또는 패리티 셀에 이상이 있고 상기 데이터에 에러가 있는 경우, 에러 검출 회로의 출력 D0, D1, D2, D3 중 어느 것이 "1"로 전환된다. 에러 검출 회로의 출력 D0, D1, D2, D3은 신드롬 신호라 불린다. 8 비트 데이터 내의 1 비트 에러 정정을 수행하는 ECC에서는, 4 비트 길이의 신드롬 신호가 발생된다. 신드롬 신호는 에러의 유무 및 에러가 있을 때 에러의 위치를 나타낸다. 도 4는 이렇게 표시된 신드롬 신호와 에러 비트의 값을 나타낸다. 신드롬 신호값과 에러 비트 간의 대응은 도 2에 도시된 체크 매트릭스에 따라 변한다. 도 4에 도시된 대응은 도 2의 체크 매트릭스 (1)에 기초한다.

4 비트 길이의 신드롬 신호를 출력 비트 길이에 대응하는 8 비트 신호로 변환하는 회로를 도 5에 도시된 신드롬 디코더라 칭한다. 예를 들면, 데이터 C01에 에러가 있으면, 즉 C01이 "0"의 정정값에서 "1"로 변화되면, 신드롬 신호(D0, D1, D2, D3)는 도 4의 표에 따라 (1010)으로 되고, 신드롬 신호의 입력에 응답하여 신드롬 디코더 회로의 출력(SY0, SY1, SY2, SY3, SY4, SY5, SY6, SY7)은 (01000000)이다.

신드롬 디코더 회로의 출력은 도 6에 도시된 에러 정정 회로에 입력된다. 도 6에 도시된 에러 정정 회로는 감지 증폭기의 출력(C00, C01, C02, C03, C04, C05, C06, C07)과 신드롬 디코더의 출력(SY0, SY1, SY2, SY3, SY4, SY5, SY6, SY7)을 입력으로서 수신하는 8개의 2 입력 XOR 게이트로 구성된다. 2 입력 XOR 게이트의 입력 단자 중 하나가 "1" 신호를 수신한 경우, 게이트는 다른 입력의 반전인 출력을 전달하고, 입력 중 하나가 "0"인 경우, 다른 입력이 반전없이 출력된다. 이와 같이, 데이터가 에러를 포함하고 신드롬 디코더(SY0, SY1, SY2, SY3, SY4, SY5, SY6, SY7)의 출력이 "1" 비트를 포함하는 경우, 에러 정정 회로는 에러 비트에 대응하는 감지 증폭기의 출력의 반전인 출력을 제공한다. 이 예에서 C01이 에러를 갖기 때문에, SY1은 "1"로 설정되고, 에러 정정 회로는 SC1의 출력으로서 C01의 반전 데이터를 출력한다. SY1 이외의 모든 신드롬 디코더 출력이 "0"이므로, SC1을 제외한 에러 정정 회로의 모든 출력은 감지 증폭기 출력과 동일하다.

상술한 바와 같이, (C00, C01, C02, C03, C04, C05, C06, C07) = (00101100)의 참 데이터에 대하여, 메모리 셀의 불량 등에 기인하여 C01에 에러가 발생하기 때문에 감지 증폭기의 출력이 (C00, C01, C02, C03, C04, C05, C06, C07) = (01101100)로 변화되는 경우에도, 에러 정정 회로의 출력(SC0, SC1, SC2, SC3, SC4, SC5, SC6, SC7)은 (00101100)으로 된다. 에러 정정 회로의 출력 (00101100)이 참 데이터 (00101100)와 일치하기 때문에, 이는 에러 정정이 성공적으로 달성된 것을 의미한다.

그러나, 이러한 ECC를 갖는 반도체 기억 장치에서는, 최종 출력이 도 1에 도시된 바와 같이 감지 증폭기에 의해 메모리 셀로부터 데이터를 판독한 다음 에러 정정 회로, 신드롬 디코더 및 에러 정정 회로를 통한 프로세스로 결정되기 때문에, 8 비트 데이터의 1 비트 정정의 경우에, 장치의 액세스 속도는 내장형 ECC가 없는 경우보다도 4개의 XOR 게이트, 2개의 INV 게이트 및 1개의 NAND 게이트에 의한 처리 시간만큼 늦어진다. 64 비트 데이터 내의 1 비트를 정정하는 ECC의 액세스 속도의 측정은 내장형 ECC가 없는 경우와의 액세스 속도차가 약 10ns인 것을 나타내고 있다.

실제 반도체 기억 장치에서는, ECC 회로에 기인한 액세스 속도의 약 10ns의 지연에 의해 처리 속도의 요구가 충족되지 않은 경우, 종래 기술의 구성에서는 ECC의 논리 회로의 게이트 단수가 감소될 수 없기 때문에 ECC 회로 이외의 회로의 처리 속도를 증가시킬 필요가 있다. 마스크 ROM의 경우, 액세스 속도는 메모리 셀의 선택시 워드 선택선의 충전 시간과 DIGIT선의 충전 시간에 의해 가장 영향을 많이 받는다. 따라서, 다음과 같은 방법이 액세스 속도를 증가시키기 위해 사용될 수도 있다. (1) 메모리 셀 선택용 워드 선택선의 비트 길이를 감소시킴으로써 메모리 셀 선택 시간을 단축하여, 워드 선택선의 저항 및 용량을 감소시킨다. (2) 메모리 셀 선택용 DIGIT선의 비트 길이를 감소시킴으로써 메모리 셀 선택 시간을 단축하여, DIGIT선의 저항 및 용량을 감소시킨다.

그러나, 방법 (1)과 (2)를 적용한 경우, 메모리 셀 어레이의 분할수가 증가되어, XDEC 등의 주변 회로수가 증가하여 그 결과 칩 사이즈가 크게 되어버린다.

본 발명의 목적은 이러한 ECC를 갖는 대용량 마스크 ROM에서 유용하게 사용될 수 있고, 고속의 액세스 능력과 구제 효과를 겸비한 마스크 ROM을 제조할 수 있는 반도체 기억 장치를 제공하는 것에 있다.

본 발명에 따른 반도체 기억 장치는 복수의 비트들을 포함하는 제1 데이터가 외부로부터 입력되는 1조의 어드레스 신호를 이용하여 동시에 판독되고, 외부로 출력되도록 구성된다.

반도체 기억 장치는,

매트릭스 형태로 배열된 복수의 메모리 셀로 구성된 메모리 셀 어레이;

복수의 비트를 포함하는 제1 데이터를 저장하기 위한 제1 메모리 셀 그룹과, 복수의 비트를 포함하는 제1 데이터에 따라 미리 결정되는 복수의 비트를 포함하는 제2 데이터(패리티 데이터)를 저장하기 위한 제2 메모리 셀 그룹으로 분할된 메모리 셀 어레이;

어드레스 신호의 조합에 기초하여, 메모리 셀 어레이 내의 원하는 메모리 셀을 통과하는 워드 선택선 및 원하는 메모리 셀에 접속된 비트선을 선택하기 위한 선택 회로;

복수의 비트를 포함하는 제1 데이터가 저장된 제1 메모리 셀 그룹 중에서, 선택 회로에 의해 선택된 워드 선택선과 비트선의 교점에 배치된 메모리 셀로부터 데이터를 판독하고, 복수의 비트를 포함하는 제2 데이터(패리티 데이터)가 저장된 제2 메모리 셀 그룹 중에서, 선택 회로에 의해 선택된 워드 선택선과 비트선의 교점에 배치된 메모리 셀로부터 데이터를 판독하는 판독 회로;

판독 회로에 의해 판독된 복수의 비트를 포함하는 제1 데이터와 복수의 비트를 포함하는 제2 데이터를, 복수의 비트를 포함하는 제1 데이터의 일부에 대해서는 판독 회로의 출력을 외부 출력 회로를 통해 직접 외부로 전달하는 한편, 복수의 비트를 포함하는 제1 데이터의 나머지 부분에 대해서는 복수의 비트를 포함하는 제2 데이터에 따라 에러를 검출하는 에러 검출 회로;

에러 검출 회로의 출력을 복수의 비트를 포함하는 제1 데이터 중에서 에러 검출 회로에 입력된 데이터 내에 에러가 있는 비트를 표시하는 신드롬 신호로 변환하는 신드롬 디코더 회로; 및

신드롬 신호에 의해, 복수의 비트를 포함하는 제1 데이터 중에서, 에러 검출 회로에 입력된 데이터 내의 에러를 정정하는 에러 정정 회로

를 포함한다.

본 발명은 고속의 액세스 능력 및 구제 효과를 겸비한 내장형 ECC를 갖는 대용량의 마스크 ROM의 개발을 목적으로 한다. ECC를 채용한 경우, 감지 증폭기와 출력 회로 간의 논리 동작의 단수가 ECC 회로에 대응하는 수만큼 증가한다. 따라서, ECC를 사용하지 않는 경우에 비해, 논리 동작의 단수의 증가에 따른 지연에 기인하여 판독 속도가 감소된다. 비트 당 비용이 적은 마스크 ROM의 경우에는, 특히, 칩 사이즈를 감소시키기 위해 워드 선택선용 비트수를 증가시킬 필요가 있다. 따라서, ECC를 탑재한 경우, 지연에 의해 액세스 속도의 요구가 만족될 수 없다. 따라서, 본 발명은 워드 선택선의 지연에 가장 많이 영향을 받는 메모리 셀, 즉 워드 선택선의 말단(워드 선택선을 구동하기 위한 인버터로부터 가장 먼 위치) 부근에 배치된 메모리 셀이 선택된 경우에 에러 정정을 적용하지 않고서 데이터를 출력하는 한편, 다른 메모리 셀에 대하여 에러를 정정하도록 구성된다. 이러한 구성은 구제 효과 및 고속 동작을 겸비한 마스크 ROM을 달성한다.

본 발명의 본질, 원리 및 실용성은 첨부된 도면과 함께 다음의 상세한 설명으로부터 명백해질 것이다.

도 1은 종래 기술의 마스크 ROM의 블럭도.

도 2는 상기의 체크 매트릭스의 일례.

도 3은 상기의 에러 검출 회로도.

도 4는 종래예의 신드롬 신호와 에러 비트 간의 대응표.

도 5는 종래예의 신드롬 디코더 회로의 회로도.

도 6은 종래예의 에러 정정 회로의 회로도.

도 7은 본 발명의 실시예에 따른 마스크 ROM의 블럭도.

도 8은 상기 실시예의 에러 검출 회로의 회로도.

도 9는 상기 실시예의 신드롬 디코더 회로의 회로도.

도 10은 상기 실시예의 에러 정정 회로의 회로도.

도 11은 상기 실시예의 신드롬 신호와 에러 비트 간의 대응표.

도 12는 상기 실시예의 마스크 ROM용 NOR형 셀의 등가 회로도.

도 13은 상기 실시예의 마스크 ROM용 NOR형 셀의 레이아웃도.

<도면의 주요 부분에 대한 부호의 설명>

1, C0∼C7 : 메모리 셀 어레이

2, P0∼P3 : 패리티 셀 어레이

3, AB : 어드레스 버퍼

4, PD : 프리디코드 회로

5a, YC : 메모리 셀용 Y 선택 회로

5b, YP : 패리티 셀용 Y 선택 회로

6, X0 : X 디코더 회로

7, S0∼S7, E0∼E3 : 감지 증폭기

8, ECC1 : 에러 검출 회로

9, ECC2 : 신드롬 디코더

10, OR0∼OR7 : 에러 정정 회로

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 도 7은 본 발명의 제1 실시예에 따른 내장형 ECC를 갖는 마스크 ROM을 나타낸 블럭도이고, 도 8은 그의 에러 검출 회로의 회로도이며, 도 9는 그의 신드롬 디코더 회로의 회로도이고, 도 10은 그의 에러 정정 회로의 회로도이다.

제1 실시예에서는, 메모리 셀 어레이(C0∼C7; 1)가 매트릭스 형태로 배열된 복수의 MOS 트랜지스터로 구성된 메모리 셀 트랜지스터를 포함한다. 패리티 셀 어레이(P0∼P3; 2)는 매트릭스 형태로 배열된 복수의 MOS 트랜지스터로 구성된 패리티 셀 트랜지스터를 포함한다.

어드레스 버퍼 회로(AB; 3)는 어드레스 신호를 입력으로서 외부로부터 수신하여 프리디코더 회로(4)로 출력한다. 프리디코더 회로(PD; 4)는 Y 라인 프리디코드 신호를 ECC 셀 선택용 Y 선택 회로(YC; 5a)로 출력하고, X 라인 프리디코드 신호를 X 디코더 회로(X0; 6)로 출력한다. X 디코더 회로(X0; 6)는, 어드레스 버퍼 회로(AB; 3)로부터 출력되는 내부 어드레스 신호의 조합에 기초하여, 메모리 셀 어레이(C0∼C7; 1) 및 패리티 셀 어레이(P0∼P3; 2) 내의 셀 트랜지스터의 채널을 통과하는 워드 선택선과 메모리 셀 어레이(C0∼C7; 1) 및 패리티 셀 어레이(P0∼P3; 2) 내의 셀 트랜지스터의 드레인에 접속되는 DIGIT선을 감지 증폭기 회로(S0∼S7, E0∼E3; 7)에 접속한다.

감지 증폭기 회로(S0∼S7, E0∼E3; 7)는 선택될 메모리 셀 트랜지스터 및 패리티 셀 트랜지스터 상에 기록된 정보를 검출한다.

에러 검출 회로(ECC1; 8) 및 신드롬 디코더 회로(ECC2; 9)는 패리티 셀 및 메모리 셀로부터의 정보에 기초하여, 에러의 유무, 및 에러 비트의 위치를 판정한다.

정정 회로(CR2∼CR7; 10)는 신드롬 디코더 회로(ECC2; 9)로부터 출력된 신드롬 신호에 의해 표시되는 비트의 데이터를 정정한다.

출력 버퍼 회로(OB; 11)는 정정 회로(CR2∼CR7; 10) 및 감지 증폭기(S0, S1; 7)의 출력 데이터(C00, C01, SC2∼SC7)를 외부 시스템으로 전달한다.

어드레스 버퍼 회로(AB; 3), 프리디코드 회로(PD; 4), Y 선택 회로(YC, YP; 5a, 5b), X 디코더 회로(X0; 6), 감지 증폭기 회로(S0∼S7, E0∼E3; 7) 및 출력 버퍼 회로(OB; 11)는 일반적으로 사용되는 반도체 기억 장치와 기능 및 구성이 동일하므로, 그에 대한 설명은 생략한다.

이 실시예에서는, 워드 선택선 구동기(12)로부터 가장 멀리 배치된 메모리 셀 어레이(CO 및 C1; 1)의 셀이 선택된 경우, 메모리 셀 어레이(C0, C1; 1)로부터 판독된 데이터는 도 7에 도시된 회로들 중에서 감지 증폭기 회로(S0, S1; 7)만을통과하여 출력 버퍼 회로(OB; 11)로 전송되는 반면에, 다른 메모리 셀 어레이(C2∼C7; 1)로부터의 데이터는 감지 증폭기 회로(S2∼S7; 7), 에러 검출 회로(ECC1; 8), 신드롬 디코더 회로(ECC2; 9) 및 에러 정정 회로(CR2∼CR7; 10)를 경유하여 출력 버퍼 회로(OB; 11)로 전송된다.

따라서, 워드 선택선의 저항 및 용량이 크고 워드 선택선의 개시점 부근에 배치된 메모리 셀(임계 판독 셀)의 판독에 비해 감지 증폭기에 의한 판독 동작에서 상당한 지연을 일으키는 메모리 셀(C0, C1)에 대하여, 데이터는 ECC 회로(8, 9)를 우회하여 출력된다. 워드 선택선의 저항 및 용량이 작고 감지 증폭기에 의한 판독이 워드 선택선의 개시점 부근에 배치된 메모리 셀(임계 판독 셀)의 것과 등가인 메모리 셀(C2∼C7)에 대해서, 데이터는 ECC 회로(8, 9)에서 에러를 정정한 후 출력된다. 이러한 구성은 ECC 회로(8, 9)를 통해 데이터를 판독하는 셀들과 ECC 회로(8, 9)를 우회하여 데이터를 판독하는 셀들의 할당이 출력 비트마다 설정될 수 있도록 채용된다.

이제, 실시예의 동작에 대하여 설명한다. 이 실시예의 장치는 8 비트 데이터 중 6 비트에 에러 정정을 적용하고 나머지 2 비트에 대해서는 에러 정정을 적용하지 않고서 감지 증폭기의 출력을 출력한다.

8 비트 메모리 셀 데이터(C0, C1, C2, C3, C4, C5, C6, C7)가 (11010110)인 경우, 워드 선택선 구동기(12)로부터 가장 멀리 배치된 셀들(C0, C1)에는 에러 정정이 적용되지 않기 때문에, ECC의 기능은 데이터의 6 비트에서 한 비트를 정정한다. 이들 조건들을 행렬식(수학식 1)에 대입하여, 이 경우에 대해서는 패리티 데이터 (P0, P1, P2, P3) = (0110)이 결정된다. 따라서, 검사될 데이터를 (P0, P1, P2, P3, C2, C3, C4, C5, C6, C7)라 가정하면, 이 예에서의 참 데이터(에러가 없는 데이터)는 (0110010110)이다. 도 11은 이 실시예에서의 신드롬 신호와 에러 비트 간의 대응표를 나타낸다.

검사될 데이터 내에 에러가 없는 경우, 도 8에 도시된 에러 검출 회로의 출력(D0, D1, D2, D3)은 (0000)이 된다. 따라서, 입력으로서 D0∼D3을 채택하는 도 9의 신드롬 디코더의 출력(SY2, SY3, SY4, SY5, SY6, SY7)은 (000000)이 된다. 도 10의 에러 정정 회로의 출력(SC2, SC3, SC4, SC5, SC6, SC7)에 대해서는, 감지 증폭기의 출력(C02, C03, C04, C05, C06, C07)이 출력 버퍼 회로에 직접 전달된다. 에러 정정이 이루어지지 않은 감지 증폭기의 나머지 출력(C0, C1)은 감지 증폭기로부터 출력 버퍼 회로로 직접 전달된다. 따라서, 출력 버퍼의 입력 및 출력 신호가 서로 일치하도록 출력 버퍼를 설계한 경우, 최종의 8 비트 출력 OUT0∼OUT7은 감지 증폭기 출력(C00, C01, C02, C03, C04, C05, C06, C07)과 동일한 데이터가 된다.

검사될 데이터 중, 예를 들면 C05의 데이터가 불량 메모리 셀 또는 다른 이유로 인해 "0"(참 데이터는 "1")으로 반전되어 출력된 것으로 가정하면, 검사될 데이터(P0, P1, P2, P3, C0, C1, C2, C3, C4, C5, C6, C7)는 참 데이터 (0110010110)에 대하여 (0110010010)이 된다. 이 경우, 에러 검출 회로의 출력(D0, D1, D2, D3)은 (0101)이 되고, 신드롬 디코더의 출력(SY2, SY3, SY4, SY5, SY6, SY7)은 SY5만이 "1"값을 갖는 (000100)이 된다. 따라서, 감지 증폭기 출력 C05만이 출력 버퍼로 전송되기 전에 반전된다. 상술한 바와 같이, 참 데이터가 불량 메모리 셀 또는 다른 이유로 인해 C05에 제공되기 때문에, C05에 대하여 에러 정정이 적용되는 것을 알 수 있다.

이 실시예에 따르면, 상술한 바와 같이, 감지 증폭기에 의한 판독이 워드 선택선의 개시점 부근에 배치된 메모리 셀(임계 판독 셀)의 판독에 대하여 상당한 지연을 수반하는 메모리 셀(C0, C1)에 대해서는, 판독된 데이터가 ECC 회로(8, 9)를 우회하여 출력된다. 따라서, 메모리 셀(C0, C1)의 위치에서의 워드 선택선의 충전 속도를 Te [ns]라 표기하고, C3의 위치에서의 워드 선택선(13)의 충전 속도를 Tm [ns]이라 표기한 경우(Te＞Tm), 모든 메모리 셀에 대하여 에러 정정이 적용되는 종래 기술에 비해 Te-tp [ns]만큼 액세스 속도가 증가될 수 있다.

이하, 본 발명의 실제 효과에 대하여 마스크 ROM의 NOR형 셀들의 등가도를 도시하는 도 12 및 마스크 ROM의 NOR형 셀의 레이아웃도를 도시하는 도 13을 참조하여 설명한다. 도 12 및 도 13에 도시된 마스크 ROM에 대한 메모리 셀이 일반적인 예이며, 본 발명은 워드 선택선의 저항 및 용량에 기인하여 데이터의 판독시에 지연이 발생되는 임의의 반도체 기억 장치에 적용될 수 있다.

도 12 및 도 13에 도시된 회로들은 N 채널 MOS 트랜지스터로 형성된 메모리 셀 트랜지스터 C00∼C07, C10∼C17과 메모리 셀의 드레인 전극을 형성하는 N⁺확산층 배선 D00∼D07, 메모리 셀의 소스 전극을 형성하는 N⁺확산층 배선 S00∼S07, 메모리 셀의 게이트 전극을 형성하는 다결정 Si 배선 W01∼W02, 인접하는 메모리 셀 트랜지스터 사이의 소자 분리 영역(필드 산화막으로 형성됨) F00∼F06, 및 워드 선택선을 H 레벨로 충전하여, 워드 선택선을 공통의 게이트 입력으로서 수신하는 메모리 셀 트랜지스터를 활성화시키는 워드 선택선 구동기 I01, I02를 포함한다.

도 12 및 도 13의 워드 선택선의 배선 길이는 확산층 배선의 배선 피치 및 메모리 셀의 워드 방향으로의 비트수에 의해 결정된다. 비트 당 비용이 적은 마스크 ROM의 경우, 칩 사이즈의 감소를 위해 워드 선택선의 비트 수를 감소시킬 필요가 있고, 약 1024 비트의 길이가 일반적으로 사용된다.

확산층의 배선 피치에 대해서는, 현재 가용한 리소그래피 기술의 관점에서 대략 1㎛가 적절하다. 따라서, 대략 1000㎛의 배선 길이를 갖는 일반적으로 사용되는 마스크 ROM의 워드 선택선은 다른 신호선보다 길게 된다. 도 12에서, 워드 선택선의 개시점에 배치된 셀을 C00이라 가정하고 C00으로부터 계수하여 워드 선택선의 방향으로 1024번째 셀을 C07이라 가정하면, C00과 C07의 판독 속도차가 대략 15ns인 것이 측정을 통해 검증되었다.

이제, 본 발명의 실시예와 종래 기술을 비교한다. 도 7(본 발명의 실시예) 및 도 1(종래 기술)에서, 워드 선택선의 비트 길이를 L 비트라 표기하면, C1, C0의 셀 영역은 그의 개시점으로부터 워드 선택선의 75% 이후의 영역에 배치된 메모리 셀 트랜지스터들을 포함한다. 셀 영역 C2∼C7은 그의 개시점으로부터 워드 선택선의 0% 내지 75%의 영역에 배치된 메모리 셀 트랜지스터들을 포함한다.

종래 기술에서는, C0∼C7 모두에서 데이터를 판독하는 경우에 에러 정정이 적용되기 때문에, 워드 선택선에 의한 지연과 ECC 회로에 의한 지연이 모두 보여지는 C0의 영역을 선택할 때 최악의 액세스가 생긴다.

이에 반해, 이 실시예의 경우, ECC 회로에 의한 지연이 C0, C1에 대하여 포함되지 않기 때문에, C2의 영역에 있는 셀을 선택할 때 최악의 액세스가 생긴다. C2에서의 워드 선택선의 지연이 비례 계산에 기초하여 워드 선택선의 단부에서의 셀을 선택하는 경우에 생긴 지연의 75%이기 때문에, 종래 기술에서의 워드 선택선 CR에 의한 지연에 비해 액세스 속도가 25% 증가된다.

상술한 바와 같이 본 발명에 따르면, 워드 선택선의 지연에 의해 영향을 가장 많이 받는 메모리 셀, 즉 워드 선택선의 말단(워드 선택선을 구동하는 인버터로부터 가장 먼 위치) 부근에 배치된 메모리 셀이 선택된 경우, 에러 정정을 적용하지 않고서 데이터를 출력하고, 그 외의 메모리 셀에 대해서는 에러 정정을 적용하기 때문에, 판독 속도가 빠르고 구제 효과 및 고속 동작을 겸비한 마스크 ROM이 달성될 수 있다.

본 발명의 바람직한 실시예에 대하여 설명했지만, 각종의 변형이 이루어질 수 있으며, 첨부된 특허청구범위는 본 발명의 사상 및 범주 내에서 이러한 변형을 모두 포함한다.

Claims

복수의 비트를 포함하는 제1 데이터가 동시에 판독되고 외부로부터 입력된 1조의 어드레스 신호에 의해 외부로 출력되는 반도체 기억 장치에 있어서,

매트릭스 형태로 배열된 복수의 메모리 셀로 구성된 메모리 셀 어레이;

복수의 비트를 포함하는 상기 제1 데이터를 저장하기 위한 제1 메모리 셀 그룹과, 복수의 비트를 포함하는 상기 제1 데이터에 따라 미리 결정된 복수의 비트를 포함하는 제2 데이터(패리티 데이터)를 저장하기 위한 제2 메모리 셀 그룹으로 분할된 메모리 셀 어레이;

상기 어드레스 신호의 조합에 따라, 상기 메모리 셀 어레이 내의 원하는 메모리 셀을 통과하는 워드 선택선 및 상기 원하는 메모리 셀에 접속된 비트선을 선택하기 위한 선택 회로;

복수의 비트를 포함하는 상기 제1 데이터가 저장된 상기 제1 메모리 셀 그룹 중에서, 상기 선택 회로에 의해 선택된 상기 워드 선택선과 상기 비트선의 교점에 배치된 메모리 셀로부터 데이터를 판독하고, 복수의 비트를 포함하는 상기 제2 데이터(패리티 데이터)가 저장된 제2 메모리 셀 그룹 중에서, 상기 선택 회로에 의해 선택된 상기 워드 선택선과 상기 비트선의 교점에 배치된 메모리 셀로부터 데이터를 판독하기 위한 판독 회로;

상기 판독 회로에 의해 판독된 복수의 비트를 포함하는 상기 제1 데이터 및 복수의 비트를 포함하는 상기 제2 데이터를, 복수의 비트를 포함하는 상기 제1 데이터의 일부에 대해서는 상기 판독 회로의 출력을 외부 출력 회로를 통해 외부로 직접 전달하는 한편, 복수의 비트를 포함하는 제1 데이터의 나머지에 대해서는 복수의 비트를 포함하는 상기 제2 데이터에 따라 에러를 검출하기 위한 에러 검출 회로;

상기 에러 검출 회로의 출력을 복수의 비트를 포함하는 상기 제1 데이터 중에서 상기 에러 검출 회로에 입력된 데이터 내에 에러가 있는 비트를 표시하기 위한 신드롬 신호로 변환하기 위한 신드롬 디코더 회로; 및

상기 신드롬 신호에 의해, 복수의 비트를 포함하는 상기 제1 데이터 중에서 상기 에러 검출 회로에 입력되는 데이터 내의 에러를 정정하기 위한 에러 정정 회로

를 포함하는 반도체 기억 장치.
제1항에 있어서, 복수의 비트를 포함하는 상기 제1 데이터 중에서 신호선의 저항 및 용량에 의해 판독이 지연되는 데이터에 대해서는 에러 검출 및 에러 정정이 적용되지 않는 반도체 기억 장치.
제1항 또는 제2항에 있어서, 복수의 비트를 포함하는 상기 제1 데이터 중에서, 상기 메모리 셀의 선택 신호인 청구항 1의 상기 워드 선택선의 저항 및 용량에 기인하는 지연에 주목하여, 상기 워드 선택선을 구동하기 위한 인버터로부터 멀리 배치된 메모리 셀로부터 판독된 데이터에 대해서는 에러 검출 및 에러 정정이 적용되지 않는 반도체 기억 장치.
제1항 또는 제2항에 있어서, 상기 워드 선택선을 구동시키기 위한 인버터로부터 상기 워드 선택선의 총 길이의 75% 이후의 영역에 배치되는 메모리 셀을 선택하는 경우에는 에러 검출 및 에러 정정이 적용되지 않는 반도체 기억 장치.