JP2001202792A

JP2001202792A - 半導体記憶装置のエラー訂正符号化方法及び半導体記憶装置

Info

Publication number: JP2001202792A
Application number: JP2000010300A
Authority: JP
Inventors: Hiromi Nobukata; 浩美信方
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-01-17
Filing date: 2000-01-17
Publication date: 2001-07-27

Abstract

(57)【要約】【課題】ＥＣＣ処理を行うようにした半導体記憶装置
で、読み出し時のＥＣＣ演算処理時間を短縮化できるよ
うにすると共に、ギャップレス読み出しを可能にする。【解決手段】書き込み時に、所定数の単位のデータに
対してエラー訂正符号を生成付加してメモリセルに書き
込み、読み出し時に、メモリセルから所定数の単位のデ
ータを上位側と下位側とに分割して読み出し、上位側か
ら読み出されたデータに対するシンドローム演算と、下
位側から読み出されたデータに対するシンドローム演算
とを並行して行い、下位側から読み出されたデータに対
するシンドローム演算の結果と、上位側から読み出され
たデータに対するシンドローム演算の結果とを合成し
て、所定数の単位のデータに対するシンドローム演算の
結果を得る。ＥＣＣ方式として、ハミング符号が用いら
れる。上位側のＥＣＣの演算処理と、下位側のＥＣＣの
演算処理とが並行して行われるため、ＥＣＣ演算の時間
がシリアル転送の１／２で終了でき、ギャップレス読み
出しを行うことが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、特に、ページ単
位で書き込み／読み出しを行なうようなＮＡＮＤ型のフ
ラッシュメモリに用いて好適な半導体記憶装置のエラー
訂正符号化方法及び半導体記憶装置に関するもので、特
に、ＥＣＣ（Error Correcting Codes）演算の時間を短
縮化して、ＥＣＣ演算を行ないながら、ギャップレス読
み出しを可能としたものに係わる。

【０００２】

【従来の技術】フローティングゲートを有するメモリセ
ルトランジスタを用いたフラッシュメモリでは、消去／
書き換えが繰り返されると、酸化膜の劣化が生じ、セル
不良がランダムに発生する。そこで、ＥＣＣを使って、
信頼性を高めることが行なわれている。

【０００３】すなわち、記録時に、所定単位のデータに
対して演算処理が行なわれてＥＣＣコードが生成され、
記録データに対してＥＣＣコードが付加されて、メモリ
セルへの書き込みが行なわれる。読み出し時には、メモ
リセルから読み出されたデータ及びＥＣＣコードから演
算処理が行なわれ、エラーの有無やエラーの位置が検出
され、訂正可能な場合には、エラー訂正が行なわれる。

【０００４】ＥＣＣ方式としては、エラー訂正コードの
生成やエラー訂正処理をするための演算回路を小型にで
きることから、巡回ハミング符号（ＣＲＣ（Cyclic Red
undancy Code））用いたものが提案されている。ＣＲＣ
符号は、生成多項式の割り算によりＥＣＣ演算を行なう
ものである。例えば、１ページが５１２バイトの従来の
ＮＡＮＤ型のフラッシュメモリでは、各ＩＯライン毎
に、ハミング演算を行う巡回ハミング符号が用いられ
る。

【０００５】

【発明が解決しようとする課題】ところが、ＣＲＣで
は、割り算でエラーチェック及びエラー箇所の特定を行
っているため、バイト単位で処理ができない。このた
め、読み出しにおいて、１ページ分のデータをラッチに
格納した後、１ページ分のデータをＥＣＣ演算回路に入
れた後でないと、エラーの有無、エラーがある場合のエ
ラー位置の特定ができない。

【０００６】この場合、１バイトのアクセス時間を５０
ｎ秒とすると、１ページが５１２バイトであるから、フ
ァーストアクセス後、５０ｎ秒×５１２＝２５．６μ秒後でないと、データを出力できないことになる。したが
って、図１１に示すように、メモリセル６０１において
１ページのファーストアクセスを行って、１ヘージの全
てのデータを２５．６μ秒かけてＥＣＣ演算回路６０３
に送ってから、ＥＣＣ演算回路６０３でＥＣＣ演算を行
ない、更に、２５．６μ秒のシリアル転送を行って、１
ページ分のデータの読み出しが終了する。

【０００７】また、ＥＣＣに関する回路規模削減のため
に、メモリコアのページラッチをレジスタとして用いる
場合には、次のページデータを出力するまでに、ファー
ストアクセスの読み出し時間に、２５．６μ秒を加えた
時間が必要になるため、ＥＣＣ演算に伴うアクセス速度
の時間の増大が大きい。

【０００８】ＣＲＣの単位をその半分の２５６バイトと
すれば、アクセス時間の増大は半減するが、ＥＣＣ用に
付加しなければならないデータ数が１８バイト（５１２
ビットの場合には１０バイト）となり、回路規模の増大
につながる。

【０００９】また、フラッシュメモリは、音楽データや
画像データを保存するための記憶媒体として用いられて
いる。音楽データや画像データでは、複数のページが連
続して読み出される。このような連続読み出しの場合に
は、１つのページを２つに分け、一方の領域でデータの
シリアル転送を行っている間に、他方の領域でファース
トアクセスを行うことで、ファーストアクセスの時間が
現れないようして、読み出し時間の短縮を図るようにし
た、ギャップレス読み出しと呼ばれる方法が用いられて
いる。

【００１０】図１２〜図１６は、従来のギャップレス読
み出しを説明するものである。図１２〜図１６におい
て、メモリセルアレイ５０１は、フローティングゲート
を有する複数のメモリセルトランジスタが縦続接続され
たＮＡＮＤストリングから構成されており、行方向に並
ぶメモリセルは共通のワード線に接続されてページが構
成される。ラッチ回路５０４は、ページ５０３の前半の
領域５０３Ａを取り込むラッチ回路５０４Ａと、ページ
５０３の後半領域５０３Ｂのデータを取り込むラッチ回
路５０４Ｂとに分かれている。

【００１１】複数のページを連続して読み出す場合に
は、最初のページ読み出しでは、図１２に示すように、
デコーダ５０２により、選択されたページ５０３のワー
ド線に読み出し電圧が与えられる。これと共に、ビット
線がプリチャージされ、ビット線にメモリセルの情報が
現れたら、ラッチパルスＬＡ及びＬＢにより、１ページ
分の前半の領域５０３Ａ及び５０３Ｂのメモリセルの情
報がラッチ回路５０４Ａ及び５０４Ｂにラッチされる。

【００１２】このようにしてファーストアクセスが終了
したら、図１３に示すように、ラッチ回路５０４Ａ及び
５０４Ｂにラッチされた読み出しデータが外部にシリア
ル転送される。

【００１３】１ページの前半のラッチ回路５０４Ａのシ
リアル転送を行いながら、図１４に示すように、選択さ
れたページ５０３のワード線に読み出し電圧が与えら
れ、これと共に、１ページの後半の領域５０３Ｂのビッ
ト線がプリチャージされ、ビット線に１ページの前半の
領域５０３Ｂのメモリセルの情報が現れたら、ラッチパ
ルスＬＢにより、１ページの後半の領域５０３Ｂのメモ
リセルの情報がラッチ回路５０４Ｂにラッチされる。こ
のようにして、１ページの後半のファーストアクセス
を、１ページの前半のシリアル転送の間に終了してお
く。

【００１４】そして、１ページの前半のシリアル転送が
終了したら、図１５に示すように、ラッチ回路５０４Ｂ
にラッチされた１ページの後半のシリアル転送が開始さ
れる。このとき、１ページの後半の領域５０３Ｂのファ
ーストアクセスは、１ページの前半の領域５０３Ａのシ
リアル転送の間に既に終了しているので（図１４参
照）、直ちに、シリアル転送を開始できる。

【００１５】それから、図１６に示すように、１ページ
の後半のラッチ回路５０４Ｂのシリアル転送を続けなが
ら、選択された次ページ５０３のワード線に読み出し電
圧が与えられ、これと共に、１ページの前半の領域５０
３Ａのビット線がプリチャージされ、ビット線に１ペー
ジの前半の領域５０３Ａのメモリセルの情報が現れた
ら、ラッチパルスＬＡにより、１ページの前半の領域５
０３Ａのメモリセルの情報がラッチ回路５０４Ａにラッ
チされる。このようにして、１ページの前半のファース
トアクセスを、１ページの後半のシリアル転送の間に終
了しておく。

【００１６】そして、１ページの後半のシリアル転送を
続け、１ページの後半のシリアル転送が終了されたら、
図１３に戻り、ラッチ回路５０４Ａにラッチされた次の
１ページの前半のシリアル転送が開始される。

【００１７】以下、同様にして、図１３〜図１６の動作
が行われ、１ページの一方の領域５０３Ａ、５０３Ｂで
データの転送を行っている間に、他方の領域５０３Ｂ、
５０４Ｂでファーストアクセスを行うことで、ファース
トアクセスの時間が現れなくなる。

【００１８】このようなギャップレス読み出しを行なう
と、ファーストアクセスの時間が現れなくなるため、図
１７に示すように、複数のページを連続して読み出した
ときに、シリアル転送の時間だけで読み出しが行え、読
み出し転送時間が改善される。

【００１９】図１７において、メモリセルアレイ７０１
の１ページは、例えば、５１２バイトからなり、１ペー
ジが５１２バイトのデータは、ページバッファ７０２Ａ
及び７０２Ｂにより、２５６バイトずつに分割される。
１ページの半分の２５６バイトのデータの転送時間は１
２．８μ秒であり、一方の領域でシリアル転送が行われ
ている１２．８μ秒の間に、他方の領域ではファースト
アクセスが行われる。このように、１ページを半分に分
け、一方の領域でシリアル転送している間に、他方の領
域でファーストアクセスを完了しておくことで、ギャッ
プレス読み出しが可能となる。

【００２０】ところで、フラッシュメモリでは、このよ
うなギャップレス読み出しを行う場合にも、ＥＣＣ処理
を行うことが望まれる。

【００２１】ところが、前述したようなＣＲＣコードを
用いる場合、従来のフラッシュメモリのＥＣＣ方式で
は、ＥＣＣ演算とシリアル読み出しの時間が等しくなる
ため、ギャップレス読み出しを実現することが難しくな
る。

【００２２】つまり、６４Ｍビットのフラッシュメモリ
では、ＣＲＣのエンコードは、ユーザの方で行うことを
前提としている。この場合、ユーザ側でギャップレスで
データを取り込んでＥＣＣ演算を行なって切れ目なくデ
ータを使うためには、メモリの外側にＥＣＣ演算回路
と、少なくとも、２５６バイトのバッファが必要にな
る。

【００２３】ＥＣＣ演算を行ってギャップレス読み出し
を行うためには、一方でシリアル転送をしている間に、
ファーストアクセスを行うと共に、ＥＣＣ演算を行って
エラーの有無やエラーが発生している場合にはエラー位
置の検出をしなければならない。

【００２４】ところが、ＣＲＣでは、データが揃わない
とＥＣＣ演算が行えないため、図１８に示すように、Ｅ
ＣＣ演算でデータを揃える時間と、シリアル転送の時間
とが略等しくなり、一方でシリアル転送を行っている間
に、ファーストアクセスを行うと共にＥＣＣ演算を行な
うことは困難である。

【００２５】図１８において、メモリセルアレイ８０１
に対して、１ページの前半の領域をラッチするページバ
ッファ８０２Ａと、１ページの後半の領域をラッチする
ページバッファ８０２Ｂが設けられる。そして、メモリ
セルアレイ８０１から読み出されたデータに対するＥＣ
Ｃ演算回路８０３Ｂが設けられる。

【００２６】図１８の例では、シリアル転送の時間が１
２．８μ秒であり、ギャプレス読み出しを行なうために
は、その間に、ファーストアクセスとＥＣＣ演算とを行
わなければならないが、ＥＣＣ演算に少なくとも１２．
８μ秒かかり、ファーストアクセスとＥＣＣ演算とを合
わせて１２．８μ秒以内に行うことはできない。

【００２７】そこで、１ページを例えば４分割し、１つ
の領域でシリアル転送を行っている間に、他の１つの領
域でファーストアクセスを行い、更に、他の１つの領域
で、ＥＣＣ演算を行うようにすることが考えられる。す
なわち、図１９に示すように、メモリセルアレイ９０１
の１ページに対して、ページバッファ９０２Ａ、９０２
Ｂ、９０２Ｃ、９０２Ｄが設けられる。また、ページバ
ッファ９０２Ａ及び９０２Ｃに対して、ＥＣＣ演算回路
９０３Ａが設けられ、ページバッファ９０２Ｂ及び９０
２Ｄに対して、ＥＣＣ演算回路９０３Ｂが設けられる。
ＥＣＣ演算単位は、１２８バイトとされる。各領域毎に
ＥＣＣ演算が順次行われ、その間、他の１つの領域では
シリアル転送が行われ、他の１つの領域では、ファース
トアクセスが行われる。

【００２８】この場合、１つの領域を出力する時間は、５０ｎ秒×１２８＝６．４μ秒となるが、６．４μ秒でファーストアクセスを終了する
ことは可能である。これにより、ギャップレス読み出し
は可能となる。

【００２９】ところが、上述のように、１ページを４分
割すると、エラー訂正の単位のデータ数が小さくなり、
図２０に示すテーブルのように、符号化率が低くなると
いう問題が生じる。

【００３０】つまり、図２０は、ＣＲＣコードの場合の
データの長さとエラーコードの長さと符号化率の関係を
示すものである。ＣＲＣの単位が５１２バイトのときに
は、ＥＣＣコードの数が１０バイトとなり、符号化率は
９８．１％であるが、ＣＲＣの単位を１２８バイトとす
ると、ＥＣＣコードの数は８バイトとなり、符号化率は
９４．１％となる。

【００３１】したがって、この発明の目的は、ＥＣＣ処
理を行うようにした半導体記憶装置で、読み出し時のＥ
ＣＣ演算処理時間を短縮化できるようにした半導体記憶
装置のエラー訂正符号化方法及び半導体記憶装置を提供
することにある。

【００３２】この発明の他の目的は、１ページを２つの
領域に分割し、一方でシリアル転送を行っている間に、
他方でメモリセルのアクセスを行なうようなギャップレ
ス読み出しを行う際に、ＥＣＣ演算が可能な半導体記憶
装置のエラー訂正方法及び半導体記憶装置を提供するこ
とにある。

【００３３】

【課題を解決するための手段】この発明は、書き込み時
に、所定数の単位のデータに対してエラー訂正符号を生
成付加してメモリセルに書き込み、読み出し時に、メモ
リセルから所定数の単位のデータを上位側と下位側とに
分割して読み出し、上位側から読み出されたデータに対
するシンドローム演算と、下位側から読み出されたデー
タに対するシンドローム演算とを並行して行い、下位側
から読み出されたデータに対するシンドローム演算の結
果と、上位側から読み出されたデータに対するシンドロ
ーム演算の結果とを合成して、所定数の単位のデータに
対するシンドローム演算の結果を得るようにした半導体
記憶装置のエラー訂正符号化方法である。

【００３４】この発明は、１ページを２つの領域に分割
し、一方の領域でシリアル転送を行っている間に、他方
の領域でメモリセルの情報を読み出すことで、複数のペ
ージのデータを連続的にシリアル転送するようにした半
導体記憶装置の読み出し方法において、書き込み時に、
所定数の単位のデータに対してエラー訂正符号を生成付
加してメモリセルに書き込んでおき、他方の領域でメモ
リセルの情報を読み出す際に、メモリセルから所定数の
単位のデータを上位側と下位側とに分割して読み出し、
上位側から読み出されたデータに対するシンドローム演
算と、下位側から読み出されたデータに対するシンドロ
ーム演算とを並行して行い、下位側から読み出されたデ
ータに対するシンドローム演算の結果と、上位側から読
み出されたデータに対するシンドローム演算の結果とを
合成して、所定数の単位のデータに対するシンドローム
演算の結果を得るようにした半導体記憶装置のエラー訂
正符号化方法。

【００３５】この発明は、所定数の単位のデータに対し
てエラー訂正符号を生成付加してメモリセルに書き込ん
で、エラー訂正処理を行うようにした半導体記憶装置に
おいて、メモリセルから読み出される所定数の単位のデ
ータを上位側と下位側とに分割する手段と、上位側から
読み出されたデータに対するシンドローム演算を行う手
段と、下位側から読み出されたデータに対するシンドロ
ーム演算を行う手段と、下位側から読み出されたデータ
に対するシンドローム演算の結果と、上位側から読み出
されたデータに対するシンドローム演算の結果とを合成
して、所定数の単位のデータに対するシンドローム演算
の結果を得る手段とを備え、上位側から読み出されたデ
ータに対するシンドローム演算と、下位側から読み出さ
れたデータに対するシンドローム演算とを並行して行う
ようにした半導体記憶装置である。

【００３６】エラー訂正処理単位が上位側と下位側とに
分けられ、ＥＣＣ方式として、ハミング符号が用いられ
る。非巡回型の符号の場合には、ＥＣＣ演算を、上位側
と下位側とに分けて行うことができる。上位側のＥＣＣ
の演算処理と、下位側のＥＣＣの演算処理とが並行して
行われるため、ＥＣＣ演算の時間がシリアル転送の１／
２で終了できる。

【００３７】このように、ＥＣＣ演算がシリアル転送の
１／２で終了できることから、１ページを２つの領域に
分け、一方でシリアル転送を行っている間に、ファース
トアクセスとＥＣＣ演算とを行って、ギャップレス読み
出しを行うことが可能である。

【００３８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。この発明の実施の形態で
は、ＥＣＣの演算単位を上位側と下位側とに２つに分
け、上位側のＥＣＣ演算と下位側のＥＣＣ演算とを並行
して行なっている。このように、ＥＣＣ演算を上位側と
下位側とで並行して行なうと、ＥＣＣの演算時間は半分
となる。

【００３９】ＥＣＣ方式としては、線形ブロック符号を
使用している。線形ブロック符号を使った場合には、Ｅ
ＣＣ演算がモジュロ２の加算（排他的論理和）となるの
で、演算単位のデータを上位と下位とに分けて、並列的
に演算することが可能である。なお、巡回ハミングコー
ド（ＣＲＣ（Cyclic Redundancy Code））では、ＥＣＣ
演算が生成多項式の割り算になるので、演算単位のデー
タが揃わないと、ＥＣＣ演算が行なえない。このため、
演算処理を並列的に行なうことは困難である。

【００４０】先ず、この発明の実施の形態を説明するの
に先立ち、ＥＣＣ方式として線形符号を使用したＮＡＮ
Ｄ型のフラッシュメモリについて説明する。この例で
は、ハミングコードが使われる。ハミングコードは、パ
リティ検査行列の各列が全ての異なるｍ次元の２元列ベ
クトルより構成される符号であり、単一の誤り訂正が可
能である。

【００４１】例えば、符号長が１６ビットとすると、Ｅ
ＣＣコードは５ビットとなる。この場合、図１に示すよ
うなテーブルを使って、５ビットのＥＣＣコードＣ₀〜
Ｃ_４が生成される。図１のテーブルにおいて、データは
「ｘ_０〜ｘ₁₅」で定義されており、「Ｃ₀〜Ｃ₃」が
生成されるＥＣＣコードである。Ｃ₀を「２⁰」、Ｃ₁
を「２¹」、Ｃ₂を「２²」、Ｃ₃を「２³」とし、デ
ータの番号で「１」が立つところに、図１に示すよう
に、丸印が付されている。ＥＣＣコード生成時には、丸
印が付されている所では、モジュロ２の加算が行なわれ
る。モジュロ２の加算は、具体的には、排他的論理和
（ＥＸ−ＯＲ）で行なわれる。

【００４２】なお、「ｘ₀」は、２進数で表すと「００
００」となって「１」が一つも立たないが、何等かの形
で演算に入っていないと、「ｘ₀」にエラーが発生した
場合に検出できないため、「ｘ₀」の演算を「Ｃ₀〜Ｃ
₃」に入れておく。そして、「Ｃ₄」に関しては、「ｘ
₀」を除く全てのデータの演算を行なう。

【００４３】そして、読み出し時には、読み出されたデ
ータ「ｘ₀」〜「ｘ₁₅」、「Ｃ₀」〜「Ｃ₄」に対し
て、図２に示すようなテーブルを使って、シンドローム
演算が行なわれる。

【００４４】したがって、ハミングコードを用いて、１
６ビットのデータに対して５ビットのＥＣＣコードを付
加したときの符号化処理の演算は、図１に示すテーブル
から、Ｃ₀＝ｘ₀＋ｘ₁＋ｘ₃＋ｘ₅＋ｘ₇＋ｘ₉＋ｘ₁₁＋ｘ
₁₃＋ｘ₁₅ Ｃ₁＝ｘ₀＋ｘ₂＋ｘ₃＋ｘ₆＋ｘ₇＋ｘ₁₀＋ｘ₁₁＋ｘ
₁₄＋ｘ₁₅ Ｃ₂＝ｘ₀＋ｘ₄＋ｘ₅＋ｘ₆＋ｘ₇＋ｘ₁₂＋ｘ₁₃＋ｘ
₁₄＋ｘ₁₅ Ｃ₃＝ｘ₀＋ｘ₈＋ｘ₉＋ｘ₁₀＋ｘ₁₁＋ｘ₁₂＋ｘ₁₃＋ｘ
₁₄＋ｘ₁₅ Ｃ₄＝ｘ₁＋ｘ₂＋ｘ₃＋ｘ₄＋ｘ₅＋ｘ₆＋ｘ₇＋ｘ
₈＋ｘ₉＋ｘ₁₀＋ｘ₁₁＋ｘ₁₂＋ｘ₁₃＋ｘ₁₄＋ｘ₁₅ （但し、加算はモジュロ２）のようになる。

【００４５】また、復号化時のシンドローム演算処理
は、図２に示すテーブルから、Ｓ₀＝ｘ₀' ＋ｘ₁' ＋ｘ₃' ＋ｘ₅' ＋ｘ₇' ＋
ｘ₉' ＋ｘ₁₁' ＋ｘ₁₃' ＋ｘ₁₅' ＋Ｃ₀' Ｓ₁＝ｘ₀' ＋ｘ₂' ＋ｘ₃' ＋ｘ₆' ＋ｘ₇' ＋
ｘ₁₀' ＋ｘ₁₁' ＋ｘ₁₄' ＋ｘ₁₅' ＋Ｃ₁' Ｓ₂＝ｘ₀' ＋ｘ₄' ＋ｘ₅' ＋ｘ₆' ＋ｘ₇' ＋
ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' ＋Ｃ₂' Ｓ₃＝ｘ₀' ＋ｘ₈' ＋ｘ₉' ＋ｘ₁₀' ＋ｘ₁₁' ＋
ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' ＋Ｃ₃' Ｓ₄＝ｘ₁' ＋ｘ₂' ＋ｘ₃' ＋ｘ₄' ＋ｘ₅' ＋
ｘ₆' ＋ｘ₇' ＋ｘ₈' ＋ｘ₉' ＋ｘ₁₀' ＋ｘ₁₁' ＋ｘ
₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' ＋Ｃ₄' （但し、加算はモジュロ２）のようになる。

【００４６】図３は、上述のようなハミングコードを使
用してＥＣＣ演算が行なえるようにしたＮＡＮＤ型のフ
ラッシュメモリの構成を示すものである。ＮＡＮＤ型の
フラッシュメモリでは、共通のワード線ＷＬ０〜ＷＬ１
５に接続されたメモリセルにより読み出しが行なわれ
る。

【００４７】図３において、メモリセルアレイ１には、
複数のＮＡＮＤ型のメモリストリングが配列される。Ｎ
ＡＮＤ型のメモリストリングは、縦続接続された例えば
１６個のメモリセルトランジスタＭＴ０、ＭＴ１、...
、ＭＴ１５と、縦続接続されたメモリセルトランジス
タのドレイン側に接続された選択ゲートトランジスタＳ
Ｇ１と、縦続接続されたメモリセルトランジスタのソー
ス側に接続された選択ゲートトランジスタＳＧ２とから
構成される。メモリセルトランジスタＭＴ０、ＭＴ
１、... 、ＭＴ１５は、フローティングゲートを有する
トランジスタである。

【００４８】選択ゲートトランジスタＳＧ１のドレイン
は、ビット線ＢＬ０、ＢＬ１、...ＢＬ２０に接続され
る。選択ゲートトランジスタＳＧ２のソースは、ソース
線Ｖｓに接続される。

【００４９】行方向に並ぶメモリセルトランジスタのゲ
ートは、共通のワード線ＷＬ０、ＷＬ１、... 、ＷＬ１
５に接続される。また、選択ゲートトランジスタＳＧ１
のゲートは、制御信号線ＤＳＧに接続され、選択ゲート
トランジスタＳＧ２のゲートは、制御信号線ＳＳＧに接
続される。これらのワード線ＷＬ０〜ＷＬ１５及び選択
ゲートの制御信号線ＤＳＧ及びＳＳＧは、図示していな
いロウデコーダに接続される。

【００５０】ビット線ＢＬ０、ＢＬ１、... 、ＢＬ２０
に対して、ラッチ回路Ｌ０、Ｌ１、... 、Ｌ２０が設け
られる。これらのラッチ回路Ｌ０〜Ｌ２０のうち、ラッ
チ回路Ｌ０、Ｌ１、... 、Ｌ１５は、ゲート用のトラン
ジスタＮ０、Ｎ１、... 、Ｎ１５を介して、Ｉ／Ｏバス
ラインＩＯ０、ＩＯ１、ＩＯ２、ＩＯ３に接続される。
トランジスタＮ０、Ｎ１、... のゲートには、カラム信
号Ｙ００、Ｙ０１、Ｙ０２、Ｙ０３が接続される。

【００５１】カラム信号Ｙ００〜０３は４本あり、カラ
ム信号Ｙ００は、トランジスタＮ０〜Ｎ３のゲートに接
続され、カラム信号Ｙ０１は、トランジスタＮ４〜Ｎ７
のゲートに接続され、カラム信号Ｙ０２は、トランジス
タＮ８〜Ｎ１１のゲートに接続され、カラム信号Ｙ０３
は、トランジスタＮ１２〜Ｎ１５のゲートに接続され
る。

【００５２】Ｉ／Ｏバスは４本のラインＩＯ０〜ＩＯ３
からなり、Ｉ／ＯバスＩＯ０には、ゲートトランジスタ
Ｎ０、Ｎ４、Ｎ８、Ｎ１２が接続され、Ｉ／ＯバスＩＯ
１には、ゲートトランジスタＮ１、Ｎ５、Ｎ９、Ｎ１３
が接続され、Ｉ／ＯバスＩＯ２には、ゲートトランジス
タＮ２、Ｎ６、Ｎ１０、Ｎ１４が接続され、Ｉ／Ｏバス
ＩＯ３には、ゲートトランジスタＮ３、Ｎ７、Ｎ１１、
Ｎ１５が接続される。

【００５３】このようなＮＡＮＤ型のフラッシュメモリ
では、共通のワード線ＷＬ０〜ＷＬ１５に接続されたメ
モリセルによりページが構成され、このページ単位で、
読み出しが行なわれる。

【００５４】ファーストアクセスでは、ロウデコーダ
（図示せず）により、ワード線ＷＬ０〜ＷＬ１５のうち
選択されたワード線に読み出し電圧が与えられ、他のワ
ード線及び選択信号線ＤＳＧ及びＳＳＧにハイレベルが
与えられ、各ビット線ＢＬ０、ＢＬ１、... がプリチャ
ージされる。これにより、各ビット線ＢＬ０、ＢＬ
１、... に各メモリセルの情報が現れる。このメモリセ
ルの情報は、ラッチ回路Ｌ０、Ｌ１、... に取り込まれ
る。

【００５５】ラッチ回路Ｌ０、Ｌ１、Ｌ２、... 、Ｌ１
５には、再生データｘ₀' 、ｘ₁'、ｘ₂' 、... 、ｘ
₁₅' が保持され、ラッチ回路Ｌ１６、Ｌ１７、Ｌ１８、
Ｌ１９、Ｌ２０には、再生ＥＣＣコードＣ₀' 、Ｃ₁'
、Ｃ₂' 、Ｃ₃' 、Ｃ₄' が保持される。これらのデ
ータ及びＥＣＣコードがＥＣＣ演算回路１０１に供給さ
れる。

【００５６】ＥＣＣ演算回路１０１では、ラッチ回路Ｌ
０、Ｌ１、Ｌ２、... 、Ｌ１５から送られてきたデータ
ｘ₀' 、ｘ₁' 、ｘ₂' 、... 、ｘ₁₅' 及びラッチ回路
Ｌ１６、Ｌ１７、Ｌ１８、Ｌ１９、Ｌ２０から送られて
きたＥＣＣコードＣ₀' 、Ｃ₁' 、Ｃ₂' 、Ｃ₃' 、Ｃ
₄' により、シンドローム演算が行なわれる。このシン
ドローム演算は、上述の図２に示すテーブルに基づいて
行なわれる。

【００５７】このとき、データｘ₀' 、ｘ₁' 、ｘ₂'
、... 、ｘ₁₅' は、４ラインのＩ／ＯバスＩＯ０〜Ｉ
Ｏ３を介して、ＥＣＣ演算回路１０１に転送される。

【００５８】先ず、最初のクロックで、カラム信号Ｙ０
０がハイレベルとなり、データｘ₀' 、ｘ₁' 、ｘ₂'
、ｘ₃' がＥＣＣ演算回路１０１に送られる。次のク
ロックで、カラム信号Ｙ０１がハイレベルとなり、デー
タｘ₄' 、ｘ₅' 、ｘ₆' 、ｘ₇' がＥＣＣ演算回路１
０１に送られる。次のクロックで、カラム信号Ｙ０２が
ハイレベルとなり、データｘ₈' 、ｘ₉' 、ｘ₁₀' 、ｘ
₁₁' がＥＣＣ演算回路１０１に送られる。次のクロック
で、カラム信号Ｙ０３がハイレベルとなり、データ
ｘ₁₂' 、ｘ₁₃' 、ｘ₁₄' 、ｘ₁₅' がＥＣＣ演算回路１０
１に送られる。したがって、ＥＣＣ演算回路１０１でシ
ンドローム演算を行なうためには、少なくとも、４クロ
ック必要になる。これは、１ページのデータをシリアル
転送するのと同じである。

【００５９】図４は、ＥＣＣ演算回路１０１の詳細を示
すものである。上述のように、ラッチ回路Ｌ０、Ｌ１、
Ｌ２、... 、Ｌ１５の出力は、Ｉ／ＯバスラインＩＯ０
〜ＩＯ３に送られる。また、ラッチ回路Ｌ１６〜Ｌ２０
の出力は、カウンタ１１〜１５に供給される。

【００６０】ＥＣＣ演算回路１０１は、カラム信号Ｙ０
０の出力によりＩ／ＯバスＩＯ０の出力をゲートするＡ
ＮＤゲートＧ８と、Ｉ／ＯバスＩＯ１の出力とＩ／Ｏバ
スＩＯ３の出力とのモジュロ２の加算を行なうＥＸ−Ｏ
ＲゲートＧ１と、カラム信号Ｙ００が「Ｈ」のときにＥ
Ｘ−ＯＲゲートＧ１の出力とＩ／ＯバスＩＯ０の出力と
のモジュロ２の加算を行なうＥＸ−ＯＲゲートＧ２と、
Ｉ／ＯバスＩＯ２の出力とＩ／ＯバスＩＯ３の出力との
モジュロ２の加算を行なうＥＸ−ＯＲゲートＧ３と、カ
ラム信号Ｙ００が「Ｈ」のときにＥＸ−ＯＲゲートＧ３
の出力とＩ／ＯバスＩＯ０の出力とのモジュロ２の加算
を行なうＥＸ−ＯＲゲートＧ４と、Ｉ／ＯバスＩＯ０の
出力とＩ／ＯバスＩＯ１の出力とのモジュロ２の加算を
行なうＥＸ−ＯＲゲートＧ５と、ＥＸ−ＯＲゲートＧ３
の出力とＥＸ−ＯＲゲートＧ５の出力とのモジュロ２の
加算を行なうＥＸ−ＯＲゲートＧ６と、カラム信号Ｙ０
０が「Ｈ」のときにＥＸ−ＯＲゲートＧ６の出力とＩ／
ＯバスＩＯ０の出力とのモジュロ２の加算を行なうＥＸ
−ＯＲゲートＧ７とを有している。

【００６１】ＥＸ−ＯＲゲートＧ２の出力は、データ信
号ＳＨＬ０として出力される。このデータ信号ＳＨＬ０
は、カラム信号Ｙ００が「Ｈ」のときには、ＳＨＬ０＝ＩＯ０＋ＩＯ１＋ＩＯ３となり、カラム信号Ｙ００が「Ｌ」のときには、ＳＨＬ０＝ＩＯ１＋ＩＯ３（但し、加算はモジュロ２）となる。

【００６２】ＥＸ−ＯＲゲートＧ４の出力は、データ信
号ＳＨＬ１として出力される。このデータ信号ＳＨＬ１
は、カラム信号Ｙ００が「Ｈ」のときには、ＳＨＬ１＝ＩＯ０＋ＩＯ２＋ＩＯ３となり、カラム信号Ｙ００が「Ｌ」のときには、ＳＨＬ１＝ＩＯ２＋ＩＯ３（但し、加算はモジュロ２）となる。

【００６３】ＡＮＤゲートＧ８の出力は、ＥＸ−ＯＲゲ
ートＧ９の一方の入力端に供給されるとともに、ＥＸ−
ＯＲゲートＧ１０の一方の入力端に供給される。ＥＸ−
ＯＲゲートＧ７の出力がデータ信号ＳＨＬ４としてカウ
ンタ１５に供給されると共に、ＡＮＤゲートＧ１１及び
ＡＮＤゲートＧ１２の一方の入力端に供給される。ＡＮ
ＤゲートＧ１１の他方の入力端にはアドレスＡ０Ｎが供
給され、ＡＮＤゲートＧ１２の他方の入力端にはアドレ
スＡ１Ｎが供給される。ＡＮＤゲートＧ１１の出力がＥ
Ｘ−ＯＲゲートＧ９の他方の入力端に供給される。ＡＮ
ＤゲートＧ１２の出力がＥＸ−ＯＲゲートＧ１０の他方
の入力端に供給される。

【００６４】ＥＸ−ＯＲゲートＧ９の出力は、データ信
号ＳＨＬ２として出力される。このデータ信号ＳＬＨ２
は、カラム信号Ｙ００が「Ｈ」のときには、ＳＨＬ２＝ＩＯ０となり、アドレスがＡ０が「Ｈ」のときには、ＳＨＬ２＝ＩＯ０＋ＩＯ１＋ＩＯ２＋ＩＯ３となり、カラム信号Ｙ０２が「Ｌ」のときには、ＳＨＬ２＝Ｌ（但し、加算はモジュロ２）となる。

【００６５】ＥＸ−ＯＲゲートＧ１０の出力は、データ
信号ＳＬＨ３として出力される。このデータ信号ＳＬＨ
３は、カラム信号Ｙ００が「Ｈ」のときには、ＳＨＬ３＝ＩＯ０となり、アドレスＡ１が「Ｈ」のときには、ＳＨＬ３＝ＩＯ０＋ＩＯ１＋ＩＯ２＋ＩＯ３となり、カラム信号Ｙ０１が「Ｌ」のときには、ＳＨＬ３＝０（但し、加算はモジュロ２）となる。

【００６６】ＥＸ−ＯＲゲートＧ７の出力は、データ信
号ＳＬＨ４として出力される。このデータ信号ＳＨＬ４
は、カラム信号Ｙ００が「Ｈ」のときには、ＳＨＬ４＝ＩＯ１＋ＩＯ２＋ＩＯ３となり、カラム信号Ｙ００が「Ｌ」のときには、ＳＨＬ４＝ＩＯ０＋ＩＯ１＋ＩＯ２＋ＩＯ３（但し、加算はモジュロ２）となる。

【００６７】以上のように、データ信号ＳＨＬ０〜ＳＨ
４からは、クロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４毎
に、Ｉ／ＯバスＩＯ０〜ＩＯ３からのデータの演算出力
が得られれる。この演算出力は、以下のようになる。

【００６８】(1) データ信号ＳＨＬ０は、クロックＣＫ１：ｘ₀' ＋ｘ₁' ＋ｘ₃' クロックＣＫ２：ｘ₅' ＋ｘ₇' クロックＣＫ３：ｘ₉' ＋ｘ₁₁' クロックＣＫ４：ｘ₁₃' ＋ｘ_１５’ となる。

【００６９】（２）データ信号ＳＨＬ１は、クロックＣＫ１：ｘ₀' ＋ｘ₂' ＋ｘ₃' クロックＣＫ２：ｘ₆' ＋ｘ₇' クロックＣＫ３：ｘ₁₀' ＋ｘ₁₁' クロックＣＫ４：ｘ₁₄' ＋ｘ₁₅' となる。

【００７０】(3) データ信号ＳＨＬ２は、クロックＣＫ１：ｘ₀' クロックＣＫ２：ｘ₄' ＋ｘ₅' ＋ｘ₆' ＋ｘ₇' クロックＣＫ３：「Ｌ」クロックＣＫ４：ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' となる。

【００７１】データ信号ＳＨＬ３は、クロックＣＫ１：ｘ₀' クロックＣＫ２：「Ｌ」クロックＣＫ３：ｘ₈' ＋ｘ₉' ＋ｘ₁₀' ＋ｘ₁₁' クロックＣＫ４：ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' となる。

【００７２】データ信号ＳＨＬ４は、クロックＣＫ１：ｘ₁' ＋ｘ₂' ＋ｘ₃' クロックＣＫ２：ｘ₄' ＋ｘ₅' ＋ｘ₆' ＋ｘ₇' クロックＣＫ３：ｘ₈' ＋ｘ₉' ＋ｘ₁₀' ＋ｘ₁₁' クロックＣＫ４：ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' となる。

【００７３】図４において、データ信号ＳＨＬ０〜ＳＨ
Ｌ４がカウンタ１１〜１５に供給される。カウンタ１１
〜１５の出力がＤフリップフロップ２１〜２５に供給さ
れる。Ｄフリップフロップ２１〜２５の出力が出力端子
３１〜３５から出力される。

【００７４】符号化時には、カウンタ１１〜１５で、４
クロック分のデータ信号ＳＨＬ０〜ＳＨＬ４をモジュロ
２で加算することで、ＥＣＣコードＣ₀〜Ｃ₄が求めら
れる。このＥＣＣコードは、Ｄフリップフロップ２１〜
２５に取り込まれる。そして、ゲートトランジスタ群Ｇ
２１を介してラッチＬ１６〜Ｌ２０にラッチされる。

【００７５】復号化時には、ラッチＬ１６〜Ｌ２０の出
力のＥＣＣコードＣ₀' 〜Ｃ₄' をカウンタ１１〜１５
にロードしておき、４クロック分のデータ信号ＳＨＬ０
〜ＳＨＬ４をモジュロ２で加算することで、シンドロー
ムＳ₀〜Ｓ₄が演算され、出力端子３１〜３５から出力
される。

【００７６】図５は、復号時の処理を示すタイミング図
である。図５において、最初のクロックＣＫ１のときに
は、カラム信号Ｙ００がハイレベルで、他のカラム信号
はローレベルである。また、アドレスＡ０及びＡ１はロ
ーレベルである。このとき、Ｉ／ＯバスＩＯ０〜ＩＯ３
からは、ラッチ回路Ｌ０〜Ｌ３にラッチされているデー
タｘ₀' 〜ｘ₃' が出力される。

【００７７】データ信号ＳＨＬ０は（ｘ₀' ＋ｘ₁' ＋
ｘ₃' ）となり、データ信号ＳＨＬ１は（ｘ₀' ＋
ｘ₂' ＋ｘ₃' ）となる。データ信号ＳＨＬ２はｘ₀'
となり、データ信号ＳＨＬ３はｘ₀' となり、データ信
号ＳＨＬ４は（ｘ₁' ＋ｘ₂' ＋ｘ₃' ）となる。

【００７８】次のクロックＣＫ２のときには、カラム信
号Ｙ０１がハイレベルで、他のカラム信号はローレベル
である。また、アドレスＡ０がハイレベルでアドレスＡ
１がローレベルである。

【００７９】このとき、Ｉ／ＯバスＩＯ０〜ＩＯ３から
は、ラッチ回路Ｌ４〜Ｌ７にラッチされているデータｘ
₄' 〜ｘ₇'が出力される。

【００８０】データ信号ＳＨＬ０は（ｘ₅' ＋ｘ₇' ）
となり、データ信号ＳＨＬ１は（ｘ₆' ＋ｘ₇' ）とな
り、データ信号ＳＨＬ２は（ｘ₄' ＋ｘ₅' ＋ｘ₆' ＋
ｘ₇' ）となり、データ信号ＳＨＬ３は「０」となり、
データ信号ＳＨＬ４は（ｘ₄' ＋ｘ₅' ＋ｘ₆' ＋ｘ₇'
）となる。

【００８１】次のクロックＣＫ３のときには、カラム信
号Ｙ０２がハイレベルで、他のカラム信号はローレベル
である。また、アドレスＡ０がローレベルでアドレスＡ
１がハイレベルである。

【００８２】このとき、Ｉ／ＯバスＩＯ０〜ＩＯ３から
は、ラッチ回路Ｌ８〜Ｌ１１にラッチされているデータ
ｘ₈' 〜ｘ₁₁' が出力される。

【００８３】データ信号ＳＨＬ０は（ｘ₉' ＋ｘ₁₁' ）
となり、データ信号ＳＨＬ１は（ｘ₁₀' ＋ｘ₁₁' ）とな
り、データ信号ＳＨＬ２は「Ｌ」となり、データ信号Ｓ
ＨＬ３は（ｘ₈' ＋ｘ₉' ＋ｘ₁₀' ＋ｘ₁₁' ）となり、
データ信号ＳＨＬ４は（ｘ₈' ＋ｘ₉' ＋ｘ₁₀' ＋ｘ₁₁'
）となる。

【００８４】次のクロックＣＫ４のときには、カラム信
号Ｙ０３がハイレベルで、他のカラム信号はローレベル
である。また、アドレスＡ０及びアドレスＡ１がハイレ
ベルである。

【００８５】このとき、Ｉ／ＯバスＩＯ０〜ＩＯ３から
は、ラッチ回路Ｌ１２〜Ｌ１５にラッチされているデー
タｘ₁₂' 〜ｘ₁₅' が出力される。

【００８６】データ信号ＳＨＬ０は（ｘ₁₃' ＋ｘ₁₅' ）
となり、データ信号ＳＨＬ１は（ｘ ₁₄' ＋ｘ₁₅' ）とな
り、データ信号ＳＨＬ２は（ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋
ｘ₁₅' ）となり、データ信号ＳＨＬ３は（ｘ₁₂' ＋
ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' ）となり、データ信号ＳＨＬ４
は（ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' ）となる。

【００８７】カウンタ１１〜１５の出力Ｒ０〜Ｒ４は、
最初に、制御信号ＸＬＤがローレベルになって、ラッチ
回路Ｌ１６〜Ｌ２０に保持されているＥＣＣコードの読
み出しデータＣ₀' 〜Ｃ₄' をロードしている。それか
ら、クロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４の立ち上
がりで、データ信号ＳＨＬ０〜ＳＨＬ４が加算されてい
く。その結果、クロックＣＫ４の立ち上がりで、シンド
ロームが求められる。求められたシンドロームは、制御
信号ＨＯＬＤで、Ｄフリップフロップ２１〜２５に保持
される。

【００８８】これに対して、この発明の実施の形態は、
上述のハミングコードを用いたフラッシュ型のメモリと
同様のＥＣＣ演算を行なうもので、ＥＣＣの演算単位の
上位側と下位側とで並列的に演算を行うことで、ＥＣＣ
の処理時間を半分にしたものである。

【００８９】図６はこの発明の実施の形態を示すもので
ある。図６において、メモリセルアレイには、複数のＮ
ＡＮＤ型のメモリストリングが配列される。ＮＡＮＤ型
のメモリストリングは、縦続接続された例えば１６個の
メモリセルトランジスタＭＴ０、ＭＴ１、... 、ＭＴ１
５と、縦続接続されたメモリセルトランジスタのドレイ
ン側に接続された選択ゲートトランジスタＳＧ１と、縦
続接続されたメモリセルトランジスタのソース側に接続
された選択ゲートトランジスタＳＧ２とから構成され
る。メモリセルトランジスタＭＴ０、ＭＴ１、... 、Ｍ
Ｔ１５は、フローティングゲートを有するトランジスタ
である。

【００９０】選択ゲートトランジスタＳＧ１のドレイン
は、ビット線ＢＬ０、ＢＬ１、...ＢＬ２０に接続され
る。選択ゲートトランジスタＳＧ２のソースは、ソース
線Ｖｓに接続される。

【００９１】行方向に並ぶメモリセルトランジスタＭＴ
０、ＭＴ１、... 、ＭＴ１５のゲートは、共通のワード
線ＷＬ０、ＷＬ１、... 、ＷＬ１５に接続される。ま
た、選択ゲートトランジスタＳＧ１のゲートは、制御信
号線ＤＳＧに接続され、選択ゲートトランジスタＳＧ２
のゲートは、制御信号線ＳＳＧに接続される。これらの
ワード線ＷＬ０〜ＷＬ１５及び選択ゲートの制御信号線
ＤＳＧ及びＳＳＧは、図示していないロウデコーダに接
続される。

【００９２】ビット線ＢＬ０、ＢＬ１、... 、ＢＬ２０
に対して、ラッチ回路Ｌ０、Ｌ１、... 、Ｌ２０が設け
られる。

【００９３】これらのラッチ回路のうち、前半のラッチ
回路Ｌ０〜Ｌ７は、ゲート用のトランジスタＮ０〜Ｎ７
を介して、左側のＩ／ＯバスＩＯ０Ｌ〜ＩＯ３Ｌに接続
される。後半のラッチ回路Ｌ８〜Ｌ１５は、ゲート用の
トランジスタＮ８〜Ｎ１５を介して、右側のＩ／Ｏバス
ＩＯ０Ｈ〜ＩＯ３Ｈに接続される。トランジスタＮ０、
Ｎ１、... 、Ｎ１５のゲートには、カラム信号Ｙ００、
Ｙ０１、Ｙ０２、Ｙ０３が接続される。

【００９４】カラム信号は４本あり、カラム信号Ｙ００
には、トランジスタＮ０〜Ｎ３のゲートが接続され、カ
ラム信号Ｙ０１には、トランジスタＮ４〜Ｎ７のゲート
が接続され、カラム信号Ｙ０２には、トランジスタＮ８
〜Ｎ１１のゲートが接続され、カラム信号Ｙ０３には、
トランジスタＮ１２〜Ｎ１５のゲートが接続される。

【００９５】Ｉ／Ｏバスは、スイッチ回路ＳＷ１によ
り、左右に分離可能とされた４本のラインＩＯ０Ｌ〜Ｉ
Ｏ３Ｌ及びＩＯ０Ｈ〜ＩＯ３Ｈからなる。

【００９６】Ｉ／ＯバスＩＯ０Ｌには、ゲートトランジ
スタＮ０、Ｎ４が接続され、Ｉ／ＯバスＩＯ１Ｌには、
ゲートトランジスタＮ１、Ｎ５が接続され、Ｉ／Ｏバス
ＩＯ２Ｌには、ゲートトランジスタＮ２、Ｎ６が接続さ
れ、Ｉ／ＯバスＩＯ３Ｌには、ゲートトランジスタＮ
３、Ｎ７が接続される。

【００９７】Ｉ／ＯバスＩＯ０Ｈには、ゲートトランジ
スタＮ８、Ｎ１２が接続され、Ｉ／ＯバスＩＯ１Ｈに
は、ゲートトランジスタＮ９、Ｎ１３が接続され、Ｉ／
ＯバスＩＯ２Ｈには、ゲートトランジスタＮ１０、Ｎ１
４が接続され、Ｉ／ＯバスＩＯ３Ｈには、ゲートトラン
ジスタＮ１１、Ｎ１５が接続される。

【００９８】スイッチ回路ＳＷ１は、ＥＣＣ演算のとき
には、左右のラインＩＯ０Ｌ〜ＩＯ３ＬとラインＩＯ０
Ｈ〜ＩＯ３Ｈとを分離し、データのシリアル転送のとき
には、左右のラインＩＯ０Ｌ〜ＩＯ３ＬとラインＩＯ０
Ｈ〜ＩＯ３Ｈとを接続するように設定される。

【００９９】左側のＩ／ＯバスＩＯ０Ｌ〜Ｉ／ＯバスＩ
Ｏ３Ｌには、下位側ＥＣＣ演算回路２０１が接続され
る。右側のＩ／ＯバスＩＯ０Ｈ〜Ｉ／ＯバスＩＯ３Ｈに
は、下位側ＥＣＣ演算回路２０２が接続される。

【０１００】ファーストアクセスでは、デコーダによ
り、ワード線ＷＬ０〜ＷＬ１５のうち選択されたワード
線に読み出し電圧が与えられ、他のワード線及び選択信
号線ＤＳＧ及びＳＳＧにハイレベルが与えられ、各ビッ
ト線ＢＬ０、ＢＬ１、... がプリチャージされる。これ
により、各ビット線ＢＬ０、ＢＬ１、... に各メモリセ
ルの情報が現れる。このメモリセルの情報は、ラッチ回
路Ｌ０、Ｌ１、... 、Ｌ２０に取り込まれる。

【０１０１】ラッチ回路Ｌ０、Ｌ１、Ｌ２、... 、Ｌ１
５には、データｘ₀' 、ｘ₁' 、ｘ₂'、... ｘ₁₅' が保
持され、ラッチ回路Ｌ１６、Ｌ１７、Ｌ１８、Ｌ１９、
Ｌ２０には、ＥＣＣコードＣ₀' 、Ｃ₁' 、Ｃ₂' 、Ｃ
₃' 、Ｃ₄' が保持される。

【０１０２】この例では、以下のようにして、シンドロ
ーム演算が行われる。

【０１０３】先ず、最初のクロックで、カラム信号Ｙ０
０及びＹ０２がハイレベルとなり、データｘ₀' 、
ｘ₁' 、ｘ₂' 、ｘ₃' 及びデータｘ₈' 、ｘ₉' 、ｘ
₁₀' 、ｘ₁₁' が下位側演算回路２０１及び上位側演算回
路２０２に送られる。次のクロックで、カラム信号Ｙ０
１及びＹ０３がハイレベルとなり、データｘ₄' 、
ｘ₅'、ｘ₆' 、ｘ₇' 及びデータｘ₁₂' 、ｘ₁₃' 、ｘ
₁₄' 、ｘ₁₅' が下位側演算回路２０１及び上位側演算回
路２０２に送られる。

【０１０４】下位側ＥＣＣ演算回路２０１では、ラッチ
回路Ｌ０、Ｌ１、Ｌ２、... 、Ｌ７から送られてきたデ
ータｘ₀' 、ｘ₁' 、ｘ₂' 、... 、ｘ₇' により、下
位側のＥＣＣ演算が行われる。上位側ＥＣＣ演算回路２
０２では、ラッチ回路Ｌ８、Ｌ９、Ｌ１０、... 、Ｌ１
５から送られてきたデータｘ₈' 、ｘ₉' 、ｘ₁₀'
、... 、ｘ₁₅' により、上位側のＥＣＣ演算が行われ
る。下位側のＥＣＣ演算と上位側のＥＣＣ演算とは、並
行して行われる。それから、下位側ＥＣＣ演算回路２０
１の出力と、上位側ＥＣＣ演算回路２０２の出力とが合
成されて、ＥＣＣ演算回路２０４に供給される。また、
ＥＣＣ演算回路２０４には、ラッチ回路Ｌ１６〜Ｌ２０
から送られてきた再生ＥＣＣデータＣ₀' 、Ｃ₁' 、Ｃ
₂' 、Ｃ₃' 、Ｃ₄' が供給される。

【０１０５】ＥＣＣ演算回路２０４で、下位側のＥＣＣ
演算回路２０１の出力と、上位側のＥＣＣ演算回路２０
２の出力と、ラッチ回路Ｌ１６〜Ｌ２０からのＥＣＣデ
ータＣ₀' 、Ｃ₁' 、Ｃ₂' 、Ｃ₃' 、Ｃ₄' により、
上述の図２に示すテーブルに基づいて、シンドローム演
算が行われる。

【０１０６】このように、シンドローム演算は、下位側
と上位側とで、並列処理が行われるため、２クロックで
終了する。

【０１０７】なお、このとき、スイッチＳＷ１は閉じら
れており、左右のＩＯバスＩＯ０Ｌ〜ＩＯ３Ｌと、ＩＯ
０Ｈ〜ＩＯ３Ｈとは切り離されている。

【０１０８】図７は、下位側ＥＣＣ演算回路２０１、上
位側ＥＣＣ演算回路２０２、ＥＣＣ演算回路２０４の詳
細を示すものである。上述のように、ラッチ回路Ｌ０、
Ｌ１、Ｌ２、... 、Ｌ１５の出力は、Ｉ／Ｏバスライン
ＩＯ０〜ＩＯ３に送られる。また、ラッチ回路Ｌ１６〜
Ｌ２０の出力は、カウンタ１１〜１５に供給される。下
位側ＥＣＣ演算回路２０１は、カラム信号Ｙ００の出力
によりＩ／ＯバスＩＯ０Ｌの出力をゲートするＡＮＤゲ
ートＧ２８と、Ｉ／ＯバスＩＯ１Ｌの出力とＩ／Ｏバス
ＩＯ３Ｌの出力とのモジュロ２の加算を行なうＥＸ−Ｏ
ＲゲートＧ２１と、カラム信号Ｙ００が「Ｈ」のときに
ＥＸ−ＯＲゲートＧ２１の出力とＩ／ＯバスＩＯ０Ｌの
出力とのモジュロ２の加算を行なうＥＸ−ＯＲゲートＧ
２２と、Ｉ／ＯバスＩＯ２Ｌの出力とＩ／ＯバスＩＯ３
Ｌの出力とのモジュロ２の加算を行なうＥＸ−ＯＲゲー
トＧ２３と、カラム信号Ｙ００が「Ｈ」のときにＥＸ−
ＯＲゲートＧ２３の出力とＩ／ＯバスＩＯ０Ｌの出力と
のモジュロ２の加算を行なうＥＸ−ＯＲゲートＧ２４
と、Ｉ／ＯバスＩＯ０Ｌの出力とＩ／ＯバスＩＯ１Ｌの
出力とのモジュロ２の加算を行なうＥＸ−ＯＲゲートＧ
２５と、ＥＸ−ＯＲゲートＧ２３の出力とＥＸ−ＯＲゲ
ートＧ２５の出力とのモジュロ２の加算を行なうＥＸ−
ＯＲゲートＧ２６と、カラム信号Ｙ００が「Ｈ」のとき
にＥＸ−ＯＲゲートＧ２６の出力とＩ／ＯバスＩＯ０の
出力とのモジュロ２の加算を行なうＥＸ−ＯＲゲートＧ
２７とを有している。

【０１０９】また、下位側ＥＣＣ演算回路２０１は、ア
ドレスＡ１Ｂにより、ＥＸ−ＯＲゲートＧ２２、ＥＸ−
ＯＲゲートＧ２４、ＥＸ−ＯＲゲートＧ２７の出力をゲ
ートするＡＮＤゲートＧ３１、Ｇ３２、Ｇ３３を有して
いる。

【０１１０】更に、下位側ＥＣＣ演算回路２０１は、ア
ドレスＡ０Ｎにより、ＡＮＤゲートＧ３３の出力をゲー
トするＡＮＤゲートＧ３４と、ＡＮＤゲートＧ２８の出
力とＡＮＤゲートＧ３４の出力とのモジュロ２の加算を
行うＥＸ−ＯＲゲートＧ３５とを有している。

【０１１１】上位側ＥＣＣ演算回路２０２は、Ｉ／Ｏバ
スＩＯ１Ｈの出力とＩ／ＯバスＩＯ３Ｈの出力とのモジ
ュロ２の加算を行なうＥＸ−ＯＲゲートＧ４１と、Ｉ／
ＯバスＩＯ２Ｈの出力とＩ／ＯバスＩＯ３Ｈの出力との
モジュロ２の加算を行なうＥＸ−ＯＲゲートＧ４２と、
Ｉ／ＯバスＩＯ０Ｈの出力とＩ／ＯバスＩＯ１Ｈの出力
とのモジュロ２の加算を行なうＥＸ−ＯＲゲートＧ４３
と、ＥＸ−ＯＲゲートＧ４２の出力とＥＸ−ＯＲゲート
Ｇ４３の出力とのモジュロ２の加算を行なうＥＸ−ＯＲ
ゲートＧ４４とを有している。

【０１１２】また、上位側ＥＣＣ演算回路２０２は、ア
ドレスＡ１Ｎにより、ＥＸ−ＯＲゲートＧ４１、ＥＸ−
ＯＲゲートＧ４２、ＥＸ−ＯＲゲートＧ４４の出力をゲ
ートするＡＮＤゲートＧ５１、Ｇ５２、Ｇ５３を有して
いる。

【０１１３】また、上位側ＥＣＣ演算回路２０２は、ア
ドレスＡ１Ｎにより、ＡＮＤゲートＧ５３の出力をゲー
トするＡＮＤゲートＧ５４と、アドレスＡ０Ｎにより、
ＡＮＤゲートＧ５３の出力をゲートするＡＮＤゲートＧ
５５とを有している。

【０１１４】そして、下位側ＥＣＣ演算回路２０１の出
力と上位側ＥＣＣ演算回路２０２の出力とを合成するた
めのＥＸ−ＯＲゲートＧ６１、Ｇ６２、Ｇ６３、Ｇ６
４、Ｇ６５が設けられる。

【０１１５】ＡＮＤゲートＧ３１の出力は、データ信号
ＳＬ０として出力される。このデータ信号ＳＨＬ０は、
カラム信号Ｙ００が「Ｈ」のときには、ＳＬ０＝ＩＯ０＋ＩＯ１＋ＩＯ３となり、カラム信号Ｙ０１が「Ｈ」のときには、ＳＬ０＝ＩＯ１＋ＩＯ３となり、アドレスＡ１Ｂが「Ｌ」のときには、ＳＬ０＝「Ｌ」（但し、加算はモジュロ２）となる。

【０１１６】ＡＮＤゲートＧ３２の出力は、データ信号
ＳＬ１として、出力される。このデータ信号ＳＬ１は、
カラム信号Ｙ００が「Ｈ」のときには、ＳＬ１＝ＩＯ０＋ＩＯ２＋ＩＯ３となり、カラム信号Ｙ０１が「Ｈ」のときには、ＳＬ１＝ＩＯ２＋ＩＯ３となり、アドレスＡ１Ｂが「Ｌ」のときには、ＳＬ１＝「Ｌ」（但し、加算はモジュロ２）となる。

【０１１７】ＥＸ−ＯＲゲートＧ３５の出力は、データ
信号ＳＬ２として出力される。このデータ信号ＳＬ２
は、カラム信号Ｙ００が「Ｈ」のときには、ＳＬ２＝ＩＯ０となり、カラム信号Ｙ０１が「Ｈ」のときには、ＳＬ２＝ＩＯ０＋ＩＯ１＋ＩＯ２＋ＩＯ３となり、アドレスＡ１Ｂが「Ｌ」のときには、ＳＬ２＝「Ｌ」（但し、加算はモジュロ２）となる。

【０１１８】ＡＮＤゲートＧ２８の出力は、データ信号
ＳＬ３として出力される。このデータ信号ＳＬ３は、カ
ラム信号Ｙ００が「Ｈ」のときには、ＳＬ３＝ＩＯ０となり、カラム信号Ｙ００が「Ｌ」のときには、ＳＨＬ３＝「Ｌ」となる。

【０１１９】ＡＮＤゲートＧ３３の出力は、データ信号
ＳＬ４として出力される。このデータ信号ＳＬ４は、カ
ラム信号Ｙ００が「Ｈ」のときには、ＳＬ４＝ＩＯ１＋ＩＯ２＋ＩＯ３となり、カラム信号Ｙ０１が「Ｈ」のときには、ＳＬ４＝ＩＯ０＋ＩＯ１＋ＩＯ２＋ＩＯ３となり、アドレスＡ１Ｂが「Ｌ」のときには、ＳＬ４＝「Ｌ」（但し、加算はモジュロ２）となる。

【０１２０】データ信号ＳＬ０〜ＳＬ４からは、クロッ
クＣＫ１、ＣＫ２毎に、Ｉ／ＯバスＩＯ０〜ＩＯ３から
のデータの演算出力が得られれる。この演算出力は、以
下のようになる。

【０１２１】(1) データ信号ＳＬ０は、クロックＣＫ１：ｘ₀' ＋ｘ₁' ＋ｘ₃' クロックＣＫ２：ｘ₅' ＋ｘ₇' （但し、加算はモジュロ２）となる。

【０１２２】(2) データ信号ＳＬ１は、クロックＣＫ１：ｘ₀' ＋ｘ₂' ＋ｘ₃' クロックＣＫ２：ｘ₆' ＋ｘ₇' （但し、加算はモジュロ２）となる。

【０１２３】(3) データ信号ＳＬ２は、クロックＣＫ１：ｘ₀'クロック CK2:x₄' ＋ｘ₅' ＋ｘ₆' ＋ｘ₇' （但し、加算はモジュロ２）となる。

【０１２４】データ信号ＳＬ３は、クロックＣＫ１：ｘ₀' クロックＣＫ２：「Ｌ」となる。

【０１２５】データ信号ＳＬ４は、クロックＣＫ１：ｘ₁' ＋ｘ₂' ＋ｘ₃' クロックＣＫ２：ｘ₄' ＋ｘ₅' ＋ｘ₆' ＋ｘ₇' （但し、加算はモジュロ２）となる。

【０１２６】また、ＡＮＤゲートＧ５１の出力は、デー
タ信号ＳＨ０として出力される。このデータ信号ＳＬ０
は、アドレスＡ１Ｎが「Ｌ」のときには、ＳＨ０＝「Ｌ」となり、アドレスＡ１Ｎが「Ｈ」のときには、ＳＨ０＝ＩＯ１＋ＩＯ３（但し、加算はモジュロ２）となる。

【０１２７】ＡＮＤゲートＧ５２の出力は、データ信号
ＳＨ１として出力される。このデータ信号ＳＨ１は、ア
ドレスＡ１Ｎが「Ｌ」のときには、ＳＨ１＝「Ｌ」となり、アドレスＡ１Ｎが「Ｈ」のときには、ＳＨ０＝ＩＯ２＋ＩＯ３（但し、加算はモジュロ２）となる。

【０１２８】ＡＮＤゲートＧ５５の出力は、データ信号
ＳＨ２として出力される。このデータ信号ＳＨ２は、カ
ラム信号Ｙ０３が「Ｌ」のときには、ＳＨ２＝「Ｌ」となり、カラム信号Ｙ０３が「Ｈ」のときには、ＳＨ２＝ＩＯ０＋ＩＯ１＋ＩＯ２＋ＩＯ３（但し、加算はモジュロ２）となる。

【０１２９】ＡＮＤゲートＧ５４の出力は、データ信号
ＳＨ３として出力される。このデータ信号ＳＨ３は、ア
ドレスＡ１Ｎが「Ｌ」のときには、ＳＨ３＝「Ｌ」となり、アドレスＡ１Ｎが「Ｈ」のときには、ＳＨ３＝ＩＯ０＋ＩＯ１＋ＩＯ２＋ＩＯ３（但し、加算はモジュロ２）となる。

【０１３０】ＡＮＤゲートＧ５３の出力は、データ信号
ＳＨ４として出力される。このデータ信号ＳＨ４は、ア
ドレスＡ１Ｎが「Ｌ」のときには、ＳＨ４＝「Ｌ」となり、アドレスＡ１Ｎが「Ｈ」のときには、ＳＨ４＝ＩＯ０＋ＩＯ１＋ＩＯ２＋ＩＯ３（但し、加算はモジュロ２）となる。

【０１３１】データ信号ＳＨ０〜ＳＨ４からは、クロッ
クＣＫ１、ＣＫ２毎に、Ｉ／ＯバスＩＯ０〜ＩＯ３から
のデータの演算出力が得られれる。この演算出力は、以
下のようになる。

【０１３２】(1) データ信号ＳＨ０は、クロックＣＫ１：ｘ₉' ＋ｘ₁₁' クロックＣＫ２：ｘ₁₃' ＋ｘ₁₅' （但し、加算はモジュロ２）となる。

【０１３３】(2) データ信号ＳＨ１は、クロックＣＫ１：ｘ₁₀' ＋ｘ₁₁' クロックＣＫ２：ｘ₁₄' ＋ｘ₁₅' （但し、加算はモジュロ２）となる。

【０１３４】(3) データ信号ＳＨ２は、クロックＣＫ１：「Ｌ」クロックＣＫ２：ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' （但し、加算はモジュロ２）となる。

【０１３５】データ信号ＳＨ３は、クロックＣＫ１：ｘ₈' ＋ｘ₉' ＋ｘ₁₀' ＋ｘ₁₁' クロックＣＫ２：ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' （但し、加算はモジュロ２）となる。

【０１３６】データ信号ＳＨ４は、クロックＣＫ１：ｘ₈' ＋ｘ₉' ＋ｘ₁₀' ＋ｘ₁₁' クロックＣＫ２：ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' （但し、加算はモジュロ２）となる。

【０１３７】図７において、データ信号ＳＬ０とデータ
信号ＳＨ１はＥＸ−ＯＲゲートＧ６１に供給され、モジ
ュロ２で加算される。ＥＸ−ＯＲゲートＧ６１の出力か
らデータ信号ＳＨＬ０が出力される。データ信号ＳＬ１
とデータ信号ＳＨ１はＥＸ−ＯＲゲートＧ６２に供給さ
れ、モジュロ２で加算される。ＥＸ−ＯＲゲートＧ６２
の出力からデータ信号ＳＨＬ１が出力される。データ信
号ＳＬ２とデータ信号ＳＨ２はＥＸ−ＯＲゲートＧ６３
に供給され、モジュロ２で加算される。ＥＸ−ＯＲゲー
トＧ６３の出力からデータ信号ＳＨＬ２が出力される。
データ信号ＳＬ３とデータ信号ＳＨ３はＥＸ−ＯＲゲー
トＧ６４に供給され、モジュロ２で加算される。ＥＸ−
ＯＲゲートＧ６４の出力からデータ信号ＳＨＬ３が出力
される。データ信号ＳＬ４とデータ信号ＳＨ４はＥＸ−
ＯＲゲートＧ６５に供給され、モジュロ２で加算され
る。ＥＸ−ＯＲゲートＧ６５の出力からデータ信号ＳＨ
Ｌ４が出力される。

【０１３８】データ信号ＳＨＬ０、ＳＨＬ１、ＳＨＬ
２、ＳＨＬ３、ＳＨＬ４は、カウンタ１１〜１５に供給
される。カウンタ１１〜１５の出力がＤフリップフロッ
プ２１〜２５に供給される。Ｄフリップフロップ２１〜
２５の出力が出力端子３１〜３５から出力される。

【０１３９】符号化時には、制御信号ＥＣＣＬＤが
「Ｌ」レベルになって、ＩＯ０ＬとＩＯ０Ｈ、ＩＯ１Ｌ
とＩＯ１Ｈ、ＩＯ２ＬとＩＯ２Ｈ、ＩＯ３ＬとＩＯ３Ｈ
は接続される。これにより、従来構成と同様に、カウン
タ１１〜１５で、４クロック分のデータ信号ＳＨＬ０〜
ＳＨＬ４をモジュロ２で加算することで、ＥＣＣコード
Ｃ₀〜Ｃ₄が求められる。このＥＣＣコードは、Ｄフリ
ップフロップ２１〜２５に取り込まれる。そして、ゲー
トトランジスタ群Ｇ２１を介してラッチＬ１６〜Ｌ２０
にラッチされる。

【０１４０】復号化時には、ラッチＬ１６〜Ｌ２０の出
力のＥＣＣコードＣ₀' 〜Ｃ₄' をカウンタ１１〜１５
にプリセットしておく。そして、制御信号ＥＣＣＬＤが
「Ｈ」レベルとなっているので、ＩＯ０ＬとＩＯ０Ｈ、
ＩＯ２ＬとＩＯ２Ｈ、ＩＯ３ＬとＩＯ３Ｈは切り離され
ていて、下位側と上位側とで並行してシンドローム演算
が行われる。これにより、２クロック分のデータ信号Ｓ
ＨＬ０〜ＳＨＬ４をモジュロ２で加算することで、シン
ドロームＳ₀〜Ｓ₄が演算され、出力端子３１〜３５か
ら出力される。

【０１４１】図８は、復号時の処理を示すタイミング図
である。図８において、制御信号ＸＬＤがローレベルに
なると、ラッチ回路Ｌ１６、Ｌ１７、Ｌ１８、Ｌ１９、
Ｌ２０にラッチされているデータがエラー訂正コードＣ
₀' 、Ｃ₁' 、Ｃ₂' 、Ｃ₃' 、Ｃ₄' がロードされ
る。そして、最初のクロックＣＫ１が入力される。

【０１４２】最初のクロックＣＫ１のサイクルでは、カ
ラム信号Ｙ００及びＹ０２がハイレベルで、カラム信号
Ｙ０１及びＹ０３はローレベルである。また、アドレス
Ａ０がローレベル、アドレスＡ１は全選択である。この
とき、Ｉ／ＯバスＩＯ０Ｌ〜ＩＯ３Ｌからは、ラッチ回
路Ｌ０〜Ｌ３にラッチされているデータｘ₀' 〜ｘ₃'
が出力される。また、Ｉ／ＯバスＩＯ０Ｈ〜ＩＯ３Ｈか
らは、ラッチ回路Ｌ８〜Ｌ１１にラッチされているデー
タｘ₈' 〜ｘ₁₁' が出力される。

【０１４３】このとき、データ信号ＳＬ０は（ｘ₀' ＋
ｘ₁' ＋ｘ₃' ）となり、データ信号ＳＨ０は（ｘ₉'
＋ｘ₁₁' ）となることから、データ信号ＳＨＬ０は、（ｘ₀' ＋ｘ₁' ＋ｘ₃' ）＋（ｘ₉' ＋ｘ₁₁' ）となる。

【０１４４】データ信号ＳＬ１は（ｘ₉' ＋ｘ₁₁' ）と
なり、データ信号ＳＨ１は（ｘ₁₀'＋ｘ₁₁' ）となるこ
とから、データ信号ＳＨＬ１は、（ｘ₀' ＋ｘ₂' ＋ｘ₃' ）＋（ｘ₁₀' ＋ｘ₁₁' ）となる。

【０１４５】データ信号ＳＬ２はｘ₀' となり、データ
信号ＳＨ１は「Ｌ」となることから、データ信号ＳＨＬ
２は、ｘ₀'となる。

【０１４６】データ信号ＳＬ３は、ｘ₀' となり、デー
タ信号ＳＨ３は（ｘ₈' ＋ｘ₉' ＋ｘ₁₀' ＋ｘ₁₁' ）と
なることから、データ信号ＳＨＬ３は、ｘ₀' ＋（ｘ₈' ＋ｘ₉' ＋ｘ₁₀' ＋ｘ₁₁' ）となる。

【０１４７】データ信号ＳＬ４は、（ｘ₁' ＋ｘ₂' ＋
ｘ₃' ）となり、データ信号ＳＨ４は（ｘ₈' ＋ｘ₉'
＋ｘ₁₀' ＋ｘ₁₁' ）となることから、データ信号ＳＨＬ
４は、（ｘ₁' ＋ｘ₂' ＋ｘ₃' ）＋（ｘ₈' ＋ｘ₉' ＋
ｘ₁₀' ＋ｘ₁₁' ）となる。

【０１４８】そして、クロックＣＬＫ１の立ち上がり
で、カウンタ１１〜１５の出力Ｒ０〜Ｒ４は、それまで
カウンタ１１〜１５にロードされているエラー訂正符号
Ｃ₀'〜Ｃ₄' と、これらのデータ信号ＳＨＬ０〜ＳＨ
Ｌ４をモジュロ２の演算をした値となる。

【０１４９】次のクロックＣＫ２のサイクルでは、カラ
ム信号Ｙ００及びＹ０２がローレベルで、カラム信号Ｙ
０１及びＹ０３はハイレベルである。また、アドレスＡ
０がハイレベル、アドレスＡ１は全選択である。このと
き、Ｉ／ＯバスＩＯ０Ｌ〜ＩＯ３Ｌからは、ラッチ回路
Ｌ４〜Ｌ７にラッチされているデータｘ₄' 〜ｘ₇'が
出力される。また、Ｉ／ＯバスＩＯ０Ｈ〜ＩＯ３Ｈから
は、ラッチ回路Ｌ１２〜Ｌ１５にラッチされているデー
タｘ₁₂' 〜ｘ₁₅' が出力される。

【０１５０】このとき、データ信号ＳＬ０は（ｘ₅' ＋
ｘ₇' ）となり、データ信号ＳＨ０は（ｘ₁₃' ＋ｘ₁₅'
）となることから、データ信号ＳＨＬ０は、（ｘ₅' ＋ｘ₇' ）＋（ｘ₁₃' ＋ｘ₁₅' ）となる。

【０１５１】データ信号ＳＬ１は（ｘ₆' ＋ｘ₇' ）と
なり、データ信号ＳＨ１は（ｘ₁₄'＋ｘ₁₅' ）となるこ
とから、データ信号ＳＨＬ１は、（ｘ₆' ＋ｘ₇' ）＋（ｘ₁₄' ＋ｘ₁₅' ）となる。

【０１５２】データ信号ＳＬ２は（ｘ₄' ＋ｘ₅' ＋ｘ
₆' ＋ｘ₇' ）となり、データ信号ＳＨ２は（ｘ₁₂' ＋
ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' ）となることから、データ信号
ＳＨＬ２は、（ｘ₄' ＋ｘ₅' ＋ｘ₆' ＋ｘ₇' ）＋（ｘ₁₂' ＋
ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' ）となる。

【０１５３】データ信号ＳＬ３は、「Ｌ」となり、デー
タ信号ＳＨ３は（ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' ）と
なることから、データ信号ＳＨＬ３は、（ｘ₁₂' ＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' ）となる。

【０１５４】データ信号ＳＬ４は、（ｘ₄' ＋ｘ₅' ＋
ｘ₆' ＋ｘ₇' ）となり、データ信号ＳＨ４は（ｘ₁₂'
＋ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' ）となることから、データ信
号ＳＨＬ４は、（ｘ₄' ＋ｘ₅' ＋ｘ₆' ＋ｘ₇' ）＋（ｘ₁₂' ＋
ｘ₁₃' ＋ｘ₁₄' ＋ｘ₁₅' ）となる。

【０１５５】そして、クロックＣＬＫ２の立ち上がり
で、カウンタ１〜１５の出力Ｒ０〜Ｒ４は、それまでカ
ウンタ１１〜１５の値（エラー訂正符号Ｃ₀' 〜Ｃ₄'
とクロックＣＬＫ１でのデータ信号ＳＨＬ０〜ＳＨＬ４
をモジュロ２演算した値）に、今回のデータ信号ＳＨＬ
０〜ＳＨＬ４がモジュロ２演算される。これにより、シ
ンドロームＳ₀〜Ｓ₄が求められる。

【０１５６】このように、この実施の形態では、上位側
のＥＣＣ演算と下位側のＥＣＣ演算とが並行して行われ
るため、従来の１／２の時間でＥＣＣ演算を実行するこ
とができる。

【０１５７】ＥＣＣ演算が従来の１／２の時間で実行で
きることから、１ページを２つの領域に分割し、一方で
シリアル演算を行っている間に、他方でファーストアク
セスを行うようなギャップレス読み出しが可能である。

【０１５８】つまり、１バイトの転送時間を５０ｎ秒と
し、１ページが５１２バイトであるとすると、シリアル
転送の時間は、５０ｎ秒×５１２＝２５．６μ秒であり、ギャップレス読み出しをする場合には、１ペー
ジの半分のデータの転送時間は、１２．８μ秒となる。

【０１５９】これに対して、上述のように、この発明で
は、ＥＣＣの演算時間を転送時間の１／２にすることが
できるため、ＥＣＣ演算はその半分の６．４μ秒で終了
できる。

【０１６０】このため、図９に示すように、１ページを
２つの領域に分割し、一方でシリアル演算を行っている
間に、他方でファーストアクセスとＥＣＣ演算とを行っ
てギャップレス読み出しが可能である。

【０１６１】図９において、メモリセルアレイ３０１に
対して、１ページの前半の領域をラッチするページバッ
ファ３０２Ａと、１ページの後半の領域をラッチするペ
ージバッファ３０２Ｂが設けられる。そして、ページバ
ッファ３０２Ａに対するＥＣＣ演算回路３０３Ａと、ペ
ージバッファ３０２Ｂに対するＥＣＣ演算回路３０３Ｂ
とが設けられる。ＥＣＣ演算回路３０３Ａ及び３０３Ｂ
は、上述したように、上位側の演算と下位側の演算とを
並列的に行うことで、シリアル転送の１／２の時間でＥ
ＣＣ演算を行える構成のものである。

【０１６２】１ページを５１２バイトとすると、１ペー
ジの半分の２５６バイトのデータの転送時間は１２．８
μ秒である。上述のように、この発明では、ＥＣＣの演
算時間を転送時間の１／２にすることができるため、Ｅ
ＣＣ演算はその半分の６．４μ秒で終了できる。このた
め、一方の領域でシリアル転送が行われている１２．８
μ秒の間に、他方の領域では、ファーストアクセスとＥ
ＣＣ演算とが行える。これにより、ＥＣＣ演算を行ない
ながら、ギャップレス読み出しが可能となる。

【０１６３】なお、この発明の実施の形態では、上述の
ように、ＥＣＣ演算を上位側と下位側とに分けて、上位
側のＥＣＣ演算と下位側のＥＣＣ演算とを並行して行な
うようにしている。このことから、実際のメモリセル４
０１上には、図１０に示すように、上位側のデータをラ
ッチするラッチ回路４０２と、下位側のデータをラッチ
するラッチ回路４０３とを、メモリセル４０１の両側に
夫々設けるように配置し、上位側のラッチ回路４０２及
び下位側のラッチ回路４０３に近接して、上位側のＥＣ
Ｃの演算回路４０４と、下位側のＥＣＣの演算回路４０
５とを設けるような配置とすると、効率的に、素子が配
列できる。

【０１６４】なお、上述の実施の形態では、１６ビット
のデータに対して５ビットのハミング符号のＥＣＣコー
ドを付加するようにしているが、符号の構成は、これに
限定されるものではない。

【０１６５】また、この発明では、ＥＣＣ方式としてハ
ミング符号を用いているが、非巡回形の符号であれは、
他の符号を用いることもできる。例えば、リード・ソロ
モン符号を用いるようにしても良い。

【０１６６】

【発明の効果】この発明では、エラー訂正処理単位が上
位側と下位側とに分けられ、ＥＣＣ方式として、ハミン
グ符号が用いられる。非巡回型の符号の場合には、ＥＣ
Ｃ演算を、上位側と下位側とに分けて、行うことができ
る。この発明によれば、上位側のＥＣＣの演算処理と、
下位側のＥＣＣの演算処理とが並行して行われるため、
ＥＣＣ演算の時間がシリアル転送の１／２で終了でき
る。

【０１６７】このように、ＥＣＣ演算がシリアル転送の
１／２で終了できることから、１ページを２つの領域に
分け、一方でシリアル転送を行っている間に、ファース
トアクセスとＥＣＣ演算とを行って、ギャップレス読み
出しをすることが可能である。

【図面の簡単な説明】

【図１】ハミング符号の符号化演算テーブルを示す略線
図である。

【図２】ハミング符号のシンドローム演算テーブルを示
す略線図である。

【図３】フラッシュメモリのＥＣＣ方式としてハミング
符号を用いた場合の構成の一例のブロック図である。

【図４】フラッシュメモリのＥＣＣ方式としてハミング
符号を用いた場合のＥＣＣ演算回路の一例のブロック図
である。

【図５】フラッシュメモリのＥＣＣ方式としてハミング
符号を用いた場合のＥＣＣ演算回路の説明に用いるタイ
ミング図である。

【図６】この発明の一実施の形態のブロック図である。

【図７】この発明の一実施の形態におけるＥＣＣ演算回
路の一例のブロック図である。

【図８】この発明の一実施の形態におけるＥＣＣ演算回
路の説明に用いるタイミング図である。

【図９】この発明の一実施の形態においてギャップレス
読み出しを行う場合の説明に用いる略線図である。

【図１０】この発明の一実施の形態においてラッチ回路
の配列の説明に用いる略線図である。

【図１１】従来のフラッシュメモリでの読み出しの流れ
の説明に用いる略線図である。

【図１２】ギャップレス読み出しの説明に用いる略線図
である。

【図１３】ギャップレス読み出しの説明に用いる略線図
である。

【図１４】ギャップレス読み出しの説明に用いる略線図
である。

【図１５】ギャップレス読み出しの説明に用いる略線図
である。

【図１６】ギャップレス読み出しの説明に用いる略線図
である。

【図１７】従来のフラッシュメモリでの読み出しの流れ
の説明に用いる略線図である。

【図１８】従来のフラッシュメモリでの読み出しの流れ
の説明に用いる略線図である。

【図１９】従来のフラッシュメモリでの読み出しの流れ
の説明に用いる略線図である。

【図２０】データ数と符号化率との関係を示す略線図で
ある。

【符号の説明】

２０１・・・下位側ＥＣＣ演算回路、２０２・・・上位
側ＥＣＣ演算回路、２０４・・・ＥＣＣ演算回路

Claims

【特許請求の範囲】

【請求項１】書き込み時に、所定数の単位のデータに
対してエラー訂正符号を生成付加してメモリセルに書き
込み、読み出し時に、上記メモリセルから上記所定数の単位の
データを上位側と下位側とに分割して読み出し、上記上位側から読み出されたデータに対するシンドロー
ム演算と、上記下位側から読み出されたデータに対する
シンドローム演算とを並行して行い、上記下位側から読み出されたデータに対するシンドロー
ム演算の結果と、上記上位側から読み出されたデータに
対するシンドローム演算の結果とを合成して、上記所定
数の単位のデータに対するシンドローム演算の結果を得
るようにした半導体記憶装置のエラー訂正符号化方法。
【請求項２】上記エラー訂正符号として、非巡回形の
符号を用いるようにした請求項１に記載の半導体記憶装
置のエラー訂正符号化方法。
【請求項３】上記エラー訂正符号として、ハミング符
号を用いるようにした請求項１に記載の半導体記憶装置
のエラー訂正符号化方法。
【請求項４】上記半導体記憶装置は、同一行にあるメ
モリセルが共通のワード線に接続され、ページ単位で書
き込み／読み出しが行われるものである請求項１に記載
の半導体記憶装置のエラー訂正符号化方法。
【請求項５】１ページを２つの領域に分割し、一方の
領域でシリアル転送を行っている間に、他方の領域でメ
モリセルの情報を読み出すことで、複数のページのデー
タを連続的に読み出すようなギャップレス読み出しを行
う半導体記憶装置の読み出し方法において、書き込み時に、所定数の単位のデータに対してエラー訂
正符号を生成付加してメモリセルに書き込んでおき、上記他方の領域でメモリセルの情報を読み出す際に、上記メモリセルから上記所定数の単位のデータを上位側
と下位側とに分割して読み出し、上記上位側から読み出されたデータに対するシンドロー
ム演算と、上記下位側から読み出されたデータに対する
シンドローム演算とを並行して行い、上記下位側から読み出されたデータに対するシンドロー
ム演算の結果と、上記上位側から読み出されたデータに
対するシンドローム演算の結果とを合成して、上記所定
数の単位のデータに対するシンドローム演算の結果を得
るようにした半導体記憶装置のエラー訂正符号化方法。
【請求項６】所定数の単位のデータに対してエラー訂
正符号を生成付加してメモリセルに書き込んで、エラー
訂正処理を行うようにした半導体記憶装置において、上記メモリセルから読み出される上記所定数の単位のデ
ータを上位側と下位側とに分割する手段と、上記上位側から読み出されたデータに対するシンドロー
ム演算を行う手段と、上記下位側から読み出されたデータに対するシンドロー
ム演算を行う手段と、上記下位側から読み出されたデータに対するシンドロー
ム演算の結果と、上記上位側から読み出されたデータに
対するシンドローム演算の結果とを合成して、上記所定
数の単位のデータに対するシンドローム演算の結果を得
る手段とを備え、上記上位側から読み出されたデータに
対するシンドローム演算と、上記下位側から読み出され
たデータに対するシンドローム演算とを並行して行うよ
うにした半導体記憶装置。
【請求項７】上記エラー訂正符号として、非巡回形の
符号を用いるようにした請求項６に記載の半導体記憶装
置。
【請求項８】上記エラー訂正符号として、ハミング符
号を用いるようにした請求項６に記載の半導体記憶装
置。
【請求項９】上記半導体記憶装置は、同一行にあるメ
モリセルが共通のワード線に接続され、ページ単位で書
き込み／読み出しが行われるものである請求項６に記載
の半導体記憶装置。
【請求項１０】１ページを２つの領域に分割し、一方
の領域でシリアル転送を行っている間に、他方の領域で
メモリセルの情報を読み出すことで、複数のページのデ
ータを連続的に読み出すようなギャップレス読み出しを
行う半導体記憶装置において、所定数の単位のデータに対してエラー訂正符号を生成付
加してメモリセルに書き込む手段と、上記メモリセルから読み出される上記所定数の単位のデ
ータを上位側と下位側とに分割する手段と、上記上位側から読み出されたデータに対するシンドロー
ム演算を行う手段と、上記下位側から読み出されたデータに対するシンドロー
ム演算を行う手段と、上記下位側から読み出されたデータに対するシンドロー
ム演算の結果と、上記上位側から読み出されたデータに
対するシンドローム演算の結果とを合成して、上記所定
数の単位のデータに対するシンドローム演算の結果を得
る手段とを備え、書き込み時に、所定数の単位のデータに対してエラー訂
正符号を生成付加してメモリセルに書き込んでおき、上記他方の領域でメモリセルの情報を読み出す際に、上記メモリセルから上記所定数の単位のデータを上位側
と下位側とに分割して読み出し、上記上位側から読み出されたデータに対するシンドロー
ム演算と、上記下位側から読み出されたデータに対する
シンドローム演算とを並行して行い、上記下位側から読み出されたデータに対するシンドロー
ム演算の結果と、上記上位側から読み出されたデータに
対するシンドローム演算の結果とを合成して、上記所定
数の単位のデータに対するシンドローム演算の結果を得
るようにした半導体記憶装置。