JP2000331494A

JP2000331494A - 半導体記憶装置

Info

Publication number: JP2000331494A
Application number: JP13933199A
Authority: JP
Inventors: Kazuyuki Yamazaki; 和之山崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-05-19
Filing date: 1999-05-19
Publication date: 2000-11-30
Also published as: KR20000077330A; TW546662B; KR100331911B1; US6262925B1

Abstract

(57)【要約】（修正有）【課題】ＥＣＣ搭載の大容量マスクＲＯＭに有効で、
高速アクセスと救済効果を兼ね備えたマスクＲＯＭを得
る。【解決手段】ワード選択線ドライバ１２から遠い位置
のメモリセルアレイ(C0及びC1)１の選択時、該セルから
読出されるデータは、センスアンプ回路(S0,S1)７を介
し出力バッファ回路(OB)１１に伝達され、その他のメモ
リセルアレイ(C2〜C7)１に関しては、センスアンプ回路
(S2〜S7)７、誤り検出回路(ECC1)８、シンドロームデコ
ーダ(ECC2)９、誤り訂正回路(CR2〜CR7)１０を介して出
力バッファ回路に伝達する。この結果、ワード選択線の
抵抗容量が大きく、センスアンプ読出しがワード選択線
の根本のメモリセルの読出しに対し大きく遅れるメモリ
セル(C0,C1)に関してはＥＣＣ回路８，９を介さず出力
し、ワード選択線の抵抗容量が小さく、ワード選択線の
根本のメモリセルの読出しと同等なメモリセル(C2〜C7)
に関しては、ＥＣＣ回路８，９を介して誤り訂正後に出
力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は誤り訂正回路（Erro
r correction circuit：以下、ＥＣＣと略す）を内蔵し
た半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置には、メモリセルアレイ
からデータを読み出す際に、読み出されたデータに誤り
があった場合、それを訂正する誤り訂正回路が内蔵され
たものがある。一般的にＥＣＣは、任意のビット長のデ
ータに対して、誤りビットの有無の検出機能、誤り
ビットの位置の検出機能、誤りビットのデータ訂正機
能を備えている。に関しては、任意のビット長データ
に対して、１ビットのパリティ・ビットを付加すること
により検出が可能であるが、及びを実現するために
は、任意のビット長データに対して、複数の前記パリテ
ィ・ビットが必要となる。

【０００３】一般的に、３２ビット長のデータに発生し
た１ビットの誤り訂正には６ビットのパリティ・ビッ
ト、１６ビット長のデータに発生した１ビットの誤り訂
正には５ビットのパリティ・ビット、８ビット長のデー
タに発生した１ビットの誤り訂正には４ビットのパリテ
ィ・ビットが必要となる。また、誤り訂正の可能なビッ
ト数に関しては、パリティビット数の増大の問題から、
半導体記憶装置にＥＣＣを採用する場合は１ビット訂正
が一般的である。

【０００４】このＥＣＣを内蔵した半導体記憶装置、特
に、製造工程中に予めデータが書き込まれ、製造後はデ
ータの読み出しのみが可能な所謂マスクＲＯＭ（Read O
nlyMemory）に適用されたものが、特開平５−２０８９
６号公報に開示されている。この従来の半導体記憶装置
について、図８を参照して説明する。この図８は前記８
ビット長のデータに発生した１ビットの誤り訂正が可能
なＥＣＣを搭載したマスクＲＯＭのブロック図である。

【０００５】図８において、メモリセルアレイ(C0〜C7)
１は、複数のＭＯＳトランジスタによって形成されるメ
モリセルトランジスタがマトリックス状に配置されたも
のである。また、パリティーセルアレイ(P0〜P3)2は、
複数のＭＯＳトランジスタによって形成されるパリティ
セル（ＥＣＣ用セル）トランジスタがマトリックス状に
配置されたものである。アドレスバッファ回路(AB)３
は、外部から入力されたアドレス信号が入力され、これ
をプリデコード回路４へ出力する。このプリデコード回
路(PD)４の出力は、Ｙセレクト回路(YC,YP)５ａ、５ｂ
及びＸデコーダ回路(X0)６に入力される。Ｙセレクト回
路５ａはデータセル（メモリセル）用のセレクタであ
り、Ｙセレクト回路５ｂはＥＣＣセル用のセレクタであ
る。プリデコード回路４、Ｙセレクト回路５ａ及び５
ｂ、並びにＸデコーダ回路６は、アドレスバッファ回路
(AB)３から出力される内部アドレス信号の組み合わせに
より、メモリセルアレイ(C0〜C7)１及びパリティーセル
アレイ(P0〜C3)２中の任意のセルトランジスタのチャネ
ル上を通るワード選択線と、前記メモリセルアレイ(C0
〜C7)及びパリティーセルアレイ(P0〜C3)中の任意のセ
ルトランジスタのドレインにつながるＤＩＧＩＴ線をセ
ンスアンプ回路(S0〜S6,E0〜E3)７に接続する。センス
アンプ回路(S0〜S6,E0〜E3)７は、選択されたメモリセ
ルトランジスタ及びパリティセルトランジスタに書き込
まれた情報を検出する。誤り検出回路(ECC1)８及びシン
ドロームデコーダ回路(ECC2)９は、パリティセルの情報
とメモリセルの情報から、夫々誤りの有無及び誤りのビ
ットを検出する。訂正回路(CR0〜CR7)１０は、前記シン
ドロームデコーダー回路(ECC2)９から出力されたシンド
ローム信号によって指定されるビットのデータを訂正す
る。出力バッファー回路(OB)１１は、訂正回路(CR0〜CR
7)１０の出力データ(SC0〜SC7)を外部システムに出力す
る。

【０００６】なお、アドレスバッファ回路(AB)３、プリ
・デコード回路(PD)４、Yセレクト回路(YC,YP)５ａ、５
ｂ、Ｘデコーダ回路(X0)６、センスアンプ回路(S0〜S6,
E0〜E3)７、出力バッファー回路(OB)１１については、
一般的な半導体記憶装置の同様回路と全く同じ働きをす
るで説明を省略する。

【０００７】プリ・デコード回路(PD)及びＹセレクト回
路(YC,YP)、Ｘデコーダー回路(X0)によって、８ビット
長のデータに発生した１ビットの誤り訂正が可能なＥＣ
Ｃを搭載したマスクＲＯＭの場合は、メモリセルアレイ
内の８ビットのメモリセルトランジスタとパリティセル
アレイ内の４ビットのパリティーセルトランジスタが選
択され、その結果、８ビット長のメモリセルデータと４
ビット長のパリティーセルデータが前記センスアンプ回
路によって読み出される。

【０００８】メモリセル及びパリティセルに対する
“１”、“０”データの書き込みは、拡散時にチャネル
領域に対して不純物イオンを注入するかしないかで行
う。例えば前記メモリセル及びパリティセルトランジス
タをＮＯＲ型のＮｃｈトランジスタで形成した場合、前
記不純物イオンはＰ型(Ｂイオンなど)を使用する。

【０００９】ここでは、不純物イオンを注入した場合、
センスアンプ出力はＨ（ハイ）データとなり、不純物イ
オンを注入しない場合、センスアンプ出力はＬ（ロウ）
データとなる場合で考える。

【００１０】マスクＲＯＭの場合、メモリセルトランジ
スタに書き込むデータは、マスクＲＯＭを使用するユー
ザーによって決められる。

【００１１】一方、パリティセルに書き込むデータに関
しては、前記メモリセルトランジスタのデータによって
決まる。例えば、あるアドレス信号が入力された場合、
メモリセルC0,C1,C2,C3,C4,C5,C6,C7から８ビット長の
データCO0,CO1,CO2,CO3,CO4,CO5,CO6,CO7がセンスアン
プから出力され、同時に前記アドレス信号によって同時
に選択されるパリティセルP0,P1,P2,P3からPO0,PO1,PO
2,PO3が出力される。このとき、パリティセルP0,P1,P2,
P3に書き込むデータは下記数式１にて示す行列式を満足
するように決定する。

【００１２】

【数１】Ｈ・Ｖt＝０Ｈ；検査行列Ｖ＝［PO0 PO1 PO2 PO3 CO0 CO1 CO2 CO3 CO4 CO5 CO6
CO7］

【００１３】検査行列は、図９に示すように複数通り考
えられるが、ここでは図９（１）の検査行列を使用して
説明を進める。

【００１４】例として８ビット長のセンスアンプ出力デ
ータが(CO0,CO1,CO2,CO3,CO4,CO5,CO6,CO7)=(00101100)
である場合を考える。前記行列式（数式１）に上記８ビ
ット長データと図９（１）の検査行列を代入すると、下
記数式２乃至５が得られる。

【００１５】

【数２】PO0+CO0+CO1+CO3+CO4+CO6=PO0+0+0+0+1+0=0

【００１６】

【数３】PO1+CO0+CO2+CO3+CO5+CO6=PO1+0+1+0+1+0=0

【００１７】

【数４】PO2+CO1+CO2+CO3+CO7=PO2+0+1+0+0=0

【００１８】

【数５】PO3+CO4+CO5+CO6+CO7=PO3+1+1+0+0=0

【００１９】上記演算式をmod2(二進数)で計算を行うこ
とにより、前記８ビット長のデータ(CO0,CO1,CO2,CO3,C
O4,CO5,CO6,CO7)=(00101100)に対して、パリティセルデ
ータ(PO0,PO1,PO2,PO3)=(1010)を得ることができる。

【００２０】上記演算式(数式２乃至５）の論理回路を
図１０に示す。図１０はＸＯＲ(排他的論理和)から形成
され、誤り検出回路とよぶこととする。図１０中、ＸＯ
Ｒ100,101,102,103,104を含む回路群ＥＣＣ10が上記演
算式（数式２）を構成し、図１０中、ＸＯＲ110,111,11
2,113,114を含む回路群ＥＣＣ11が上記演算式（数式
３）を構成し、図１０中ＸＯＲ100,121,122,123を含む
回路群ＥＣＣ12が上記演算式（数式４）を構成し、図１
０中、ＸＯＲ130,131,132,133を含む回路群ＥＣＣ13が
上記演算式（数式５）を構成する。

【００２１】例として用いているデータ(PO0,PO1,PO2,P
O3,CO0,CO1,CO2,CO3,CO4,CO5,CO6,CO7)=(101000101100)
に誤りがない場合、誤り検出回路出力D0,D1,D2,D3は、
全て“０”データを出力する。一方、メモリセル及びパ
リティセルに異常があり、上記データに誤りがある場合
は、誤り検出回路出力D0,D1,D2,D3のいずれかが“１”
データを出力する。前記誤り検出回路出力D0,D1,D2,D3
はシンドローム信号と呼ばれ、データ長8ビット中の１
ビットの誤り訂正を行うＥＣＣにおいては、データ長４
ビットのシンドローム信号が発生する。シンドローム信
号は、誤りの有無と誤りの位置を示しており、シンドロ
ーム信号と誤りビットの対応表を図１１に示す。シンド
ローム信号と誤りビットの対応は、図９の検査行列によ
って異なり、複数存在する。なお、図１１の対応表は図
９（１）の検査行列に対応している。

【００２２】また、前記４ビット長のシンドローム信号
を出力ビット長に対応した８ビット長の信号に変換する
回路をシンドロームデコーダーとよび、これを図１２に
示す。例えば、C01のデータに誤りがあった場合、つま
りCO1のデータが“１”（正常データは“０”）になっ
てしまった場合、図１１の対応表よりシンドローム信号
（D0,D1,D2,D3）は（1010）となり、前記シンドローム
信号を入力としたシンンドロームデコーダー回路出力(S
Y0,SY1,SY2,SY3,SY4,SY5,SY6,SY7)は(01000000)とな
る。

【００２３】シンドロームデコーダー回路出力は図１３
に示す誤り訂正回路に入力される。図１３の誤り訂正回
路は前記センスアンプ出力(CO0,CO1,CO2,CO3,CO4,CO5,C
O6,CO7)とシンドロームデコーダー回路出力(SY0,SY1,SY
2,SY3,SY4,SY5,SY6,SY7)を入力とする２入力のＸＯＲ回
路(排他的論理和)８個から構成される。２入力ＸＯＲ回
路は、片方の入力に“１”が入力した場合は、もう一方
の入力信号の反転データを出力し、逆に片方の入力に
“０”が入力した場合は、もう一方の入力信号をそのま
ま出力する機能があるので、データ中に誤りが存在し、
前記シンドロームデコーダ出力(SY0,SY1,SY2,SY3,SY4,S
Y5,SY6,SY7)中のいずれかのビットに“１”が出力され
た場合、前記誤り訂正回路によって、誤りビットに対応
したセンスアンプ出力の反転データが出力される。例は
C01に誤りがある場合であるので、SY1に“１”が出力さ
れ、その結果、前記誤り訂正回路により、CO1の反転デ
ータがSC1より出力される。SY1以外のシンドロームデコ
ーダ出力に関しては、全て“０”が出力されているの
で、SC1以外の誤り訂正回路出力は、全てセンスアンプ
出力と同じデータが出力される。

【００２４】以上より、真のデータ(CO0,CO1,CO2,CO3,C
O4,CO5,CO6,CO7)=(00101100)に対して、メモリセルの不
良等によってC01に誤りが発生してセンスアンプ出力が
(CO0,CO1,CO2,CO3,CO4,CO5,CO6,CO7)= (01101100)とな
ってしまった場合に関しても、誤り訂正回路出力(SC0,S
C1,SC2,SC3,SC4,SC5,SC6,SC7)は(00101100)となる。前
記誤り訂正回路出力(00101100)は前記真のデータ(00101
100)と同値であるので、誤り訂正が実現されたことにな
る。

【００２５】

【発明が解決しようとする課題】しかしながら、ＥＣＣ
を内蔵した半導体記憶装置では、図８に示すようにセン
スアンプでメモリセルのデータを読み出した後、誤り検
出回路、シンドロームデコーダ、及び誤り訂正回路を介
して最終的な出力データが決まるため、デバイスのアク
セススピードは、ＥＣＣを内蔵していない場合に対し
て、データ長８ビット中の１ビット訂正ではＸＯＲ回路
４段とＩＮＶ回路２段とＮＡＮＤ回路１段分遅れてしま
う。具体的には、ＥＣＣを内蔵した場合としない場合の
アクセススピード差は、データ長６４ビット中の１ビッ
ト訂正のＥＣＣで約10nsであることが実測結果で分かっ
ている。

【００２６】実際の半導体記憶装置の開発において、前
記ＥＣＣ回路分の約10ns分のアクセススピード遅れによ
ってスピード規格が満足できない場合、従来の構成では
ＥＣＣ回路分の論理段数は減らせないので、ＥＣＣ回路
以外の部分を高速化する必要性が生じる。マスクＲＯＭ
の場合、アクセススピードに最も影響しているのは、メ
モリセル選択時の、ワード選択線の充電時間及びＤＩＧ
ＩＴ線の充電時間であるので、具体的な方法としては、メモリセル選択用のワード選択線のビット長を短くし
てワード選択線の抵抗・容量を削減し、メモリセルの選
択時間を高速化すること、メモリセル選択用のＤＩＧＩＴ線のビット長を短くし
てＤＩＧＩＴ選択線の抵抗・容量を削減し、メモリセル
の選択時間を高速化すること、が考えられる。しかし上記及びを行った場合、メモ
リセルアレイの分割数が増加してしまうため、ＸＤＥＣ
等の周辺回路数が増え、その結果チップサイズが増大し
てしまう。

【００２７】本発明はかかる問題点に鑑みてなされたも
のであって、ＥＣＣを搭載した大容量マスクＲＯＭに有
効であり、高速アクセスと救済効果を兼ね備えたマスク
ＲＯＭを得ることができる半導体記憶装置を提供するこ
とを目的とする。

【００２８】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、外部から入力された一組のアドレス信号によ
り、第１の複数ビット長データが同時に読み出され、外
部に出力されるような半導体記憶装置である。この半導
体記憶装置は、複数のメモリセルがマトリックス状に配
置されたメモリセルアレイと、前記第１の複数ビット長
データを格納する第１のメモリセル群と、前記第１の複
数ビット長データに応じて予め定められた第２の複数ビ
ット長データ（パリティ・データ）を格納する第２のメ
モリセル群とに分割されたメモリセルアレイと、前記ア
ドレス信号の組み合わせにより、前記メモリセルアレイ
内の所望のメモリセル上を通るワード選択線と、所望の
メモリセルに接続されるビット線とを選択する選択回路
と、前記第１の複数ビット長データが格納された第１の
メモリセル群から、前記選択手段によって選択されたワ
ード選択線とビット線の交差部のメモリセルのデータを
読み出し、かつ前記第２の複数ビット長データ（パリテ
ィ・データ）が格納された第２のメモリセル群のそれぞ
れから、前記選択手段によって選択されたワード選択線
とビット線の交差部のメモリセルのデータを読み出す読
み出し回路と、前記読み出し回路により読み出された前
記第１の複数ビット長データと前記第２の複数ビット長
データにおいて、前記第１の複数ビット長データ中の１
部のデータに関しては、前記読み出し回路出力をそのま
ま外部出力回路を介して外部に出力し、残りの前記第１
の複数ビット長データに関しては、前記第２の複数ビッ
ト長データに基づいて、誤り検出を行う誤り検出回路
と、前記誤り検出回路の出力データを、前記第１の複数
ビット長データのうち、前記誤り検出回路に入力したデ
ータのどのビットに誤りがあるかを、表したシンドロー
ム信号に変換するシンドローム・デコーダ回路と、前記
シンドローム信号により、前記第１の複数ビット長デー
タのうち、前記誤り検出回路に入力したデータ中の誤り
データを訂正する誤り訂正回路と、を有することを特徴
とする。

【００２９】本発明者は、ＥＣＣを搭載した大容量マス
クＲＯＭにおいて、高速アクセスと救済効果を兼ね備え
たマスクＲＯＭを開発することを目的として本発明を完
成したものである。ＥＣＣを採用した場合、センスアン
プと出力回路との間の論理段数がＥＣＣ回路分増加して
しまう。従って、ＥＣＣを使わない場合に比べて増加し
た論理段数分の遅延により、読み出しスピードの遅れが
生じる。特に、bit単価の安いマスクＲＯＭでは、チッ
プサイズ縮小のためワード選択線のビット長を長くする
必要があるため、ＥＣＣを搭載した場合、前記遅延によ
って、スピード規格が達成できない場合がでてくる。そ
こで本発明においては、ワード選択線の遅延の影響が大
きいメモリセル、即ちワード選択線の末端(ワード選択
線ドライブ用のインバーターから最も離れた位置)付近
に配置されたメモリセルが選択された場合は、誤り訂正
を行わずにデータ出力を行い、その他のメモリセルに関
しては誤り訂正を行うという構成をとる。これによっ
て、救済効果と高速動作を兼ね備えたマスクＲＯＭが得
られる。

【００３０】

【発明の実施の形態】以下、本発明の好適実施例につい
て添付の図面を参照して具体的に説明する。図１は本発
明の第１実施例に係るＥＣＣ搭載マスクＲＯＭを示すブ
ロック図、図２は同じくその誤り検出回路を示す回路
図、図３は同じくそのシンドロームデコーダー回路を示
す回路図、図４は同じくその誤り訂正回路を示す回路図
である。

【００３１】本第１実施例においては、メモリセルアレ
イ(C0〜C7)１は、複数のＭＯＳトランジスタによって形
成されるメモリセルトランジスタがマトリックス状に配
置されて構成されている。また、パリティーセルアレイ
(P0〜C3)２は、複数のＭＯＳトランジスタによって形成
されるパリティセルトランジスタがマトリックス状に配
置されて構成されている。

【００３２】一方、アドレスバッファ回路(AB)３は、外
部から入力されたアドレス信号を入力し、プリデコード
回路４に出力する。プリデコード回路(PD)４は、Ｙ系プ
リデコード信号をデータセル用のＹセレクト回路(YC)５
ａ及びＥＣＣセル用のＹセレクト回路(YP)５ｂに出力
し、Ｘ系プリデコード信号をＸデコーダ回路(X0)６に出
力する。Ｘデコーダ回路(X0)６は、アドレスバッファ回
路(AB)３から出力される内部アドレス信号の組み合わせ
により、メモリセルアレイ(C0〜C7)１及びパリティーセ
ルアレイ(P0〜C3)２中の任意のセルトランジスタのチャ
ネル上を通るワード選択線と前記メモリセルアレイ(C0
〜C7)１及びパリティセルアレイ(P0〜C3)２中の任意の
セルトランジスタのドレインにつながるＤＩＧＩＴ線を
センスアンプ回路(S0〜S6,E0〜E3)７に接続する。

【００３３】センスアンプ回路(S0〜S6,E0〜E3)７は、
選択されたメモリセルトランジスタ及びパリティセルト
ランジスタに書き込まれた情報を検出する。

【００３４】誤り検出回路(ECC1)８及びシンドロームデ
コーダ回路(ECC2)９は、パリティセルの情報とメモリセ
ルの情報から、夫々誤りの有無及び誤りのビットを検出
する。

【００３５】訂正回路(CR2〜CR7)１０は、シンドローム
デコーダ回路(ECC2)９から出力されたシンドローム信号
によって指定されるビットのデータを訂正する。

【００３６】出力バッファー回路(OB)１１は、訂正回路
(CR2〜CR7)１０とセンスアンプ(S0,S1)７の出力データ
(CO0,CO1,SC2〜SC7)を外部システムに出力する。

【００３７】なお、アドレスバッファ回路(AB)３、プリ
デコード回路(PD)４、Ｙセレクト回路(YC,YP)５ａ、５
ｂ、Ｘデコーダ回路(X0)６、センスアンプ回路(S0〜S6,
E0〜E3)７、出力バッファ回路(OB)１１については、一
般的な半導体記憶装置の対応する回路と同様の構成及び
作用を有するのでその詳細な説明は省略する。

【００３８】本実施例においては、ワード選択線ドライ
バ１２から遠い位置のメモリセルアレイ(C0及びC1)１の
セルを選択した場合、前記メモリセルアレイ(C0,C1)１
から読み出されるデータは、図１中、センスアンプ回路
(S0,S1)７を介するのみで出力バッファ回路(OB)１１に
伝達され、その他のメモリセルアレイ(C2〜C7)１に関し
ては、センスアンプ回路(S2〜S7)７、誤り検出回路(ECC
1)８、シンドロームデコーダ(ECC2)９、誤り訂正回路(C
R2〜CR7)１０を介して出力バッファ回路(OB)１１に伝達
される。

【００３９】この結果、ワード選択線の抵抗容量が大き
く、センスアンプ読み出しがワード選択線の根本のメモ
リセルの読み出し(クリティカルな読み出しセル)に対し
て大きく遅れるメモリセル(C0,C1)に関してはＥＣＣ回
路８，９を介さないで出力し、ワード選択線の抵抗容量
が小さく、センスアンプ読み出しがワード選択線の根本
のメモリセルの読み出し(クリティカルな読み出しセル)
と同等なメモリセル(C2〜C7)に関しては、ＥＣＣ回路
８，９を介して誤り訂正した後に出力する。なお、ＥＣ
Ｃ回路８，９を介して読み出すセルとＥＣＣ回路８，９
を介さずに読み出すセル領域の割り振りは出力ビット毎
に設定可能とする。

【００４０】次に、本実施例の具体的な動作について説
明する。本実施例は、データー長８ビット中の６ビット
に関しては誤り訂正を行い、残りの２ビットに関しては
誤り訂正を行わずセンスアンプ出力をそのまま出力する
タイプである。

【００４１】例えば、データ長８ビットのメモリセルデ
ータ(C0,C1,C2,C3,C4,C5,C6,C7)が(11010110)の場合を
考えると、ワード選択線用ドライバ１２からの距離が遠
い順に２ビットのセル領域(C0,C1)に関しては誤り訂正
を行わないから、ＥＣＣの機能はデータ長６ビット中の
１ビット訂正ということになる。これらの条件を前述し
た行列式Ａに代入しパリティを求めると、パリティセル
データはこの例の場合、(P0,P1,P2,P3)=(0110)に決ま
る。以上より検査対象データを(P0,P1,P2,P3,C2,C3,C4,
C5,C6,C7)とすると、例の場合の真のデータ(誤りがない
場合)は(0110010110)ということになる。なお、従来例
におけるシンドローム信号と誤りビットの対応表を図５
に示す。

【００４２】上記検査対象データに誤りがない場合は、
図２の誤り検出回路出力(D0,D1,D2,D3)は(0000)にな
る。従って、D0〜D3を入力とする図３のシンドロームデ
コーダ出力(SY2,SY3,SY4,SY5,SY6,SY7)は(000000)とな
り、図４の誤り訂正回路出力(SC2,SC3,SC4,SC5,SC6,SC
7)はセンスアンプ出力(CO2,CO3,CO4,CO5,CO6,CO7)を出
力バッファ回路にそのまま出力する。誤り訂正を行わな
い残りのセンスアンプ出力C0,C1に関しては、センスア
ンプからそのまま出力バッファに入るので、出力バッフ
ァーを入出力信号の関係が同相の信号になるように設計
した場合、最終的な８ビット長の出力OUT0〜OUT7はセン
スアンプ出力(CO0,CO1,CO2,CO3,CO4,CO5,CO6,CO7)と同
相のデータが出力される。

【００４３】一方、上記対象データのうち例えばC05の
データがメモリセルの不良等によって真のデータの反転
データである“０”(真のデータは“１”)を出力してし
まった場合を考えると、検査対象データ(P0,P1,P2,P3,C
2,C3,C4,C5,C6,C7)は(0110010010)となる(真のデータは
(0110010110))。この場合、誤り検出回路出力(D0,D1,D
2,D3)は(0101)となり、シンドロームデコーダ出力(SY2,
SY3,SY4,SY5,SY6,SY7)は(000100)、即ちSY5のみに
“１”が立つ。この結果、誤り訂正回路により、センス
アンプデータCO5のみ反転データが出力バッファに伝達
される。前述したように、C05のデータはメモリセルの
不良等によって真のデータの反転データがでているの
で、C05に対して誤り訂正が行われていることがわか
る。

【００４４】このように本実施例では、センスアンプ読
み出しがワード選択線の根本のメモリセルの読み出し
(クリティカルな読み出しセル)に対して大きく遅れるメ
モリセル(図中C0,C1)に関してはＥＣＣ回路８，９を介
さないで出力するため、メモリセル(C0,C1)の位置にお
けるワード選択線１３の充電スピードをTe[ns]、C3の位
置におけるワード選択線１３の充電スピードをTm[ns]
（Te＞Tm)とした場合、従来例のように全メモリセルの
誤り訂正を行う場合に比べ、Te-tp[ns]だけアクセスス
ピードの高速化が可能である。

【００４５】具体的にどの程度の効果があるかを、図６
のマスクＲＯＭのＮＯＲ型セル等価回路及び図７のマス
クＲＯＭのＮＯＲ型セルレイアウト図を用いて説明す
る。なお、図６及び７に示したマスクＲＯＭ用メモリセ
ルは一般例であり、本発明はワード選択線の抵抗容量に
より、読み出しスピードの遅延が生じる全ての半導体記
憶装置に適用可能である。

【００４６】図６及び図７はＮｃｈのＭＯＳトランジス
タで形成されるメモリセルトランジスタ C00〜C07,C10
〜C17と前記メモリセルのドレイン電極を形成するＮ⁺拡
散層配線D00〜D07と、前記メモリセルのソース電極を形
成するＮ⁺拡散層配線S00〜S07と、前記メモリセルのゲ
ート電極を形成する多結晶Ｓｉ配線W01〜W02と、隣接す
る前記メモリセルトランジスタ同士の素子分離領域(フ
ィールド酸化膜で形成)F00〜F06と、前記ワード選択線
をＨレベルに充電し、前記ワード選択線を共通のゲート
入力とするメモリセルトランジスタを活性化状態にする
ワード選択線ドライバーI01,IO2から構成される。

【００４７】図６及び７中のワード選択線の配線長は、
前記拡散層配線のピッチとワード方向のメモリセルのビ
ット数から決まる。bit単価の安いマスクＲＯＭでは、
チップサイズ縮小のためワード選択線方向のビット長を
長くする必要があり、一般的に1024bit程度を採用して
いる。

【００４８】また、拡散層配線ピッチに関しては現在の
リソグラフィ技術から１μｍ程度が妥当である。以上よ
り一般的なマスクＲＯＭにおけるワード選択線の配線長
Wlは1000μｍ程度と他の信号線に比べて長い配線とな
る。図６中、C00をワード選択線の根本に位置するセル
とし、C07をC00から数えてワード選択線方向に1024番目
のセルであるとすると、C00の読み出しスピードとC07の
読み出しスピードの差は、15ns程度あることが実測で確
認されている。

【００４９】ここで、本発明第の実施例及び従来例の場
合を比較する。図１（実施例）及び図８（従来例）にお
いて、ワード選択線ビット長をＬbitとすると、C1,C0の
セル領域はワード選択線の根本から75%以降のメモリセ
ルトランジスタが含まれていることになる。一方セル領
域C2〜C7はワード選択線の根本から0%〜75%のメモリセ
ルトランジスタが含まれていることになる。

【００５０】従来例の場合、C0〜C7の全てのセルを読み
出した場合について誤り訂正を行うため、ワード選択線
分の遅延とＥＣＣ回路分の遅延が両方見えてしまうC0の
領域のセルを選んだ場合がワーストアクセスになる。

【００５１】これに対して、実施例の場合、C0,C1に関
してはＥＣＣ回路の遅延が含まれないので、ワーストア
クセスは、C2の領域のセルを選択した場合になる。C2に
おけるワード選択線の遅延は、比例計算よりワード選択
線の末端部のセルを選択した場合の遅延の75%となるか
ら。従来例のワード選択線CRによる遅延に対して25%の
高速化が得られることになる。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
ワード選択線の遅延の影響が大きいメモリセル、即ちワ
ード選択線の末端(ワード選択線ドライブ用のインバー
ターから最も離れた位置)付近に配置されたメモリセル
が選択された場合は、誤り訂正を行わずにデータ出力を
行い、その他のメモリセルに関しては誤り訂正を行うよ
うに構成したので、読み出し速度が極めて速くなり、救
済効果と高速動作を兼ね備えたマスクＲＯＭを実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の実施例に係るマスクＲＯＭを示すブロ
ック図である。

【図２】同じく本実施例の誤り検出回路を示す回路図で
ある。

【図３】同じく本実施例のシンドロームデコーダ回路を
示す回路図である。

【図４】同じく本実施例の誤り訂正回路を示す回路図で
ある。

【図５】同じく本実施例のシンドローム信号と誤りビッ
トの対応表を示す図である。

【図６】同じく本実施例のマスクＲＯＭのＮＯＲ型セル
等価回路図である。

【図７】同じく本実施例のマスクＲＯＭのＮＯＲ型セル
レイアウト図である。

【図８】従来のマスクＲＯＭのブロック図である。

【図９】同じくその検査行列例である。

【図１０】同じくその誤り検出回路図である。

【図１１】従来例のシンドローム信号と誤りビットの対
応表である。

【図１２】従来例のシンドロームデコーダ回路図であ
る。

【図１３】従来例の誤り訂正回路図である。

【符号の説明】

１（C0〜C7）：メモリセルアレイ２（P0〜P3）：パリティセルアレイ５ａ（YC）：メモリセル用Ｙセレクタ５ｂ（YP）：パリティセル用Ｙセレクター CD0〜CD7：メモリセル用センスアンプ入力 PD0〜PD3：パリティ用センスアンプ入力７（S0〜S7）：メモリセル用センスアンプ７（E0〜E3）：パリティ用センスアンプ CO0〜CO7：メモリセル用センスアンプ出力 PO0〜PO3：パリティー用センスアンプ出力８（ECC1）：誤り検出回路 D0〜D3：シンドローム信号 SY0〜SY7：誤り訂正信号９（ECC2）：シンドロームデコーダー１０（OR0〜OR7）：誤り訂正回路 SC0〜SC7：誤り訂正回路出力１１（OB）：出力バッファ OUT0〜OUT7：外部出力３（AB）：アドレスバッファ４（PD）：プリデコード回路６（X0）：Ｘデコーダ回路ＸＯＲ100〜ＸＯＲ207：排他的論理和回路 C00〜C17：メモリセルトランジスタ D00〜D07,S00〜S07：N+拡散層配線１３（W01,W02）：ワード選択線１２（I01,I02）：ワード選択線ドライバ F00〜F06：素子分離領域

Claims

【特許請求の範囲】

【請求項１】外部から入力された一組のアドレス信号
により、第１の複数ビット長データが同時に読み出さ
れ、外部に出力されるような半導体記憶装置において、複数のメモリセルがマトリックス状に配置されたメモリ
セルアレイと、前記第１の複数ビット長データを格納する第１のメモリ
セル群と、前記第１の複数ビット長データに応じて予め
定められた第２の複数ビット長データ（パリティ・デー
タ）を格納する第２のメモリセル群とに分割されたメモ
リセルアレイと、前記アドレス信号の組み合わせにより、前記メモリセル
アレイ内の所望のメモリセル上を通るワード選択線と、
所望のメモリセルに接続されるビット線とを選択する選
択回路と、前記第１の複数ビット長データが格納された第１のメモ
リセル群から、前記選択手段によって選択されたワード
選択線とビット線の交差部のメモリセルのデータを読み
出し、かつ前記第２の複数ビット長データ（パリティ・
データ）が格納された第２のメモリセル群のそれぞれか
ら、前記選択手段によって選択されたワード選択線とビ
ット線の交差部のメモリセルのデータを読み出す読み出
し回路と、前記読み出し回路により読み出された前記第１の複数ビ
ット長データと前記第２の複数ビット長データにおい
て、前記第１の複数ビット長データ中の１部のデータに
関しては、前記読み出し回路出力をそのまま外部出力回
路を介して外部に出力し、残りの前記第１の複数ビット
長データに関しては、前記第２の複数ビット長データに
基づいて、誤り検出を行う誤り検出回路と、前記誤り検出回路の出力データを、前記第１の複数ビッ
ト長データのうち、前記誤り検出回路に入力したデータ
のどのビットに誤りがあるかを、表したシンドローム信
号に変換するシンドローム・デコーダ回路と、前記シンドローム信号により、前記第１の複数ビット長
データのうち、前記誤り検出回路に入力したデータ中の
誤りデータを訂正する誤り訂正回路と、を有することを
特徴とする半導体記憶装置。
【請求項２】前記第１の複数ビット長データのうち、
信号線の抵抗容量が起因する遅延により読み出しスピー
ドが遅くなるデータに関して、誤り検出及び誤り訂正を
行わないことを特徴とする請求項１に記載の半導体記憶
装置。
【請求項３】前記第１の複数ビット長データのうち、
メモリセルの選択信号である請求項1のワード選択線の
抵抗容量による遅延に注目し、前記ワード選択線を駆動
するインバータから離れたメモリセルから読み出される
データに関しては、誤り検出及び誤り訂正を行わないこ
とを特徴とする請求項１又は２に記載の半導体記憶装
置。
【請求項４】前記ワード選択線の全長を100%とした場
合、前記ワード選択線を駆動するインバータから75%の
位置以降のメモリセルを選択する場合は誤り検出及び誤
り訂正を行わないことを特徴とする請求項１乃至３のい
ずれか1項に記載の半導体記憶装置。