TW543157B - Semiconductor device - Google Patents
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Description
543157 五、發明說明（1) 本發明係有關於一種半導體記憶裝置，特別是一種在 製造過程中可防止電容發生靜電崩潰（electrostatic breakdown )之半導體裝置。 在各類半導體裝置中，DRAM具輸入/輸出資料之能力 。特別是由一電晶體與一電容組成記憶單元之D R A Μ具備簡 單結構，可改進半導體裝置積集度，並通行於全球。 此外，近來半導體裝置中LS I系統佔極重要之地位。 在此類半導體裝置中發展出各類混和式裝置，如在同一晶 片上製造具邏輯混和電路記憶裝置或類比混和電路邏輯裝 置之邏輯記憶電路等等。 此外，近來半導體裝置中，LS I系統扮演極重要角色 。在此類半導體裝置中已發展出各類混合型裝置，如在同 一單晶片上製造具有邏輯電路混合記憶裝置或類比電路混 合邏輯裝置之邏輯與混和電路等技術。在如上所述之混合 裝置中，每一記憶單元亦由一轉換電晶體與一電容所構 電下術面與之 之於技域度減 元基化區定縮 單係案之穩在 憶構圖佔作， 記結之所操此 一 維微容之因 每三細電塊。 述為更低區值 上展以降憶容 ，發要地記電 度容需步中定 集電置一置特 積。裝進裝有 之構體更體保 置結導須導須 裝維半必半必 體三當，持少 導成，時維至 半展即度為容 加發亦集，電 增應。積而， 為適因高然度 。 已原提 ◦靠 成容述並積可
吉 7061-4793-PF(N).ptcl 第6頁 543157 五、發明說明（2) 三維結構之記憶單元電容之型態有兩類，一為堆疊式 (stack construction )，一為溝槽式（trench c ο n s t r u c t i ο η )。雖然兩類電容各有其優缺點，但堆疊式 結構之電容具有更寬裕之製程規格以阻擋外部之α粒子 (a-parti cle )與電路之雜訊，故可在相對小電容值下 穩定操作。因此，堆疊結構之電容可有效地實行於0. 1 // m 設計規範（design rule)之製程中。 近來，堆疊結構之電容（以下稱堆疊型電容）需具有 面介電常數之介電層（電容絕緣層）5以在小面積區域中 保存預設之電容值。此具高介電常數之絕緣層之材質已被 廣泛地討論，如可為Ta2 05、SrTi03(以下稱ST0層）、（Ba， Sr ) Ti03(以下稱BST 層）、Pb(Zr，Ti)03(以下稱PZT 層）等 等。再者，堆疊型電容亦需由新結構材質製成下電極。故 上述高介電絕緣材質與下電極需適當地結合以維持電容之 較佳可靠度。 請參考第8圖與第9圖，係描述一記憶單元結構與製程 步驟，其中具由習知高介電常數層構成之堆疊型電容。第 8圖係顯示記憶單元一端之平面圖。第9圖係顯示沿第8圖 中線C- D之剖面圖。此值得注意的是在第8圖中，為使問題 更明確，記憶單元之平面電極係以虛線框示。再者，為簡 化圖示，僅揭露必要元件而省略其他裝置。 如第8圖所示，形成由溝槽元件絕緣區環繞之一元件 主動區。在每一元件主動區102中形成兩記憶單元。字元 線 102、102a、102b、102c、102d、102e、102f 、102g 用
7061-4793-PF(N).ptd 第7頁 543157
以連接上述記憶單元。再者，在記憶單元之電容中， 在於層間介電層中形成接觸洞1〇3、1〇3a、· · ·，電容溝 1 ⑽0 4—、l〇4a、· · ·係位於接觸洞1〇3、1〇3a、· · ·之上。/ 二 單凡平面電極11 6已覆蓋在此記憶單元區域。 J —接著，第9圖所示係概述上述記憶單元之製造步驟。 如第9A圖所示，例如，在P型矽基底丨〇5上選擇性地形 槽絕緣區1 0 6與1 0 6 a，以形成上述元件主動區丨〇 i。在矽美 底1 〇 5與溝槽元件絕緣層區丨〇 6與丨〇 6 a上，分別形成字元^ I 〇 2與1 〇 2 a ’以及字元線1 〇 2 b、1 0 2 c、1 0 2 d以通過閘極絕 鴦 緣層，作為記憶單元之轉換閘電晶體。接著，利用自行對 準‘权於子元線與溝槽絕緣區之間形成擴散層，其中擴散 層1 0 7係作為位元線，而擴散層1 〇 8與1 〇 8 a係供電容使用。 接著，形成第一層間絕緣層1 〇 9以平坦化半導體基底 之表面。在此第一層間絕緣層1 〇 9中，位元線接觸洞11 〇延 伸至上述位元線擴散層1 0 7，並填入位元線插塞丨丨1。同樣 地，在此第一層間絕緣層1 0 9中，電容接觸洞1 〇 3與1 〇 3 a延 伸至上述電容擴散層1 0 8與1 0 8 a，並填入位元線插塞1 1 2與 II 2 a。此值得注意的是，位元線插塞111與電容插塞丨丨2與 1 1 2 a可為以氮化鈦（T i N )為阻障層之鎢（w )層所構成。
接著，形成第二層間絕緣層1 1 3以平坦化上述第一層 間絕緣層1 0 9，然後形成電容溝槽1 〇 4與1 〇 4a於一預定區 域。在底部表面之側面上依序形成電容下電極1 1 4與 1 1 4 a。此值得注意的是此下電極1 1 4與1 1 4 a可由T i N (氮化 鈦）所構成。
7061-4793-PF(N).ptd 第8頁 543157 五、發明說明（4) ------------ 金屬Ϊ:形：ί面Ϊ成電容絕緣層115，i覆蓋單元平面 逆声1曰1 5可^厂早疋平面電極116。此值得注意的是電容絕 緣層115可由厚度約10㈣之氧化坦（tantaium ^^ 1 ^ )構成’且單^平面金屬層可由T i N (氮化鈦 ^所構成。利用光阻罩幕丨丨7作為蝕刻罩幕，以乾蝕刻製 程0案化上述單元平面金屬層而开少成單元平面電極116。 此乾蝕刻製程所採用之蝕刻氣體可為含氣氣（Cl2)與溴 化氫（HBr )混合氣體之激發電漿。此值得注意的是利用 此乾钱刻步驟可部分地移除電容絕緣層1 1 5。 、，接著，如第9B圖所示，形成第三層間絕緣層丨丨8用以 平一化表面，並覆盖卓元平面電極116。此值得注意的是 可利用偏壓電子加速共振（bias Electron Cyclotron Resonance )形成氧化矽層，並用化學機械研磨（CMp )平 坦化该氧化石夕層而完成第三層間絕緣層1 1 8。 接著，如第9C圖所示，乾蝕刻處理上述第三層間絕緣 層1 1 8與第二層間絕緣層11 3，形成延伸至位元線插塞1 i i 之一穿越洞1 1 9。此外，利用上述乾蝕刻步驟在第三層間 絕緣層11 8中形成單元平面開口 1 2 0，可到達單元平面電極 11 6之表面。 接著’選擇性地於穿越洞11 9與單元平面開口 1 2 〇中填 入穿越洞插塞1 2 1與單元平面插塞1 2 2。然後形成位元線 123以連接穿越洞插塞121，且形成單元平面佈線124以連 接单元平面插塞122。 在Μ I Μ (金屬/絕緣層/金屬）結構電容中常採用上述
7〇61-4793-PF(N).ptd 第9頁 543157 五、發明說明（5) 高介電常數之材質作為電容之絕緣層。在MIM結構電容中 發現，假若電容絕緣層由金屬氧化物如五氧化钽、二氧化 锆（Zr02 )、二氧化铪（Hf02 ) 、STO、BST、PZT 等所構 成，上述電容絕緣層經常於半導體製程期間發生介電性崩 潰（break down)(靜電崩潰）。因此本案發明更進一步 地檢視半導體製程步驟。 請參考第9圖各圖，係顯示電容絕緣層之靜電崩潰現 象。第9 A圖所示為單元平面金屬層之乾蝕刻製程，單元平 面金屬層因蝕刻氣體之電漿激發而累積離子或電子。此類 電荷累積現象會使電容絕緣層Π 5發生介電性崩潰。 此外，請參閱第9B圖，係顯示形成第三層間絕緣層 1 1 8之步驟，該步驟係採用高密度電漿（HDP )之電漿加強 式CVD (PECVD )。相同地，在此例中單元平面電極116上 會累積離子與電子。此類電荷累積現象會使電容絕緣層 1 1 5發生介電性崩潰。 再者，請參閱第9 C圖，係顯示穿越洞1 1 9與單元平面 開口 1 2 0之之乾蝕刻製程，步驟中採用氣-碳基之鹵素化合 物作為電漿激發之蝕刻氣體。同樣地，在此例中，單元平 面電極1 1 6在電漿中會累積離子或電子。形成穿越洞1 1 9需 對第三與第二層間介電層1 1 8與1 1 3施以乾蝕刻製程。而形 成單元平面1 2 0需對第三層間介電層1 1 8施以乾蝕刻製程。 因在蝕刻第三層間介電層後對第二層間介電層進行乾蝕刻 製程，使單元平面電極1 1 6暴露於電漿中相當長的一段時 間。所以，電容絕緣層1 1 5會因上述乾蝕刻步驟累積過多
7061-4793-PF(N).ptd 第10頁 543157 五、發明說明（6) 電荷而發生介電性崩潰。 因此，本發明之一目的係提供一種具Μ I Μ結構電容之 半導體裝置，可防止電容絕緣層因製程步驟累積過多電荷 而發生介電性崩潰。 本發明提供一種半導體裝置，其包括一電容部分，包 括一下電極、一電容絕緣層、以及一上電極，依序堆疊於 一半導體基底之一層間絕緣層上；一防止電荷累積部分， 與該上電極與該電容絕緣層電性連接；其中，該下電極經 由該層間絕緣層中一第一接觸插塞，電性連接至該半導體 基底之一表面中一第一擴散層，該防止電荷累積部分之該 電容絕緣層耦合至該層間絕緣層之一第二接觸插塞，該第 二接觸插塞電性連接至該半導體基底之該表面中一第二擴 散層，該下電極由一第一導體構成，該第一與該第二接觸 插塞由異於該第一導體之一第二導體構成。 實施例： 以下將詳述第一實施例，請參考地1至4圖。第1圖所 式微一記憶單元一端之平面圖。第2圖所示為沿第1圖中線 Α-Β之剖面圖。為簡化第1圖之圖示内容，圖中僅顯示必要 元件。 如第1圖所示，參照習知技藝之佈局，形成由溝槽元 件絕緣區環繞之一元件主動區1。在每一元件主動區1中形 成兩記憶單元。字元線2、2 a、2 b、…用以連接上述記憶 單元。再者，在記憶單元之電容中，分別在於層間介電層 中形成接觸洞3、3 a，下述層間絕緣層之電容溝槽4、4 a係
7061-4793-PF(N).ptd 第11頁 543157 五、發明說明（7) 位於接觸洞3、3 a上。在記憶單元陣列佈有許多此類記憶 單元結構。 此外，本發明尚提供一種防止電荷累積電容部分。亦 即在上述記憶單元部分中形成一防止電荷累積接觸洞5， 下述層間絕緣層中一防止電荷累積溝槽6係位於防止電荷 累積接觸洞5之上。此值得注意的是此防止電荷累積溝槽6 所佔據之面積大於電容溝槽4。利用此特徵，單元平面電 極7可依此覆蓋上述記憶單元區域與防止電荷累積電容部 分之表面。此值得注意的是在防止電荷累積電容部分中可 能具有虛設（du匪y)字元線8與8a。再者，記憶單元部分 之周邊電路中可能具有超過一組的防止電荷電容部分。 請參考第2圖，以下將描述由記憶單元部分與防止電 荷累積部分所組成之防止電荷累積結構。如第2圖所示， 在矽基底9上選擇性地形成溝槽絕緣區1 0與1 0 a，以形成上 述元件主動區1。在矽基底9與溝槽元件絕緣層區1 0與1 0 a 上，分別形成字元線2與2a，以及字元線2b等以通過閘極 絕緣層，作為記憶單元之轉換閘電晶體。接著，利用自行 對準製程於字元線與溝槽絕緣區之間形成擴散層，其中包 含位元線擴散層1 1與電容擴散層1 2、1 2 a。電容擴散層1 2 與12a為第一擴散層。 同樣地，在防止電荷累積電容部分中形成有虛設字元 線8與8 a以及防止電荷累積擴散層1 3。防止電容擴散層1 3 為第二擴散層。 接著，形成第一層間絕緣層1 4以平坦化整個表面，在
7061-4793-PF(N).ptd 第12頁 543157 五、發明說明（8) =單元部分中，位元線接觸洞15形成於第一層間絕緣層 ，以延伸上位元線擴散層丨丨，其中位元線接觸洞15中 填有位兀線插塞1 6。同樣地，在上述第—層間絕緣層i 4中 形成有接觸洞3與3a，以接觸到電容擴散層丨2與丨2a，立 電容接觸洞3與3a中填有電容插塞17與179。此值得注的 是位兀線插塞16與電容插塞17與17&可由 2 ，㈣“arrier layer)之TlN (氣化欽）層戶;構成作 電谷插基17與17a為第一接觸插塞。 於第：Ϊ Hi ί :止電荷累積電容部分中，形成接觸洞5 其中防止電荷？ 以接觸防止電何累積擴散層13， “省m！ 觸中填有防止電荷累積插塞18。 、/心、疋防止電荷累積插塞1 8可由W層盥作為卩且产 層之T i N層所構成0防Lm 增/、作為阻尸早 寒。 電何累積插塞1 8為第二接觸插 層丨9接Ϊ得層間絕緣層14上形成第二層間絕緣 1壁盘开Γ分中形成電容溝槽4與4a，並於 T t ^20 „20a Λ； Ν Τ 1 #2° ^2〇a ° ^ ^ ^ ^ ^ ^ 容^槽/、 由ΤιΝ層構成。電容溝槽4與4a為第—電 1 ί I :ίΤ面甘’在防止電荷累積電容部分中形成防止電 何；：溝槽6 ’其所佔據之面積大於上述記憶單元Λ 其I槽6Λ於側壁表面形成電極21與2ia，而位於奢 面、：：可電極此防止電荷累積溝槽6為第二電容-、 接者，於所整個表面上覆蓋電容絕緣層22，1覆曰蓋單 ^157 五、發明說明（9) 以:ί ^極7作為上電極。然後，形成第三層間絕緣層23 緣ΐ兀平面電極7，並在記憶單元部分之第三層間絕 填^ ”第—層間絕緣層19中形成穿越洞24。穿越洞24中 真有=越洞插塞25以連接位元線26。 電極，所述，根據本發明所提供之記憶電容結構包括上 早凡平面電極7) /電容絕緣層22 /下電極20，豆 I:電極20連接至電容插塞…另-方面，防止電荷累積 22合^、纟°構^括上電極（單元平面電極7 ) /電容絕緣層 ^ I電谷絕緣層2 2與防止電荷累積插塞1 8相耦接。 裎中因ΐ ί ΐ述結構防止電荷累積電# ’在半導體製成過 電子合：Ϊ : : t面電極累積了離子或電子’ $些離子或 带—二、、’電谷絕緣層與防止電荷累積插塞1 8釋放至防止 电何累積擴散居1 q 崩潰發! Γ 電容絕緣層22可完全地防止靜電 軍并：ί考第3與4圖’以下將詳述製造本發明之防止電行 累積電，部分與記憶單元部分之方法。 電何 广:第3Α圖所示在ρ型矽基底9上形成 1與…。形成記憶單元字元線2與23，接著形二=域 =散層η與電容擴散層12m2a。同樣 ： 累積電容部分形成虛設字元線8糾以及在防止電何 擴散層1 3。 I 1方止電何累積 接著，如第3B圖所#，在整個表面上形 500㈣之氧化石夕層所構成之第一層間絕緣層予又/ 記憶單元部分’此第一層間絕緣層14中形成有位元V接在觸
7061-4793-PF(N).ptd 第14頁 州157 五、發明說明（10) ，位元線接觸洞15中填有位元線插塞16。同樣地，在 接ϊ Ϊ = Hi層14上形成電容接觸洞3與3 a以分別耦 電容插塞17m7a。同樣地，在防：。3與3a中分別填有 ’於第-層間絕緣層14中形成防止何，'上電谷部分中 接防止電荷累積擴散層13，其中„接觸洞5以搞 中填有防止電荷累積插塞18。 f ^積接觸洞5 16、電容插塞17與l7a、以及防卜予仔」主思的疋位元線插塞 與作為阻障層之I化鈦（ΤιΝ)層戶積插塞18可由W層 接著’如第3C圖所示，於上日冓成。 成厚度約1 // m之氧化矽層所槿述弟一層間絕緣層1 4上形 中，在記憶單元部分具“：第二層間絕緣層19 ’其 耗’且在防止電荷累積電容部=2㈣之電容溝槽4與 電荷累積溝槽6，整個表面7\具有開口約為2 之防止 金屬層27。 设盖厚度約為20nm之下電極 接著，沈積一層厚度約 光阻層28施以曝光顯影步驟。· 4 W m之正光阻層28。對此 ，分別會在電容溝槽/與/利/此方法，如第3D圖所示 一方面，位於防止電芥、零 殘留光阻層29與29a。但另外 全地移除。 7 ’、貝溝槽6中之光阻層2 8則會被完 然後’對上述下雷托八 極金屬屏9 蝕刻（回蝕刻）。篦4 Δ ㈢〇施以全面性的非等向性 币4 Α圖所示， 殘留光阻層2 9與2 9 a的保護 在回蝕刻步驟後，因上述 下電極20與20a。但另一' ^ ’電容溝槽4與4a中分別形成 在上述I虫刻步驟中，因防
543157 五、發明說明（11) 止電荷累積電容部分並無光阻層保護，故僅在防止電荷累 積溝槽6之側壁表面上留下電極21與21a，而位於底端之下 電極金屬層2 7則完全被餘刻而移除，並裸露出防止電荷累 插塞1 8。 ,、 接著，如第4B圖所示，將五氧化钽所組成之厚度約為 1 0 n m之電谷絕緣層2覆蓋於表面。然後，形成厚度約為… 200 nm之TiN層或W/TiN之堆疊層所構成之單元平面金屬 層，並採用熟知之微影與乾蝕刻製程技術圖案化上述單元 平面金屬層，以形成單元平面電極7。 此值得注意的是作為上述電容絕緣層2 2之五氧化组層 與作為防止電荷累積插塞1 8之鎢（w )層具有相當良好一曰 接合度（degree of adhesion )(可緊密地結合田）、。、 述五氧化钽層與作為下電極2〇與2〇a之TiN屄亦目士 且上 接合度。 9 有良好之 接著’如第4C圖所示，利用HDP形成之pECVD 厚度約為5 0 0 nm之氧化矽層以作為第三層間絕緣居、程形成 一方面’在§己’丨思單元部分，利用乾姓刻製程於一 另 緣層2 3與與第二層間絕緣層丨9中形成穿越洞2 5，二層間絕 越洞25填有穿越洞插塞25以連接至位元線^。’其中採穿
543157 五、發明說明（12) 積擴散層13。此放電機制將於第5圖中詳述。無論如何， 利用此方法可完全地防止電容絕緣層2 2發生靜電崩潰。此 外’在别述習知記憶中因乾蝕刻而形成穿越洞2 4所產生之 離子或電子可獲得釋放。 根據上述製造方法，如第4A圖所示，可省去微影之光 對準步驟，即可移除防止電荷累積電容部分中防止電荷 累積溝槽6底端表面之下電極金屬層。此外，根據本發明 :電極孟屬層於製程時所產生之電荷會經由防止電荷累 積電容$分之電容絕緣層與防止電荷累積插塞1 8，釋放至 ^止電荷累積擴散層1 3❹基底9。再者，根據本發明， 因:需移除防止電荷累積電容部分之電 效地簡化半導體製程之步驟。 U故叮有 ，在ΓΛ所Λ即可Λ釋上述放電現象之原因。根據上述 電容絕”叉；、積電谷中，上電極（單元平面電極7) / 構^止電荷累積插塞18之結構可由如/ (單元平：Λ。另一方面，在記憶單元電容中，上電極 、早兀十面電極7 )〆電容絕 如丁满卿TlN所構成。θ22/下以_之結構可由 轴）流經電容絕緣層之單位面積漏電流（縱 止電荷i浐二70平面電極之電壓變〖（橫軸）。此時防 ° '、貝插基與下電極係接於地端。 而言如ΓΛ所示’就流經電容絕緣層之單位面積漏電流 加盘施於單|何g積電谷大於記憶單元電容。㈣電流的增 ά於早-平面電極之電墨無關。單元平面電極之電壓
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543157 五、發明說明（13) 係對應於上述製程步驟中所產生之離子或電子的累積。若 半導體裝置具有此類結構之防止電荷累積電容，離子或電 子可輕易地從單元平面電極，經由電容絕緣層與防止電荷 累積插塞釋放至防止電荷累積擴散層，所以可完全地防止 電容絕緣層發生靜電崩潰。 ^請茶考第6與7圖，以下將詳述本發明之第二實施例。 第6 A圖為。己丨思單元電容之剖面圖，第6 b圖則為防止電荷累 積包奋口f5刀之剖面圖。此值得注意的是此電容為M I Μ結構 ，且電容絕緣層高介電值材質。 一如圖所示，在記憶單元電容中，於半導體基底31 之預=區域内形成電容擴散層3 2，並在層間絕緣層Μ中 洞34以連接電容擴散層32。此電容接觸洞32 填有電容插塞3 5。 第6ΑΓ中卜，Ϊ此例中下電極由至少兩種材質堆疊組成。在 第6Α圖中，此下電極由第一下電極“與第二下 ::形2容絕緣層38以覆蓋第二下電極表妾7:籌 成早兀平面電極49。 接者冉幵/ 另方面，防止電荷累積電容部分盥記怜 分不同f於已移除第二下電極37。亦即7如^早，電容部 ::累積擴散層40形成於矽基底31上，且矛圖所不’ 層33中形成防止電荷累積 在層間絕緣 散層40，其中防止雷4 連接防止電荷？并脖 插夷42。开Q 累積接觸洞41中填有防 插基42形成弟一下電極36連接 止電荷累積 容絕緣層
第18頁 於第-下電極36與層間絕緣層33之表面：】，塞42，並 543157 五、發明說明（14) 38，接著再形成單元平面電極39。 上述結構之記憶單元電容與防止電荷累積電容之配置 則與第1圖所示之第一實施例之晶片佈局相同。 以下將概略簡述製造上述記憶單元電容與防止電荷累 積電容之電極部分之方法。在第6圖所示之電容接觸洞3 4 ， 與防止電荷累積接觸洞4 1中，分別填入W層與作為阻障層 之TiN層之電容插塞35與防止電荷累積插塞42。接著，第 ' 一下電極3 6與第二下電極3 7堆疊形成於記憶電容部分與預 防電荷累積電容部分上。此值得注意的是第一下電極由W 層所構成，而第二下電極由T i N層所構成。 馨 接著，僅蝕刻防止電荷累積電容部分上之第二下電極 3 7，並留下第一下電極3 6。然後，於整個表面上形成電容 絕緣層3 8，接著再形成W層/ T i N層堆疊形成之單元平面電 極。此值得注意的是採用原子層化學氣相沈積（ALCVD ) 可有效地形成上述電容絕緣層3 8。利用形成一個原子層、 或是數層原子層之方法可大幅改進電容絕緣層之絕緣能 力。 此值得注意的是，如上所述，五氧化坦所構成之電容 絕緣層與第一與第二下電極之接合度相當良好。 如第一實施例所述，在第二實施例中因製程產生於單 ® 元平面電極3 9之電荷可經由電容絕緣層3 8、第一下電極3 6 、以及防止電荷累積插塞4 2釋放至防止電荷累積擴散層4 0 - 或矽基底3 1中。因此必須選定適當的第一下電極3 6導體材 _ _ 質以增加流經電容絕緣層3 8之漏電流量。但另一方面，在
7061-4793-PF(N).ptd 第19頁 543157 五、發明說明（15) 記憶單元電容中必須降低流經電容絕緣層3 8之漏電流量。 故必須具上述特性之導電材質作為第二下電極。 如上述，本案發明人已揭示構成第一與第二下電極之 導電材質。本案發明人亦發現流經電容絕緣層之漏電流與 組成下電極之導電材質之工作函數（work function， d)m )值有關。亦即，當下電極之工作函數減少時，流經 電容絕緣層之漏電流會增加，且當下電極之工作函數 增加時，流經電容絕緣層之漏電流會減少，所以可以藉此 改進絕緣特性。此值得注意的是流經電容絕緣層之漏電流 與其形成方法有關。 請參考第7圖，以下將概述漏電流與工作函數之對 應關係。第7圖所示為Μ I Μ結構（單元平面電極/電容絕 緣層/ 下電極）中单元平面電極充電時之能帶圖。如第7 圖所示，電容絕緣層具有傳導電帶（conductive band) 、禁止帶（forbidden band)、以及價電帶（valence band )。此值得注意的是流經電容絕緣層之漏電流與下電極之 費米能階（F e r m i 1 e v e 1 )與傳導帶間之能阻高度 (bar r i e r h e i g h t ) (I>b有關。亦即，當Φ5減少時，流經 電容絕緣層之漏電流會增加，且當下增加時，流經電 容絕緣層之漏電流會減少。此值得注意的是受電容絕緣層 影響之0b會隨Φιη增加而增加，且隨減少而減少。因此 在本發明中，第一下電極可採用具較小（Dm值之導電層， 而第二下電極可採用具較大值之導電層。此外，本發 明之另一重要特徵為第一下電極與電容絕緣層間保有良好
7061-4793-PF(N).ptd 第20頁 543157 五、發明說明（16) 之接合性。上述各項特徵亦適用於第一實施例。 根據本發明之特徵，採用上述之下電極之導電材質或 防止電荷累積電容之防止電額累積插塞可藉此增加流經電 容絕緣層之漏電流。因此完全不需選擇性地移除防止電荷 累積電容之電容絕緣層。進而可省略為選擇性移除電容絕 ^ 緣層所需形成之光阻層罩幕步驟，以及選擇性蝕刻電容絕 緣層的步驟。如果在電容絕緣層上形成光阻將會惡化其材 · 質品質。故本發明可完全避免上述問題的產生。利用本發 明可達成大量生產高良率與高品質之MIM結構電容，且其 電容絕緣層為具有高介電常數之材質。 | 表1為第一與第二下電極之導電材質特性比較。 表1 電容（I〉 電容〈Π〉 電容絕_層 TaiO ί, A 12〇 ], P rΟι, P riO), HfOi, Τ rOi, ZrSiO. (Ba，Sr)Ti〇】，SrTi〇】， Pb(Zr，Ti)0】， 第一下電極 Ti, Ta, TaN, W Ti , Ta, TaN, W 第二下電極 TiN, Mo, MoN, ΨΝ Ru , Ru〇2 , I r , I r〇2， Pt, Pd , Rh , Os 單元平電極 W, TiN, No, MoN, WN Ru , RuOi, I r, I r〇i， Pt, Pd 在表1中，記憶單元部分之電容根據電容絕緣層型式 分類為電容（I )與電容（I I )。在電容（I )中，電容絕 緣層之介電常數為數十單位，而電容（I I )之介電常數則
7061-4793-PF(N).ptd 第21頁 543157 五、發明說明（17) 為100或更大。此值得注意的是，除如第6圖所示已移除第 二下電極外，防止電荷累積電容之電極組成與表1所示相 符。 如表1所示，在各種型式之電容絕緣層中，第一下電 極可由鈦（Ti )、钽（Ta )、氮化钽（TaN)、或鎢（W )等 導電材質所組成。此值得注意的是形成電容絕緣層較佳的 方式為ALD方法。此舉可增加流經防止電荷累積電容之漏 電流。 另一方面，在電容（I)之電容絕緣層中，第二下電 極可由T i N、鉬（Μ〇 )、氮化鉬、或氮化鎢（WN )等導電 材質所組成。接著，在電容（Π )之電容絕緣層中，第二 下電極可由釕（Ru )、二氧化釕（Ru02 )、銥（I r )、二 氧化銥（I r 02 )、鉑（P t )、或鈀（P d )等導電材質所 組成。利用此類材質將可增加流經防止電荷累積電容之漏 電流。 此值得注意的是表1所市之各層材質可堆疊式地形成 上述電容絕緣層。此外，亦可結合薄氧化層或氮化矽層形 成堆疊結構。再者，上述第一或第二下電極亦可為堆疊結 構。當採用堆疊結構時，可利用上述導電材質作為第一或 第二下電極之上部材質。 另外，如上所述，特別重要的是本發明改進電容絕緣 層與第一下電極之接合強度。缺乏接合強度之介面將會減 低漏電流量。因此必須考量第一下電極之導電材質與電容 絕緣層之高介電材質之接合強度。
7061-4793-PF(N).ptd 第22頁 543157 五、發明說明（18) 如上所述，第二實施例中記憶單元電容與防止電荷累 積電容之下電極係採用不同材質，藉以達到與第一實施例 相同之功效。 上述各實施例已揭示在半導體製程中記憶單元電容如 何防止靜電崩潰現象的發生。但本發明之實施並未限定於 此類範疇中。例如，本發明同樣地可運用於製造類比電路 之大面積電容部分上，藉以防止靜電崩潰現象的發生。此 時並不完全需要接觸插塞。此外，本發明亦可運用在如 FeRAM之半導體裝置中，此類含鐵基底可用於電容部分。 此時，接觸插塞可電性連接至佈線層，最終連接至半導體 基底表面之擴散層。 此外，在上述各實施例中，防止電荷累積擴散層1 3與 4 0之導電型式與矽基底相反。但根據本發明之精神，上述 兩者可為相同之導電型式。 _ 再者，在本發明第一實施例中，記憶單元電容之下電 極與防止電荷累積電容之充電插塞為不同之導電材質。下 電極可由TiN層來形成，且充電插塞可由W層來形成。但如 第二實施例所述之理由，在第一實施例中，可利用M〇、 MoN、或WN作為記憶單元電容之下電極材質，且可利用Ti 、TaN、或TaN作為充電插塞之材質。 另外，上述第一實施例中記憶單元電容部分之電容插 塞與防止電荷累積電容部分之防止電荷累積插塞係採用相 同之材質。但本發明之精神並未限定於此。亦即，電容插 塞與防止電荷累積插塞可採用不同之導電材質。例如，防
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五、發明說明（19) 止電荷累積插塞之下部可採用與電容插塞相同之材質，^曰 其上部可採用不同材質。藉此，當單元平面電極累積電荷 時’可增加流經防止電荷累積電容部分之漏電流，所以^ 改善保護記憶單元電容之保護能力。 在上述各實施例中，層間絕緣層係由氧化石夕所構成。 但本發明之精神並未限定於此。例如，此類層間絕緣層可 由矽倍半氧（silsesquioxane)層或由含一組Si-Η鍵（bond
)、Si-CH3鍵、與Si-FY鍵至少一種所構成之矽（si H(：a )層來形成。此值得注意的是矽倍半氧（si lsesqui〇xane) 絕緣層是矽-氧-基介電層，包含低介電材質如矽倍半氧群 石夕倍半氧（silsesquioxane-group hydrogen silsesquioxane)、曱基矽倍半氧（methyl si lsesquioxane)、甲基氫石立主备!丄』u」 m 1 土 # / 1口牛乳methylated hydrogen silsesquioxane)、或氟化矽俾主 . . ’ 牛乳Ciluorinated
Sllsesquioxane)等。 士本發明亚未僅限定於上述實施例，在相同技術觀念範 臂之適當調整皆屬於本發明之權力範圍。
如上所述，利用本發明形成一接觸插塞或一下電極以 、接電容絕緣層，適當地選取上述元件之組成材質，可增 加流經防止電荷累積電容部分之電容絕緣層之漏電流量。 利用此特徵，在製造半導體裝置期間，即使如記憶電 2之單元平面電極（上電極）上累積了離子或電子，仍可 二易地彳之防止電荷累積電容部分所配置之單元平面電極， 、、、工由防止電荷累積電谷部分之電容絕緣層釋放至半導體基
543157 五、發明說明（20) 底或擴散層中。電容部分之電容絕緣層可完全地防止靜電 崩潰發生。 另外，利用本發明可以簡單的製程生產大量生產高良 率與高品質之Μ I Μ結構電容，且其電容絕緣層為具有氧化 金屬、高介電常數之材質。此舉可大幅提昇半導體之積集 度與圖案化技術之精細度。 參 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作更動與潤飾，因此本發明之保護範圍當 視後附之申請專利範圍所界定者為準。
7061-4793-PF(N).ptd 第25頁 543157 圖式簡單說明 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 第1圖係顯示本發明之第一實施例中一記憶單元部分 與一防止電荷累積電容部分之平面圖； 第2圖係顯示本發明之第一實施例中一記憶單元部分 與一防止電荷累積電容部分之另一平面圖； 第3A至3D圖係顯示本發明之第一實施例中製造一記憶 單元部分與一防止電荷累積電容部分之流程剖面圖； 第4A至4C圖係顯示本發明之第一實施例中接續第3圖 以製造一記憶單元部分與一防止電荷累積電容部分之流程 剖面圖； 第5圖係顯示本發明中防止電荷累積電容部分與記憶 單元電容部分之電容絕緣層之絕緣程度； 第6 A與6 B圖係顯示第二一實施例中記憶單元部分與防 止電和累積部分之剖面圖； 第7圖係本發明中MIM結構電容之能帶圖（band diagram ) ; 第8圖係顯示習知記憶單元部分之平面圖；以及 第9 A至9 C圖係顯示製造習知記憶單元部分之流程剖面 圖。 符號說明： 1、102〜元件主動區； 2 、2a 、2b ..... 102 、102a 、102b > 102c 、102d 、
7061-4793-PF(N).ptd 第26頁 543157 圖式簡單說明 102e 、 102f 3 4 ‘ 1 0 2 g〜字元線； 3a 4a 41 1 Ο 3、1 Ο 3 a、. ··〜接觸洞； 104、104a、...〜電容溝槽 防止電荷累積接觸洞； 6〜防止電荷累積溝槽； 8、 8a〜虛设子元線， 9、 1 0 5〜石夕基底； 1 0、1 0 a〜溝槽絕緣區； 1 1〜位元線擴散層； 12、12a、32〜電容擴散層； 1 3、4 0〜防止電荷累積擴散層； 1 4、1 0 9〜第一層間絕緣層； 1 5、1 1 0〜位元線接觸洞； 16、 m〜位元線插塞； 17、 17a、35〜電容插塞； 1 8、4 2〜防止電荷累積插塞； 1 9、1 1 3〜第二層間絕緣層； 20、 20a〜下電極； 21、 21a〜電極； 2 2、3 8、1 1 5〜電容絕緣層； 2 3、1 1 8〜第三層間絕緣層； 2 4、1 1 9〜穿越洞； 2 5、1 2 1〜穿越洞插塞； 2 6〜位元線；
7061-4793-PF(N).ptd 第27頁 543157 圖式簡單說明 27〜下電極金屬層； 28、29、29a〜光阻層 31〜半導體基底 3 3〜層間絕緣層 36 第一下電極 37〜第二下電極 39、49、116〜單元平面電極 1 0 6、1 0 6 a〜溝槽絕緣區； 1 0 1〜元件主動區； 107、108、108a 〜擴散層； 34、103、1 03a〜電容接觸洞 1 1 2、1 1 2 a〜位元線插塞； 114、114a〜電容下電極； 1 1 7〜光阻罩幕； 1 2 0〜單元平面開口； 122〜單元平面插塞。 _
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Claims (1)
- 543157 六、申請專利範圍 1. 一種半導體裝置，包括： 一電容部分，包括一下電極、一電容絕緣層、以及一 上電極，依序堆疊於一半導體基底之一層間絕緣層上；以 及 一防止電荷累積部分，與該上電極與該電容絕緣層電 y 性連接； 其中，該防止電荷累積部分具一導電層於該電容絕緣 * 層之一下部，該下電極由一第一導體構成，該導電層由異 於該第一導體之一第二導體構成，形成一路徑使該上電極 所產生之電荷經由該防止電荷累積部分之該電容絕緣層釋 # 放至該導電層。 2. —種半導體裝置，包括： 一電容部分，包括一下電極、一電容絕緣層、以及一 上電極，依序堆疊於一半導體基底之一層間絕緣層上；以 及 一防止電荷累積部分，與該上電極與該電容絕緣層電 性連接； 其中，該下電極經由該層間絕緣層中一第一接觸插塞 ，電性連接至該半導體基底之一表面中一第一擴散層，該 防止電荷累積部分之該電容絕緣層耦合至該層間絕緣層之 β 一第二接觸插塞，該第二接觸插塞電性連接至該半導體基 底之該表面中一第二擴散層，該下電極由一第一導體構成 ' ，該第一與該第二接觸插塞由異於該第一導體之一第二導 、 體構成。7061-4793-PF(N).ptd 第29頁 543157 六、申請專利範圍 3. 如申請專利範圍第2項所述之半導體裝置，其中該 電容部分與該防止電荷累積部分係形成於該層間絕緣層中 不同之電容溝槽（trench)中。 4. 如申請專利範圍第2項所述之半導體裝置，其中該 第二接觸插塞之一上部由一第三導體取代。 （ / 5. —種半導體裝置，包括： 一電容部分，包括一第一下電極、一第二下電極依序 · 連接且堆疊於一半導體基底之一層間絕緣層上、一電容絕 緣層、以及一上電極；以及 一防止電荷累積部分，與該上電極與該電容絕緣層電 _ 性連接，具有一第一下電極所構成之一防止電荷累積部分 下電極，且異於該電容部分之該第一下電極； 其中，該電容部分之該第一下電極經由該層間絕緣層 中一第一接觸插塞，電性連接至該半導體基底之一表面中 一第一擴散層，該防止電荷累積部分之該第一下電極經由 該層間絕緣層中一第二接觸插塞，電性連接至該半導體基 底之該表面中一第二擴散層，且該第二下電極由一第一導 體構成，該第一下電極由異於該第一導體之一第二導體構 成。 6. 如申請專利範圍第5項所述之半導體裝置，其中該 β 電容部分構成該半導體裝置之一記憶單元。 7. 如申請專利範圍第2項所述之半導體裝置，其中該 ▲ 第二導體與該第三導體之工作函數（work function，Φιη ·, )小於該第一導體之工作函數。7061-4793-PF(N).ptd 第30頁 543157 六、申請專利範圍 8.如申請專利範圍第7項所述之半導體裝置，其中該 第一導體可為TiN、Mo、MoN、WN、Ru、Ru02、Ir、Ir02、 Pt、與Pd其中任一，且該第二與該第三導體可為W、Ti、 Ta、與TaN其中任一。 9 ·如申請專利範圍第2或5項所述之半導體裝置，其中 該電容絕緣層由一金屬氧化層構成，該金屬氧化層由T a2〇5 Zr1 Hf 09 S r T i 02、T i 03、與P b 03其中任一所構成7061-4793-PF(N).ptd 第31頁
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