KR101129871B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 주변회로 영역의 상부 전극을 주변회로 영역의 활성영역과 연결시켜 플라즈마 환경에서의 차지(Charge)가 주변회로 영역의 활성영역으로 전달되도록 함으로써, 저장전극의 특성 열화를 방지하여 소자의 동작 특성을 향상시키는 기술이다.
본 발명에 따른 반도체 소자의 제조 방법은 셀 영역의 반도체 기판 상부에 랜딩 콘택 플러그를 형성하는 단계와, 랜딩 콘택 플러그과 연결되는 저장전극 콘택플러그를 형성하는 단계와, 주변회로 영역의 반도체 기판 상부에 더미 콘택 플러그를 형성하는 단계와, 저장전극 콘택과 연결되는 하부 전극을 형성하는 단계와, 하부 전극을 포함하는 반도체 기판 및 상기 더미 콘택 플러그 상부에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 셀 영역의 반도체 기판 상부에 랜딩 콘택 플러그를 형성하는 단계와, 랜딩 콘택 플러그과 연결되는 저장전극 콘택플러그를 형성하는 단계와, 주변회로 영역의 반도체 기판 상부에 더미 콘택 플러그를 형성하는 단계와, 저장전극 콘택과 연결되는 하부 전극을 형성하는 단계와, 하부 전극을 포함하는 반도체 기판 및 상기 더미 콘택 플러그 상부에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 캐패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 크기도 점점 작아지고 있고, 이에 따라, 디램과 같은 메모리 소자에서 데이터를 저장하는 기억 장소로서 기능하는 캐패시터의 폭(width) 또한 작아지고 있다. 상기 캐패시터는 스토리지전극(storage node)과 플레이트전극(plate node) 사이에 유전체(dielectric)막이 개재된 구조로서, 이러한 구조를 갖는 캐패시터의 저장용량(캐패시턴스)은 전극의 표면적과 유전체막의 유전율에 비례하고, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 한계가 있기 때문에, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 넓히는 방식으로 진행되고 있다. 전극 표면적을 증가시키기 위한 방법으로는 실린더(cylinder) 형태의 3차원 구조로 형성하는 방법이 대표적이며, 실린더 형태의 저장전극의 높이를 증가시킬수록 더 큰 전극 표면적을 얻을 수 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 주변회로 영역의 상부 전극을 주변회로 영역의 활성영역과 연결시켜 플라즈마 환경에서의 차지(Charge)가 주변회로 영역의 활성영역으로 전달되도록 함으로써, 저장전극의 특성 열화를 방지하여 소자의 동작 특성을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는 셀 영역의 반도체 기판 상부에 형성된 랜딩 콘택 플러그와, 랜딩 콘택 플러그의 상부에 구비되는 저장전극 콘택 플러그와, 주변회로 영역의 반도체 기판 상부에 형성된 더미 콘택 플러그와, 저장전극 콘택 플러그의 상부에 구비되는 하부 전극와, 상기 하부 전극 표면에 구비되는 유전체막과, 유전체막을 포함하는 반도체 기판 상부에 형성되며, 상기 주변회로 영역의 더미 콘택 플러그와 연결되는 상부 전극을 포함하는 것을 특징으로 한다.
나아가, 랜딩 콘택 플러그 및 저장전극 콘택플러그는 각각 폴리실리콘을 포함하는 것을 특징으로 하고, 더미 콘택 플러그는 폴리실리콘을 포함하는 것을 특징으로 한다. 그리고, 더미 콘택 플러그의 깊이는 랜딩 콘택 플러그 및 저장전극 콘택 플러그가 적층된 깊이와 동일한 것을 특징으로 한다.
나아가, 하부 전극은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2, Pt 및 이들의 조합 중 선택된 어느 하나를 포함하며, 하부 전극 표면에 유전체막을 더 포함하며, 상기 유전체막은 Al2O3, HfO2, ZrO2, Ta2O5 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상부 전극은 TiN, WN, W, Ru, Si 및 이들의 조합 중 선택된 어느 하나를 포함하며, 주변회로 영역에 상부 전극과 연결되는 메탈 콘택 플러그를 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 셀 영역의 반도체 기판 상부에 랜딩 콘택 플러그를 형성하는 단계와, 랜딩 콘택 플러그과 연결되는 저장전극 콘택플러그 및 주변회로 영역의 반도체 기판 상부에 더미 콘택 플러그를 형성하는 단계와, 저장전극 콘택 플러그와 연결되는 하부 전극을 형성하는 단계와, 상기 하부 전극 표면에 유전체막을 형성하는 단계와, 유전체막 및 상기 더미 콘택 플러그 상부에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 랜딩 콘택 플러그를 형성하는 단계는 게이트를 포함하는 상기 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와, 셀 영역의 제 1 층간 절연막을 식각한 후 도전물질을 매립하여 랜딩 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 저장전극 콘택 플러그 및 더미 콘택 플러그를 형성하는 단계는 랜딩 콘택 플러그 및 제 1 층간 절연막 상부에 제 2 층간 절연막 및 식각 정지막을 형성하는 단계와, 셀 영역의 상기 식각 정지막 및 상기 제 2 층간 절연막을 식각하여 상기 랜딩 콘택 플러그가 노출되는 저장전극 콘택홀 및 상기 주변회로 영역의 제 2 층간 절연막 및 제 1 층간 절연막을 식각하여 더미 콘택홀을 형성하는 단계와, 저장전극 콘택홀 및 더미 콘택홀에 도전물질을 매립하여 각각 저장전극 콘택플러그 및 더미 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 상부 전극을 형성하는 단계는 셀 영역의 하부 전극 및 상기 주변회로 영역의 상기 더미 콘택 플러그를 포함하는 상기 식각정지막 상부에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 랜딩 콘택 플러그, 저장전극 콘택플러그 및 더미 콘택 플러그는 각각 폴리실리콘을 포함하는 물질로 형성한다.
또한, 하부 전극을 형성하는 단계에서 하부 전극은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2, Pt 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
나아가, 하부 전극을 형성하는 단계 이후, 하부 전극 표면에 유전체막을 형성하는 단계를 더 포함하며, 유전체막은 Al2O3, HfO2, ZrO2, Ta2O5 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상부 전극을 형성하는 단계에서, 상부 전극은 TiN, WN, W, Ru, Si 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하는 것을 특징으로 한다.
그리고, 상부전극을 형성하는 단계 이후, 더미 콘택 플러그와 연결되는 메탈 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 게이트를 포함하는 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와, 제 1 층간 절연막을 식각하여 셀 영역의 상기 반도체 기판을 노출시키는 랜딩 콘택 플러그홀 및 주변회로 영역의 상기 반도체 기판을 노출시키는 제 1 더미 콘택홀을 형성하는 단계와, 랜딩 콘택 플러그홀 및 제 1 더미 콘택홀에 도전물질을 매립하여 랜딩 콘택 플러그 및 상기 제 1 더미 콘택플러그를 형성하는 단계와, 랜딩 콘택 플러그 및 상기 제 1 더미 콘택플러그를 포함하는 제 1 층간 절연막 상부에 제 2 층간 절연막 및 식각 정지막을 형성하는 단계와, 식각 정지막 및 제 2 층간 절연막을 식각하여 상기 셀 영역의 랜딩 콘택 플러그 및 주변회로 영역의 제 1 더미 콘택플러그가 노출되는 저장전극 콘택홀 및 제 2 더미 콘택홀을 형성하는 단계와, 저장전극 콘택홀 및 제 2 더미 콘택홀에 도전물질을 매립하여 각각 저장전극 콘택플러그 및 상기 제 2 더미 콘택 플러그를 형성하는 단계와, 셀 영역의 상기 저장전극 콘택 플러그와 연결되는 하부 전극을 형성하는 단계와, 상기 하부 전극 표면에 유전체막을 형성하는 단계; 및 셀 영역의 상기 유전체막 및 상기 주변회로 영역의 상기 제 2 더미 콘택 플러그를 포함하는 상기 식각 정지막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 랜딩 콘택 플러그, 저장전극 콘택플러그, 제 1 더미 콘택 플러그 및 제 2 더미 콘택 플러그는 각각 폴리실리콘을 포함하며, 하부 전극을 형성하는 단계에서 하부 전극은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2, Pt 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
그리고, 하부 전극을 형성하는 단계 이후, 하부 전극 표면에 유전체막을 형성하는 단계를 더 포함하며, 유전체막은 Al2O3, HfO2, ZrO2, Ta2O5 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
그리고, 상부 전극을 형성하는 단계에서, 상부 전극은 TiN, WN, W, Ru, Si 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하는 것을 특징으로 한다.
또한, 상부전극을 형성하는 단계 이후, 제 2 더미 콘택 플러그와 연결되는 메탈 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 제조 방법은 주변회로 영역에 활성영역과 연결되는 더미 콘택플러그를 형성하여 후속 공정인 메탈 콘택홀 식각 공정 시 플라즈마 환경에서 발생하는 차지(Charge)가 셀 영역의 유전체막이 아닌 주변회로 영역의 활성영역으로 전달되도록 함으로써, 저장전극의 특성 열화를 방지하는 효과를 제공한다.
또한, 저장전극의 유전체막에 차지가 트랩되는 현상을 개선하여 셀 캐패시터의 용량을 증가시키고, 이로 인해 소자의 리프레쉬 특성이 개선되어 반도체 소자의 동작 특성이 향상되는 효과를 제공한다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 단면도이다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
이하 첨부된 도 1을 참조하여 일반적인 실린더 형태의 저장전극을 설명하면 다음과 같다.
먼저, 셀(Cell) 영역 및 주변회로(Peri) 영역의 반도체 기판(100)에 활성영역(103) 및 소자분리막(105)을 형성한다. 그 다음, 셀 영역의 반도체 기판(100) 상부에 게이트 폴리실리콘층(110a), 게이트 금속층(110b) 및 게이트 하드마스크층(110c)의 적층 구조를 포함하는 게이트(110)를 형성하고, 게이트(110) 측벽에 게이트 스페이서(112)를 형성한다. 다음으로, 게이트(110)를 포함하는 반도체 기판(100) 상부에 제 1 층간 절연막(113)을 형성한 후 제 1 층간 절연막(113)을 식각하여 랜딩 콘택 플러그홀을 형성한다. 이어서, 랜딩 콘택 플러그홀에 도전물질을 매립하여 랜딩 콘택 플러그(107)을 형성한다.
다음으로, 게이트(110), 랜딩 콘택 플러그(107) 및 제 1 층간 절연막(113) 상부에 제 2 층간 절연막(115) 및 식각 정지막(120)을 형성한다. 이후, 식각 정지막(120) 및 제 2 층간 절연막(115)을 식각하여 저장전극 콘택홀을 형성한다. 이어서, 저장전극 콘택홀에 도전물질을 매립하여 저장전극 콘택플러그(125)를 형성한다. 그 다음, 저장전극 콘택플러그(125) 상부에 실린더형 하부전극(125)을 형성하고, 하부전극(125) 표면에 유전체막(130)을 형성한다. 이후, 유전체막(130) 상부에 하부전극(125) 및 유전체막(130)을 덮는 높이의 상부전극(135)을 형성한다. 이때, 주변회로 영역에는 하부 전극(125) 및 유전체막(130)이 형성되지 않으므로, 식각 정지막(120) 상부에 상부 전극(135)이 형성된다.
그 다음, 상부 전극(135) 상부에 제 3 층간 절연막(140)을 형성하고, 주변회로 영역의 상부 전극(135) 및 제 3 층간 절연막(140)을 식각하여 메탈 콘택홀을 형성한다. 이어서, 메탈 콘택홀에 금속층을 매립하여 메탈 콘택 플러그(145)를 형성한다.
상술한 종래 기술에 따르면, 주변회로 영역에 형성된 상부 전극(135)은 식각 정지막(120) 상부에 형성되므로 플로팅(Floating)된 형태가 되는 것을 알 수 있다. 이러한 상부 전극(135)을 형성한 후 메탈 콘택홀을 형성하며, 메탈 콘택홀의 식각 공정은 플라즈마 환경에서 진행되는데, 이 과정에서 발생하는 노이즈(Noise) 특히, 플라즈마 환경에서 발생하는 차지(Charge)들이 셀 영역의 저장전극으로 이동하여 저장전극의 유전체막(130)에 트랩(Trap)된다. 이로 인해, 유전체막(130)이 손상되어 제 역할을 하지 못하게 되면서 저장전극의 저장 특성이 저하되고 결과적으로 반도체 소자의 동작 특성이 저하되는 문제점이 발생한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도로서, 셀 영역과 주변회로 영역을 모두 도시한 것이다. 먼저, 도 2에 도시된 바와 같이 셀 영역의 활성영역(203) 및 소자분리막(205)을 포함하는 반도체 기판(200) 상부의 제 1 층간 절연막(213) 내에 게이트(210)와 랜딩플러그 콘택(207)이 형성된다. 게이트(210)는 게이트 폴리실리콘층(210a), 게이트 금속층(210b) 및 게이트 하드마스크층(210c)을 포함하며, 게이트(210) 측벽에 게이트 스페이서(212)가 형성되어 있다. 그리고, 랜딩플러그 콘택(207) 상부의 제 2 층간 절연막(215) 및 식각 정지막(220) 내에 랜딩플러그 콘택(207)과 연결되는 저장전극 콘택(225)이 구비된다. 랜딩 콘택 플러그(207) 및 저장전극 콘택(225)은 각각 폴리실리콘을 포함한다.
그리고, 저장전극 콘택(225) 상부에 실린더 형태의 하부전극(233) 및 하부전극(233) 표면에 형성된 유전체막(235)이 구비되고, 하부전극(233) 및 유전체막(235)을 덮는 상부전극(240)이 구비된다. 하부전극(233)은 티타늄질화막(TiN), 루테늄(Ru), 루테늄 산화막(RuO2), 탄탈륨 질화막(TaN), 텅스텐막(W), 텅스텐 질화막(WN), 이리듐막(Ir), 이리듐 산화막(IrO2), 백금막(Pt) 및 이들의 조합 중 선택된 어느 하나를 포함하며, 유전체막(235)은 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 탄탈륨산화막(Ta2O5) 및 이들의 조합 중 선택된 어느 하나를 포함한다. 또한, 상부 전극(240)은 티타늄 질화막(TiN), 텅스텐 질화막(WN), 텅스텐막(W), 루테늄막(Ru), 실리콘막(Si) 및 이들의 조합 중 선택된 어느 하나를 포함한다. 이때, 셀 영역의 상부전극(240)은 하부전극(233) 및 유전체막(235)을 덮을 만큼의 충분한 높이로 형성되며, 주변회로 영역의 상부 전극(240)은 식각 정지막(220) 표면에 얇은 두께로 형성된다.
그리고, 상부 전극(240) 상부에 제 3 층간 절연막(245)이 구비되고, 주변회로 영역의 제 3 층간 절연막(245) 및 식각 정지막(220) 내에 메탈 콘택 플러그(250)가 구비된다. 여기서, 주변회로 영역의 상부 전극(240)은 플로팅된 형태가 되므로, 이 상부 전극(240)과 주변회로 영역(240)의 활성영역(203)을 연결하는 더미 콘택 플러그(230)를 포함하도록 한다. 이때, 더미 콘택 플러그(230)는 제 1 층간 절연막(213), 제 2 층간 절연막(215) 및 식각 정지막(220) 내에 형성된다.
상술한 바와 같이, 주변회로 영역에서 상부 전극(240)과 활성영역(203) 연결시키는 더미 콘택 플러그(230)를 형성함으로써 후속으로 진행되는 메탈 콘택홀 식각 공정 시 플라즈마 환경에서 발생하는 차지(Charge)가 셀 영역의 유전체막(235)으로 전달되지 않고, 주변회로 영역의 활성영역(203)으로 전달되도록 하여 저장전극의 특성 열화를 개선할 수 있다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 데이터가 저장되는 소자들이 형성된 셀 영역 및 셀 영역과 인접하게 위치하며, 데이터를 처리하는 소자들이 형성된 주변 영역을 포함하는 주변회로 영역을 도시하고 있다.
먼저, 도 3a를 참조하면 반도체 기판(200)을 식각하여 소자분리용 트렌치를 형성하고, 이 소자분리용 트렌치에 절연물질을 매립하여 활성영역(203)을 정의하는 소자분리막(205)을 형성한다. 그 다음, 활성영역(203) 및 소자분리막(205)을 포함하는 셀 영역의 반도체 기판(200) 상부에 게이트(210)를 형성하고, 게이트(210) 측벽에 스페이서(212)를 형성한다. 이때, 게이트(210)는 게이트 폴리실리콘층(210a), 게이트 금속층(210b) 및 게이트 하드마스크층(210c)의 포함하며, 스페이서(212)는 질화막을 포함한다.
다음으로, 게이트(210)를 포함하는 반도체 기판(200) 상부에 제 1 층간 절연막(213)을 형성하고, 셀 영역의 제 1 층간 절연막(213)을 식각하여 랜딩플러그 콘택홀을 형성한다. 그 다음, 랜딩플러그 콘택홀에 도전물질을 매립한 후 게이트(210) 상측이 노출될때까지 평탄화하여 랜딩 콘택 플러그(207)을 형성한다. 이때, 도전물질은 폴리실리콘을 포함하는 것이 바람직하다. 이어서, 랜딩플러그 콘택(207)을 포함하는 제 1 층간 절연막(213) 상부에 제 2 층간 절연막(215) 및 식각 정지막(220)을 형성한다. 제 2 층간 절연막(215)은 산화막을 포함하며, 식각 정지막(220)은 질화막을 포함한다.
그 다음, 도 3b를 참조하면 셀 영역의 식각 정지막(220) 및 제 2 층간 절연막(215)을 식각하여 랜딩플러그 콘택(207)을 노출시키는 저장전극 콘택홀(223)을 형성한다. 이와 동시에, 주변회로 영역의 식각 정지막(220), 제 2 층간 절연막(215) 및 제 1 층간 절연막(213)을 식각하여 활성영역(203)을 노출시키는 더미 콘택홀(224)을 형성한다. 이때, 셀 영역에 형성되는 저장전극 콘택홀(223)에 비해 주변회로 영역에 형성되는 더미 콘택홀(224)이 깊게 형성된다. 셀 영역에서는 랜딩플러그 콘택(207)에 의해 식각 속도가 감소되므로 셀 영역에서 제 2 층간 절연막(215)가 식각되는 동안 주변회로 영역에서 제 1 층간 절연막(213) 및 제 2 층간 절연막(215)을 모두 식각할 수 있다.
다음으로, 도 3c를 참조하면 저장전극 콘택홀(223) 및 더미 콘택홀(224)을 포함하는 식각 정지막(220) 상부에 도전물질을 증착한 후 식각 정지막(220)이 노출될때까지 평탄화 공정을 진행하여 저장전극 콘택플러그(225) 및 더미 콘택플러그(230)을 형성한다. 저장전극 콘택홀(223) 및 더미 콘택홀(224)에 매립되는 도전물질은 폴리실리콘을 포함하는 것이 바람직하다.
이어서, 도 3d를 참조하면 저장전극 콘택플러그(225) 및 더미 콘택플러그(230)를 포함하는 식각 정지막(220) 상부에 셀 영역의 저장전극 영역을 정의하는 희생막 패턴(미도시)을 형성한다. 희생막 패턴은 PSG막, PE-TEOS막 또는 이들의 조합 중 선택된 어느 하나를 포함하여 형성할 수 있다. 이때, 희생막 패턴(미도시)은 셀 영역의 저장전극 콘택플러그(225)가 노출되도록 형성한다. 또한, 희생막 패턴(미도시)은 산화막을 포함하는 물질로 형성하며, 캐패시터의 정전용량을 충분히 확보할 수 있을 정도의 높이만큼 형성한다. 그 다음, 희생막 패턴(미도시)을 포함하는 전체 상부에 하부전극용 도전물질을 증착한다. 하부전극용 도전물질은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식을 통해 형성한다. 그리고, 하부전극용 도전물질은 티타늄질화막(TiN), 루테늄(Ru), 루테늄 산화막(RuO2), 탄탈륨 질화막(TaN), 텅스텐막(W), 텅스텐 질화막(WN), 이리듐막(Ir), 이리듐 산화막(IrO2), 백금막(Pt) 및 이들의 조합 중 선택된 어느 하나를 포함하며, 유전체막(235)은 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 탄탈륨산화막(Ta2O5) 및 이들의 조합 중 선택된 어느 하나로 형성할 수 있다.
그 다음, 희생막 패턴(미도시)의 상측이 노출될때까지 평탄화 공정을 진행하여 분리된 실린더 형태의 하부 전극(233)을 형성한다. 각각의 하부 전극(233)은 저장전극 콘택플러그(225)와 연결되도록 형성한다. 이후, 딥 아웃(Dip-Out) 공정을 진행하여 희생막 패턴(미도시)을 제거한다. 그 다음, 하부 전극(233) 표면을 따라 유전체막(235)를 증착한다. 유전체막(235)은 Al2O3, HfO2, ZrO2, Ta2O5 및 이들의 조합 중 선택된 어느 하나로 형성한다.
다음으로, 도 3e를 참조하면, 셀 영역의 유전체막(235) 상부 및 주변회로 영역의 식각 정지막(220) 상부에 상부 전극(240)을 형성한다. 상부 전극(240)은 플레이트 전극이라고도 한다. 이 상부 전극(240)은 TiN, WN, W, Ru, Si 및 이들의 조합 중 선택된 어느 하나로 형성한다. 이때, 상부 전극(240)은 셀 영역의 하부 전극(233)을 모두 덮을 수 있는 충분한 높이로 형성하며, 실린더 형태의 하부 전극(223) 내측까지 완전히 매립되도록 형성한다. 반면, 주변회로 영역에는 하부 전극(223) 및 유전체막(235)이 형성되어 있지 않으므로, 식각정지막(220) 상부에 일정 두께의 상부 전극(240)이 형성된다. 즉, 셀 영역에 형성된 상부 전극(240)은 주변회로 영역에 형성된 상부 전극(240)에 비해 두꺼운 두께를 갖는다.
이후, 상부 전극(240) 상부에 제 3 층간 절연막(245)을 형성한다. 제 3 층간 절연막(245)은 산화막을 포함한다. 그 다음, 주변회로 영역의 제 3 층간 절연막(245) 및 상부 전극(240)을 식각하여 메탈 콘택홀을 형성한다. 이때, 메탈 콘택홀을 형성하기 위한 식각 공정은 식각 정지막(220)에 의해 식각이 멈추게 된다. 이어서, 메탈 콘택홀에 도전물질을 매립하여 메탈 콘택 플러그(250)를 형성한다. 메탈 콘택홀에 매립하는 도전물질은 폴리실리콘을 포함하는 것이 바람직하다.
상술한 도 3a 내지 도 3e와 같이, 주변회로 영역의 상부 전극(240) 하부에 더미 콘택플러그(230)을 형성함으로써, 이 더미 콘택플러그(230)가 상부 전극(240)이 플로팅 처리되지 않도록 활성영역(203)과 연결시켜주는 역할을 한다. 따라서, 후속으로 진행되는 메탈 콘택홀 식각 공정 시 플라즈마에 의한 차지(Charge)가 셀 영역이 아닌 주변회로 영역의 접합 다이오드(Junction Diode)부의 활성영역(203)으로 전달되어 셀 영역의 유전체막(235)이 손실되지 않고, 제 역할을 할 수 있게 된다. 즉, 저장전극의 특성 열화를 방지하여 소자의 특성을 향상시키는 효과를 얻을 수 있다.
또한, 도 4a 내지 도 4d는 본 발명에 따른 일 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 4a를 참조하면 셀 영역 및 주변회로 영역을 포함하는 반도체 기판(400)에 활성영역(403) 및 소자분리막(405)을 형성한다. 이어서, 셀 영역의 반도체 기판(400) 상부에 게이트(410)를 형성하고, 게이트(410) 측벽에 게이트 스페이서(412)를 형성한다. 이때, 게이트(410)는 게이트 폴리실리콘층(410a), 게이트 금속층(410b) 및 게이트 하드마스크층(410c)를 포함한다. 여기서, 활성영역(403), 소자분리막(405) 및 게이트(410)의 형성 공정은 '도 3a'의 설명에서 설명한 바와 동일하므로 생략하도록 한다.
그 다음, 게이트(410)를 포함하는 반도체 기판(400) 상부에 제 1 층간 절연막(413)을 형성한다. 이후, 셀 영역의 제 1 층간 절연막(413)을 식각하여 반도체 기판(400)을 노출시키는 랜딩플러그 콘택홀을 형성한다. 이때, 랜딩플러그 콘택홀을 형성함과 동시에 주변회로 영역의 제 1 층간 절연막(413)도 같이 식각하여 활성영역(403)을 노출시키는 제 1 더미 콘택홀을 형성한다. 이어서, 셀 영역의 랜딩플러그 콘택홀 및 주변회로 영역의 제 1 더미 콘택홀에 도전물질을 매립하여 각각 랜딩 콘택 플러그(407) 및 제 1 더미 콘택 플러그(408)을 형성한다.
다음으로, 도 4b를 참조하면 게이트(410), 랜딩 콘택 플러그(407) 및 제 1 더미 콘택 플러그(408)를 포함하는 제 1 층간 절연막(413) 상부에 제 2 층간 절연막(415) 및 식각 정지막(420)을 형성한다. 제 2 층간 절연막(415)은 산화막을 포함하며, 식각 정지막(420)은 질화막을 포함한다. 이후, 셀 영역의 식각 정지막(420) 및 제 2 층간 절연막(415)을 식각하여 랜딩 콘택 플러그(407)을 노출시키는 저장전극 콘택홀을 형성한다. 이와 동시에, 주변회로 영역의 식각 정지막(420) 및 제 2 층간 절연막(415)도 식각하여 제 1 더미 콘택 플러그(408)를 노출시키는 제 2 더미 콘택홀을 형성한다. 이어서, 저장전극 콘택홀 및 제 2 더미 콘택홀에 도전물질을 매립하여 각각 저장전극 콘택 플러그(425) 및 제 2 더미 콘택 플러그(427)을 형성한다.
다음으로, 도 4c 및 도 4d에 도시된 바와 같이 하부 전극(433), 유전체막(435) 및 상부전극(440)을 형성하고, 상부전극(440)을 상부에 제 3 층간 절연막(445)를 형성한다. 그 다음, 주변회로 영역의 제 3 층간 절연막(445) 및 상부 전극(440)을 식각하여 메탈 콘택홀을 형성한 후 이 메탈 콘택홀 내에 도전물질을 매립하여 메탈 콘택 플러그(450)을 형성한다. 여기서, 도 4c 및 도 4d의 공정은 상술한 도 3e 및 도 3f의 공정과 동일하므로 구체적인 설명은 생략하기로 한다.
상술한 바와 같이, 주변회로 영역의 상부 전극(440) 하부에 제 1 더미 콘택 플러그(408) 및 제 2 더미 콘택플러그(427)를 형성함으로써, 이 제 1 더미 콘택 플러그(408) 및 제 2 더미 콘택플러그(427)가 상부 전극(440)이 플로팅 처리되지 않도록 활성영역(403)과 연결시켜주는 역할을 한다. 따라서, 후속으로 진행되는 메탈 콘택홀 식각 공정 시 플라즈마에 의한 차지(Charge)가 셀 영역이 아닌 주변회로 영역의 활성영역으로 전달되어 셀 영역의 유전체막(435)의 손실을 방지하여 유전체막(435)이 제 역할을 할 수 있게 된다. 즉, 저장전극의 특성 열화를 방지하여 소자의 특성을 향상시키는 효과를 얻을 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
200, 400 : 반도체 기판 203, 403 : 활성영역
205, 405 : 소자분리막 207, 407 : 랜딩플러그 콘택
210, 410 : 게이트 210a, 410a : 게이트 폴리실리콘
210b, 410b : 게이트 금속층 210c, 410c : 게이트 하드마스크층
212, 412 : 게이트 스페이서 213, 413 : 제 1 층간 절연막
215, 415 : 제 2 층간 절연막 220, 420 : 식각 정지막
225, 425 : 저장전극 콘택 플러그 230 : 더미 콘택 플러그
233, 433 : 하부 전극 235, 435 : 유전체막
240, 440 : 상부 전극 245, 445 : 제 3 층간 절연막
250, 450 : 메탈 콘택 플러그 408 : 제 1 더미 콘택 플러그
427 : 제 2 더미 콘택 플러그
205, 405 : 소자분리막 207, 407 : 랜딩플러그 콘택
210, 410 : 게이트 210a, 410a : 게이트 폴리실리콘
210b, 410b : 게이트 금속층 210c, 410c : 게이트 하드마스크층
212, 412 : 게이트 스페이서 213, 413 : 제 1 층간 절연막
215, 415 : 제 2 층간 절연막 220, 420 : 식각 정지막
225, 425 : 저장전극 콘택 플러그 230 : 더미 콘택 플러그
233, 433 : 하부 전극 235, 435 : 유전체막
240, 440 : 상부 전극 245, 445 : 제 3 층간 절연막
250, 450 : 메탈 콘택 플러그 408 : 제 1 더미 콘택 플러그
427 : 제 2 더미 콘택 플러그
Claims (23)
- 셀 영역의 반도체 기판 상부에 형성된 랜딩 콘택 플러그;
상기 랜딩 콘택 플러그의 상부에 구비되는 저장전극 콘택 플러그;
주변회로 영역의 반도체 기판 상부에 형성된 더미 콘택 플러그;
상기 저장전극 콘택 플러그의 상부에 구비되는 하부 전극;
상기 하부 전극 표면에 구비되는 유전체막; 및
상기 유전체막을 포함하는 반도체 기판 상부에 형성되며, 상기 주변회로 영역의 더미 콘택 플러그와 연결되는 상부 전극
을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 랜딩 콘택 플러그 및 저장전극 콘택플러그는 각각 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 더미 콘택 플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 더미 콘택 플러그의 깊이는 상기 랜딩 콘택 플러그 및 저장전극 콘택플러그가 적층된 깊이와 동일한 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 하부 전극은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2, Pt 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 유전체막은 Al2O3, HfO2, ZrO2, Ta2O5 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 상부 전극은 TiN, WN, W, Ru, Si 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 주변회로 영역에 상기 상부 전극과 연결되는 메탈 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자. - 셀 영역의 반도체 기판 상부에 랜딩 콘택 플러그를 형성하는 단계;
상기 랜딩 콘택 플러그과 연결되는 저장전극 콘택플러그 및 주변회로 영역의 반도체 기판 상부에 더미 콘택 플러그를 형성하는 단계;
상기 저장전극 콘택 플러그와 연결되는 하부 전극을 형성하는 단계;
상기 하부 전극 표면에 유전체막을 형성하는 단계; 및
상기 유전체막 및 상기 더미 콘택 플러그 상부에 상부 전극을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 랜딩 콘택 플러그를 형성하는 단계는
게이트를 포함하는 상기 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계; 및
셀 영역의 제 1 층간 절연막을 식각한 후 도전물질을 매립하여 랜딩 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 10에 있어서,
상기 저장전극 콘택 플러그 및 상기 더미 콘택 플러그를 형성하는 단계는
상기 랜딩 콘택 플러그 및 제 1 층간 절연막 상부에 제 2 층간 절연막 및 식각 정지막을 형성하는 단계;
상기 셀 영역의 상기 식각 정지막 및 상기 제 2 층간 절연막을 식각하여 상기 랜딩 콘택 플러그가 노출되는 저장전극 콘택홀 및 상기 주변회로 영역의 제 2 층간 절연막 및 제 1 층간 절연막을 식각하여 더미 콘택홀을 형성하는 단계; 및
상기 저장전극 콘택홀 및 더미 콘택홀에 도전물질을 매립하여 각각 저장전극 콘택플러그 및 더미 콘택 플러그를 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 11에 있어서,
상기 상부 전극을 형성하는 단계는
상기 셀 영역의 유전체막 및 상기 주변회로 영역의 상기 더미 콘택 플러그 를 포함하는 상기 식각정지막 상부에 상부 전극을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 랜딩 콘택 플러그, 저장전극 콘택플러그 및 더미 콘택 플러그는 각각 폴리실리콘을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 하부 전극을 형성하는 단계에서
상기 하부 전극은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2, Pt 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 유전체막을 형성하는 단계
상기 유전체막은 Al2O3, HfO2, ZrO2, Ta2O5 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 상부 전극을 형성하는 단계에서,
상기 상부 전극은 TiN, WN, W, Ru, Si 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 상부전극을 형성하는 단계 이후,
상기 더미 콘택 플러그와 연결되는 메탈 콘택 플러그를 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 게이트를 포함하는 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
상기 제 1 층간 절연막을 식각하여 셀 영역의 상기 반도체 기판을 노출시키는 랜딩 콘택 플러그홀 및 주변회로 영역의 상기 반도체 기판을 노출시키는 제 1 더미 콘택홀을 형성하는 단계;
상기 랜딩 콘택 플러그홀 및 제 1 더미 콘택홀에 도전물질을 매립하여 랜딩 콘택 플러그 및 상기 제 1 더미 콘택플러그를 형성하는 단계;
상기 랜딩 콘택 플러그 및 상기 제 1 더미 콘택플러그를 포함하는 제 1 층간 절연막 상부에 제 2 층간 절연막 및 식각 정지막을 형성하는 단계;
상기 식각 정지막 및 제 2 층간 절연막을 식각하여 상기 셀 영역의 상기 랜딩 콘택 플러그 및 상기 주변회로 영역의 상기 제 1 더미 콘택플러그가 노출되는 저장전극 콘택홀 및 제 2 더미 콘택홀을 형성하는 단계;
상기 저장전극 콘택홀 및 제 2 더미 콘택홀에 도전물질을 매립하여 각각 저장전극 콘택플러그 및 상기 제 2 더미 콘택 플러그를 형성하는 단계;
상기 셀 영역의 상기 저장전극 콘택 플러그와 연결되는 하부 전극을 형성하는 단계;
상기 하부 전극 표면에 유전체막을 형성하는 단계; 및
상기 셀 영역의 상기 유전체막 및 상기 주변회로 영역의 상기 제 2 더미 콘택 플러그를 포함하는 상기 식각 정지막 상부에 상부 전극을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 18에 있어서,
상기 랜딩 콘택 플러그, 저장전극 콘택플러그, 제 1 더미 콘택 플러그 및 제 2 더미 콘택 플러그는 각각 폴리실리콘을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 18에 있어서,
상기 하부 전극을 형성하는 단계에서
상기 하부 전극은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2, Pt 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 18에 있어서,
상기 유전체막을 형성하는 단계에서,
상기 유전체막은 Al2O3, HfO2, ZrO2, Ta2O5 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 18에 있어서,
상기 상부 전극을 형성하는 단계에서,
상기 상부 전극은 TiN, WN, W, Ru, Si 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 18에 있어서,
상기 상부전극을 형성하는 단계 이후,
상기 제 2 더미 콘택 플러그와 연결되는 메탈 콘택 플러그를 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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