KR20020083944A - 반도체 장치 - Google Patents
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Abstract
본 발명의 반도체 장치는 반도체 기판 상의 층간 절연막 상에 순차적으로 적층된 하부 전극, 용량 절연막, 및 상부 전극으로 구성된 용량부; 및 용량 절연막 및 상부 전극을 공유하는 대전 보호부를 구비한다. 하부 전극은 층간 절연막에 제공된 제 1 콘택트 플러그를 통하여 최종적으로 반도체 기판 표면에 형성된 제 1 확산층에 전기접속되고, 대전 보호부의 용량 절연막은 층간 절연막에 제공된 제 2 콘택트 플러그에 부착되고, 콘택트 플러그는 반도체 기판 표면에 형성된 제 2 확산층에 최종적으로 전기접속되고, 하부 전극은 제 1 도전체 재료로 제조되고, 제 1 및 제 2 콘택트 플러그는 제 1 도전체 재료와는 다른 종류의 제 2 도전체 재료로 제조된다.
Description
본 발명은 반도체 장치, 보다 자세하게는 제조 공정시 용량부의 정전 항복을 방지할 수 있는 반도체 장치에 관한 것이다.
여러 반도체 장치중에서, DRAM 은 저장된 임의의 정보를 입/출력할 수 있다. 특히, 각각 하나의 트랜스퍼 트랜지스터 및 하나의 커패시턴스로 구성된 메모리 셀을 구비하는 이러한 DRAM 메모리 장치는 구조가 단순하고, 반도체 장치의 집적도가 가장 향상되고 있어, 전 세계적으로 널리 사용되고 있다.
그 외에, 최근 반도체 장치 중에서는 시스템 LSI 가 중요한 것으로 인식되고있다. 이들 반도체 장치 중에서, 동일한 반도체 칩 상에 로직 및 메모리 회로를 탑재시킨 로직 회로 혼성 메모리 디바이스, 및 동일한 칩 상에 로직 및 아날로그 회로를 탑재시킨 아날로그 회로 혼성 논리 디바이스 등과 같은 다양한 혼성 디바이스가 개발되고 논의되어 왔다. 또한, 상술한 이들 혼합 디바이스에서, 각 메모리 셀은 하나의 트랜스퍼 트랜지스터 및 하나의 커패시턴스로 구성된다.
상술한 각 메모리 셀의 커패시터로는, 반도체 장치의 집적도를 더욱 향상시키기 위하여, 3차원 커패시턴스가 개발되어 사용되고 있다. 따라서, 커패시턴스는 다음의 이유로 3차원으로 제조되고 있다. 즉, 반도체 장치를 보다 미세한 패터닝과 보다 높은 집적 밀도로 제조하므로, 커패시턴스에 의해 점유되는 영역을 감축시키는 것이 필수적이다. 그러나, 반도체 장치의 메모리 영역의 동작시 안정성과 신뢰성을 유지하기 위하여, 커패시턴스는 적어도 특정 커패시턴스 값을 가져야 한다. 이와 같이, 감소된 점유 영역 내에 하부 전극 (정보 저장 전극) 의 표면 영역을 증대시키기 위해서는, 커패시터 전극의 구조를 평면 구조에서 3차원 구조로 변경시키는 것이 필수적이다.
메모리 셀 커패시턴스의 3차원 구조는, 2가지 형태, 즉 스택 구조 및 트렌치 구조가 존재한다. 이들은 장단점을 가지고 있지만, 스택 구조는 외부로부터의 α-파티클 및 회로로부터의 노이즈에 대해 더 높은 마진을 갖고 있으므로, 비교적 작은 커패시턴스 값을 갖고 있어 동작시 안정하다. 이러한 이유로, 스택 구조의 커패시턴스는 반도체 장치의 0.10㎛ 급 설계기준에서 효과적인 것으로 생각되고 있다.
최근, 스택 구조 커패시터 (이하, 스택형 커패시턴스라 칭함) 는, 미소 영역에서 소정의 커패시턴스 값을 유지하기 위하여, 상당한 고투과율을 가지는 유전막 (용량 절연막) 을 가지는 것이 요구된다. 고투과율막으로는, 탄탈 펜타 옥사이드 (Ta2O5) 막, SrTiO3(이하, STO 막이라 칭함), (Ba, Sr)TiO3(이하, BST 막이라 칭함), Pb (Zr, Ti)O3(이하, PZT 막이라 칭함) 등과 같은 절연막이 적극적으로 논의되고 있다. 또한, 스택형 커패시터의 하부 전극을 제조하기 위하여 새로운 도전 재료가 요구되고 있다. 상술된 고투과율 절연 재료와 하부 전극을 적절히 병합하여, 고 신뢰성의 커패시턴스를 유지하는 것이 필요하다.
다음은, 도 8 및 도 9 를 참조하여 종래의 고투과율막으로 제조된 스택형 커패시턴스를 가지는 메모리 셀의 구조 및 그 제조 공정을 설명한다. 도 8은 메모리 셀의 단부를 나타낸 평면도이다. 도 9는 도 8의 C-D 라인을 따라 취한 단면도이다. 여기서, 도 8에서의 문제를 명백히 하기 위하여, 메모리 셀의 셀 플레이트 전극을 해칭하였다. 또한, 도면을 단순화하기 위하여, 단지 필수 요소들만 도시하고, 다른 것들은 생략하였다.
도 8에 도시된 바와 같이, 트렌치 소자 분리 영역으로 둘러싸인 소자 활성 영역이 형성되어 있다. 각 소자 활성 영역 (102) 에는 2개의 메모리 셀이 형성되어 있다. 이들 메모리 셀들을 연결하기 위하여, 워드선 (102, 102a, 102b, 102c, 102d, 102e, 102f, 102g 등) 이 배열된다. 또한, 메모리 셀들의 커패시턴스에는 각각 커패시턴스 콘택트홀 (103, 103a...) 이 형성되고, 그 위에 후술하는 층간 절연막에 각각 커패시턴스 트렌치 (104, 104a...) 가 형성된다. 이 메모리 셀 영역을 완전히 덮기 위하여, 셀 플레이트 전극 (116) 이 형성된다.
다음, 상술한 메모리 셀의 제조를, 도 9를 참조하여, 간략히 설명한다. 도 9a에 도시된 바와 같이, 예컨대, P형 실리콘 기판 (105) 상에 트렌치 아이솔레이션 영역 (106, 106a) 을 형성하여, 상술한 소자 활성 영역 (101) 을 형성한다. 실리콘 기판 (105) 및 트렌치 소자 활성 영역 (106, 106a) 상에는 차례로 메모리 셀의 트랜스퍼-게이트 트랜지스터를 제공하는 게이트 절연막을 통하여 각각 워드선 (102, 102a) 및 워드선 (102b, 102c) 을 형성한다. 그 후, 이들 워드선 및 트렌지 소자 아이솔레이션 영역에 확산층을 자기 정렬로 형성하여, 비트선용 확산층 (107) 및 커패시턴스용 확산층 (108, 108a) 을 형성한다.
다음, 제 1 층간 절연막 (109) 을 형성하여, 표면을 완전히 평탄화한다. 이 제 1 층간 절연층 (109) 에서, 비트선 콘택트홀 (110) 을 상술한 비트선 확산층 (107) 으로 연장하여 형성하고, 비트선 플러그 (11) 로 충전한다.
유사하게, 상술한 제 1 층간 절연막 (109) 에서, 커패시턴스 콘택트홀 (103, 103a) 을 커패시턴스 확산층 (108) 으로 각각 연장하여 형성하고, 각각 커패시터 플러그 (112, 112a) 로 충전한다. 여기서, 비트선 플러그 (111) 및 커패시터 플러그 (112, 112a) 는, 질화 티탄 (TiN) 막을 배리어층으로 이용한, 텅스텐 (W) 막으로 형성한다.
다음, 제 2 층간 절연막 (113) 을 형성하여, 상술한 제 1 층간 절연막 (109) 을 평탄화한 후, 소정 영역에 커패시턴스 트렌치 (104, 104a) 를 형성한다. 측면 및 저면 상에 차례로 커패시터 하부 전극 (114, 114a) 을 각각 형성한다. 여기서, 하부 전극 (114, 114a) 은 TiN 막으로 형성한다.
다음, 셀 플레이트 전극 (116) 을 형성하기 위하여, 표면 전체에 용량 절연막 (115) 을 형성하여 셀 플레이트 금속막을 덮는다. 여기서, 용량 절연막 (115) 은 10nm 정도의 두께로 형성된 오산화 탄탈막으로 형성되는 반면, 셀 플레이트 금속막은 TiN 막으로 제조된다. 레지스트 마스크 (117) 를 에칭 마스크로서 사용하여, 건식 에칭에 의하여 상술된 셀 플레이트 금속막을 셀 플레이트 전극 (116) 으로 패터닝한다. 이 건식 에칭 단계에 사용된 에칭 가스는 염소 (Cl2) 및 브롬화수소 (HBr) 로 이루어진 혼합가스를 여기시켜 획득한다. 여기서, 용량 절연막 (115) 은 이 건식 에칭 단계에 의하여 부분적으로 에칭 제거된다.
다음, 도 9b에 도시된 바와 같이, 제 3 층간 절연막 (118) 을 형성하여, 표면을 평탄화하고, 셀 플레이트 전극 (116) 을 덮는다. 여기서, 제 3 층간 절연막 (118) 은 바이어스 ECR (Electron Cyclotron Resonance) 에 의하여 형성된 실리콘 산화막을 화학기계적 연마 (Chemical Mechanical Polishing, CMP) 에 의하여 평탄화함으로써 획득한다.
다음, 도 9c에 도시된 바와 같이, 상술한 제 3 층간 절연막 (118) 및 제 2 층간 절연막 (113) 을 건식 에칭하여, 비트선 플러그 (111) 에 연장하는 스루홀 (119) 를 형성한다. 또한, 상술한 건식 에칭 단계에 의하여, 상술한 제 3 층간 절연막 (118) 에 셀 플레이트 개구부 (120) 를 셀 플레이트 전극 (116) 의 표면에도달하도록 형성한다.
그 후, 상술한 스루홀 (119) 및 셀 플레이트 개구부 (120) 를 각각 스루홀 플러그 (121) 및 셀 플레이트 플러그 (122) 로 충전한다. 이후, 비트선 (123) 을 상술한 스루홀 플러그 (121) 에 접속하도록 형성하고, 셀 플레이트 배선 (124) 을, 상술한 셀 플레이트 플러그 (122) 에 접속하도록 배열한다.
본 발명자들은 용량 절연막으로서 상술된 고투과율 재료를 사용하는 MIM (Metal/Insulator/Metal) 구조 커패시턴스를 상세히 연구하였다. 그 결과, MIM 구조 커패시턴스에서, 용량 절연막을 오산화 탄탈, 이산화 지르코늄 (ZrO2), 이산화 하프늄 (HfO2), STO, BST, PZT 등과 같은 산화 재료로 제조하는 경우, 반도체 장치의 제조 공정시 상술한 용량 절연막이 종종 절연 항복 (대전 항복) 을 경험한다는 것을 발견하였다. 이로써, 발명자는 반도체 장치 제조 공정을 상세히 체크하였다.
다음으로, 이러한 용량 절연막의 정전 항복의 현상을, 도 9를 참조하여 설명한다. 도 9a를 참조하여 설명한 셀 플레이트 금속막을 건식 에칭하는 단계에서, 셀 플레이트 금속막을 에칭 가스의 플라즈마 여기에 의하여 생성된 복수의 이온 또는 전자에 의하여 대전한다. 막 형성 단계시, 이러한 대전은 용량 절연막 (115) 을 절연적으로 항복시킬 수 있다.
또한, 도 9b 를 참조하여 설명한 제 3 층간절연막 (118) 을 형성하는 단계에서, HDP (High Density Plasma) 를 사용하는 플라즈마 보강 CVD 를 이용한다.이 경우에도, 셀 플레이트 전극 (116) 이 다수의 이온이나 전자들로 대전된다. 막 형성 단계시, 이러한 대전은 용량 절연막 (115) 을 절연적으로 항복시킬 수 있다.
또한, 도 9c를 참조하여 설명한, 스루홀 (119) 및 셀 플레이트 개구부 (120) 를 형성하기 위한 건식 에칭의 단계에서, 플루오르 탄소계 할로겐 화합물을 플라즈마 여기시켜 에칭 가스로서 사용한다. 이 경우에도, 셀 플레이트 전극 (116) 은 플라즈마에서 이온 또는 전자로 대전된다. 이 경우, 스루홀 (119) 은 제 3 층간 절연막 (118) 및 제 2 층간 절연막 (113) 상에 건식 에칭을 행함으로써 형성하여야 한다. 그러나, 셀 플레이트 개구부 (120) 는 제 3 층간 절연막 (118) 상에 건식 에칭을 수행함으로써 형성한다. 이로써, 상술한 제 3 층간 절연막 (118) 을 에칭한 후, 상술한 제 2 층간 절연막 (113) 의 건식 에칭시에, 셀 플레이트 전극 (116) 을 장시간동안 상술된 플라즈마에 노출시킨다. 그러므로, 이 건식 에칭 단계시 대전에 의하여 용량 절연막 (115) 이 절연 항복될 수 있다.
본 발명의 목적은, 반도체 장치의 제조 단계시 커패시턴스의 용량 절연막이 대전에 의하여 절연 항복되는 것을 방지할 수 있는 MIM 구조 커패시턴스를 가지는 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치는, 하부 전극, 용량 절연막, 및 상부 전극으로 구성된 용량부; 및 상부 전극 및 용량 절연막을 공유하는 대전 보호부를 구비한다. 하부 전극은 층간 절연층에 제공된 제 1 콘택트 플러그를 통하여 반도체 기판의 표면에 형성된 제 1 확산층에 최종적으로 전기적으로 연결되고, 대전 보호부의 용량 절연막은 층간 절연막에 제공된 제 2 콘택트 플러그에 부착되고, 상기 제 2 콘택트 플러그는 반도체 기판의 표면에 형성된 제 2 확산층에 최종적으로 전기적으로 연결되고, 하부 전극은 제 1 도전체 재료로 제조되고, 제 1 및 제 2 콘택트 플러그는 제 1 도전체 재료와는 다른 제 2 도전체 재료로 제조된다.
도 1은 본 발명의 제 1 실시예에 따른 메모리 셀부 및 대전 보호 용량부를 나타낸 평면도.
도 2는 본 발명의 제 1 실시예에 따른 메모리 셀부 및 대전 보호 용량부를 나타낸 다른 평면도.
도 3a 내지 도 3d는 본 발명의 제 1 실시예에 따른 메모리 셀부 및 대전 보호부를 제조하는 시퀀스 단계를 나타낸 단면도.
도 4a 내지 도 4c는 도 3의 제조 단계 이후의 메모리 셀부 및 대전 보호부를 제조하는 시퀀스 단계를 나타낸 단면도.
도 5는 본 발명의 대전 보호 용량부 및 메모리 셀 용량부의 용량 절연막의 절연 레벨을 나타낸 그래프.
도 6a 내지 6b는 본 발명의 제 2 실시예에 따른 메모리 셀부 및 대전 보호 용량부를 나타낸 단면도.
도 7은 본 발명의 MIM 구조 커패시턴스를 설명하기 위한 밴드도.
도 8은 종래의 메모리 셀부를 나타낸 평면도.
도 9a 내지 도 9c는 종래의 메모리 셀부를 제조하는 시퀀스 단계를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1: 소자 활성 영역 2: 워드선
3, 3a: 커패시턴스 콘택트홀 4, 4a: 커패시턴스 트렌치
5: 대전 보호 콘택트홀 6: 대전 보호 트렌치
7: 셀 플레이트 전극 8, 8a: 더미 워드선
9: 실리콘 기판 10, 10a: 트렌치 소자 아이솔레이션 영역
12, 12a: 커패시턴스 확산층 13: 대전 보호 확산층
14: 제 1 층간 절연막 15: 비트선 콘택트홀
16: 비트선 플러그 17, 17a: 커패시턴스 플러그
18: 대전 보호 플러그 20, 20a: 하부 전극
본 발명의 상술된 그리고 다른 목적, 특징 및 이점을, 첨부된 도면과 관련하여 설명한다.
다음은, 도 1 내지 도 4를 참조하여 제 1 실시예를 설명한다. 도 1은 메모리 셀의 단부를 도시하는 평면도이다. 도 2는 도 1의 A-B 선을 따라 취한 단면도이다. 여기서, 도면을 간략하게 하기 위하여, 필수 요소만을 도 1에 도시하고 다른 것들은 생략하였다.
도 1에 도시되고 종래 기술의 문단을 참조하여 설명된 바와 같이, 소자 활성 영역 (1) 은 트렌치 소자 아이솔레이션 영역에 의하여 둘러싸여 형성된다. 소자 활성 영역 (1) 각각에 2개의 메모리 셀이 형성된다. 워드선 (2, 2a, 2b, ...) 은 메모리 셀에 대하여 배열되고, 메모리 셀의 용량부에 커패시턴스 콘택트홀 (3, 3a) 이 각각 형성되고, 후술하는 층간 절연막에 커패시턴스 트랜치 (4,4a) 가 상기 홀 상에 그리고 메모리 셀부에 형성된다. 이러한 메모리 셀 구조는 메모리 어레이에 다수 배열된다.
이 외에, 본 발명에 의하면, 대전 보호 용량부가 제공된다. 즉, 상술된메모리 셀부의 경우에서와 같이, 대전 보호 콘택트홀 (5) 이 형성되고, 그 위에 그리고 후술되는 층간 절연막에 대전 보호 트렌치 (6) 가 형성된다. 여기서, 대전 보호 트렌치 (6) 은 커패시턴스 트렌치 (4) 가 차지하는 영역보다 큰 영역을 차지한다. 이 구성에서, 셀 플레이트 전극 (7) 은 상술된 메모리 셀 영역 및 대전 보호 용량부의 모든 표면을 덮는 방식으로 형성된다. 여기서, 이 대전 보호 용량부는 그 위에 형성된 더미 워드선 (8, 8a) 을 가질 수 있다. 또한, 이 대전 보호 용량부는 메모리 셀부의 외주에 하나 이상이 제공될 수도 있다.
다음은, 도 2를 참조하여, 본 발명의 대전 보호부를 구성하는 대전 보호 용량부 및 메모리 셀부의 구조를 설명한다. 도 2에 도시된 바와 같이, 상술된 소자 활성 영역 (1) 을 둘러싸도록, 실리콘 기판 (9) 상에 선택적으로 트렌치 소자 아이솔레이션 영역 (10, 10a) 이 형성된다. 실리콘 기판 (9) 에 걸쳐 그리고 트렌치 소자 아이솔레이션 영역 (10, 10a) 상에 메모리 셀부의 트랜스퍼 게이트 트랜지스터를 제공하는 게이트 절연막을 통하여 각각 워드선 (2, 2a), 워드선 (2b) 등이 제공되고, 또한 메모리 셀부에 비트선 확산층 및 커패시턴스 확산층 (12, 12a) 이 형성된다. 이들 커패시턴스 확산층 (12, 12a) 은 제 1 확산층을 제공한다.
유사하게, 대전 보호 용량부에 더미 워드선 (8, 8a) 및 대전 보호 확산층 (13) 이 형성된다. 대전 보호 확산층 (13) 은 제 2 확산층을 제공한다.
그 후, 제 1 층간 절연막 (14) 을 형성하여 모든 표면을 평탄화시켜서, 상술한 비트선 확산층 (11) 에 도달하도록, 메모리 셀부에서 제 1 층간 절연막 (14) 에비트선 콘택트홀 (15) 이 형성되며, 이 비트선 콘택트홀 (15) 에 비트선 플러그 (16) 가 매립된다. 유사하게, 커패시턴스 확산층 (12, 12a) 에 도달하도록 상술한 제 1 층간 절연막 (14) 에 커패시턴스 콘택트홀 (3, 3a) 이 형성되며 , 이 커패시턴스 콘택트홀 (3, 3a) 에 커패시턴스 플러그 (17, 17a) 가 매립된다. 여기서, 비트선 플러그 (16) 및 커패시턴스 플러그 (17, 17a) 는 질화 티탄 (TiN) 막을 배리어층으로 사용한 텅스텐 (W) 막으로 구성된다. 이들 커패시턴스 플러그 (17, 17a) 는 제 1 콘택트 플러그를 제공한다.
유사하게, 대전 보호 용량부에서, 콘택트홀 (5) 이 대전 보호 확산층 (13) 에 도달하도록 제 1 층간 절연막 (14) 에 형성되며, 대전 보호 콘택트홀 (5) 이 대전 보호 플러그 (18) 로 매립된다. 여기서, 대전 보호 플러그 (18) 는 TiN 막을 배리어층으로 한 W 막으로 구성된다. 이 대전 보호 플러그 (18) 는 제 2 콘택트 플러그를 제공한다.
이후, 상술한 제 1 층간 절연막 (14) 상에 제 2 층간 절연막 (19) 이 형성되며, 메모리 셀부에서 커패시턴스 트렌치 (4, 4a) 가 형성되고, 커패시턴스 트렌치 (4, 4a) 의 측면 및 저면에 하부 전극 (20, 20a) 이 형성된다. 여기서, 하부 전극 (20, 20a) 은 TiN 막으로 구성된다. 이들 커패시턴스 트렌치 (4, 4a) 는 제 1 커패시턴스 트렌치를 제공한다.
한편, 대전 보호 용량부에는 상술한 메모리 셀 커패시턴스가 차지하는 영역보다 큰 영역을 차지하는 대전 보호 트렌치 (6) 가 형성되며, 상기 트렌치 (6) 의 측면상에만 측벽 전극 (21, 21a) 이 형성되고, 상기 트렌치 (6) 의 저면상에는 전극이 형성되지 않는다. 이 대전 보호 트렌치 (6) 는 제 2 커패시턴스 트렌치를 제공한다.
이후, 전면에 걸쳐 용량 절연막 (22) 이 형성되고, 그 상부에 상부 전극이 제공되는 셀 플레이트 전극 (7) 이 형성된다. 이후, 셀 플레이트 전극 (7) 을 덮도록 제 3 층간 절연막 (23) 이 형성되며, 메모리 셀부에는 제 3 층간 절연막 (23) 및 제 2 층간 절연막 (19) 에 스루홀 (24) 이 형성된다. 또한, 스루홀 (24) 에는 스루홀 플러그 (25) 가 매립되며, 그 스루홀용 플러그 (25) 에 접속하는 비트선 (26) 이 형성된다.
상술한 바와 같이 본 발명에 따르면, 메모리 커패시턴스는, 상부 전극 (셀 플레이트 전극 (7))/ 용량 절연막 (22)/ 하부 전극 (20) 으로 구성된 구조를 가지며, 상기 하부 전극 (20) 은 커패시턴스 플러그 (17) 에 연결된다. 한편, 대전 보호 커패시턴스는 상부 전극 (셀 플레이트 전극 (7))/ 용량 절연막 (22) 의 구성을 가지며, 상기 용량 절연막 (22) 은 대전 보호 플러그 (18) 에 부착된다.
상술한 구조를 갖는 대전 보호 커패시터는, 종래의 기술에 설명된 바와 같이, 셀 플레이트 전극이 반도체 장치의 제조 공정시 이온 또는 전자로 충전되어도, 이들 이온 또는 전자는 상기 셀 플레이트 전극 (7) 으로부터 용량 절연막 (22) 을 통하여 그리고 대전 보호 플러그 (18) 를 통하여 대전 보호 확산층 (13) 으로 방전한다. 따라서, 용량 절연막 (22) 은 정전기적으로 항복되는 것으로부터 완전히 방지된다.
다음은, 도 3 및 도 4를 참조하여, 본 발명의 대전 보호 용량부 및 메모리셀부를 제조하는 방법을 설명한다. 도 2, 도 3, 및 도 4에서, 동일한 요소는 동일한 부호로 나타내고, 중요하지 않은 설명은 생략한다.
도 3a 에 도시된 바와 같이, P형 실리콘 기판 (9) 상에 트렌치 소자 아이솔레이션 영역 (10, 10a) 을 형성한다. 메모리 셀 워드선 (2, 2a) 을 형성한 후, N형 비트선 확산층 (11) 및 커패시터 확산층 (12, 12a) 를 형성한다. 유사하게, 대전 보호 용량부는, 더미 워드선 (8, 8a) 및 n형 대전 보호 확산층 (13) 을 형성한다.
다음, 도 3b에 도시된 바와 같이, 전면에 걸쳐, 실리콘 산화막으로 제조된 제 1 층간 절연막 (14) 을 500nm 정도의 두께로 형성하고, 메모리 셀부에는 상술한 확산층 (11) 에 도달하도록 비트선 콘택트홀 (15) 을 제 1 층간 절연막 (14) 에 형성하고, 이 비트선 콘택트홀 (15) 에 비트선 플러그 (16) 를 매립한다. 유사하게, 상술한 제 1 층간 절연막 (14) 에 걸쳐 각각 커패시턴스 확산층 (12, 12a) 에 도달하도록 커패시턴스 콘택트홀 (3, 3a) 을 형성하고, 이 커패시턴스 확산층 (3, 3a) 을 각각 커패시턴스 플러그 (17, 17a) 로 매립한다. 유사하게, 대전 보호 용량부에서는, 대전 보호 확산층 (13) 에 도달하도록 제 1 층간 절연막 (14) 에 대전 보호 콘택트홀 (5) 을 형성하고, 이 대전 보호 확산층 (13) 을 대전 보호 플러그 (18) 로 매립한다. 여기서, 비트선 플러그 (16), 커패시턴스 플러그 (17, 17a), 및 대전 보호 플러그 (18) 는 배리어층으로서 TiN 막을 사용한 W 막으로 구성된다.
다음, 도 3c에 도시된 바와 같이, 상술한 제 1 층간 절연막 (14) 상에 막두께가 1㎛ 인 실리콘 산화물로 제조된 제 2 층간 절연막 (19) 을 형성하고, 메모리 셀부에는 개구 치수가 0.2㎛ 정도인 커패시턴스 트렌치 (4, 4a) 를 형성하고, 대전 보호 용량부에는 개구 치수가 2㎛정도인 대전 보호 트렌치 (6) 를 형성하고, 전면에는 막 두께가 20nm 정도인 하부 전극 금속막 (27) 을 형성한다.
다음, 포지티브형 레지스트막 (28) 을 0.4㎛ 정도의 막두께로 도포한다. 이 레지스트막 (28) 을 전면 노광시켜 현상한다. 이로써, 도 3d에 도시된 바와 같이, 각각 커패시턴스 트렌치 (4, 4a) 상에 대전 레지스트막 (29, 29a) 이 남는다. 한편, 대전 보호 트렌치 (6) 의 레지스트막은 완전히 제거한다.
다음, 상술한 하부 전극 금속막 (27) 상에 이방성 전면 에칭 (에치 백) 을 수행한다. 이 에치 백 단계의 결과로서, 도 4a에 도시된 바와 같이, 커패시터 트렌치 (4, 4a) 에는, 하부 전극이 상술된 대전 레지스트막 (29, 29a) 에 의하여 각각 에칭 제거되지 않기 때문에, 하부 전극 (20, 20a) 이 형성된다. 한편, 상술한 에칭 단계에서는, 에칭 보호 용량부 상에 어떠한 레지스트막도 존재하지 않기 때문에, 측벽 전극 (21, 21a) 은 대전 보호 트렌치 (6) 의 측벽에 잔존하지만, 하부 전극 금속막 (27) 은 저면으로부터 에칭 제거되어, 대전 보호 플러그 (18) 가 노출된다.
다음, 도 4b에 도시된 바와 같이, 오산화 탄탈로 제조된 용량 절연막 (2) 을 전면에 걸쳐 10nm 의 막두께로 형성한다. 그 후, 20nm 정도의 막두께의 TiN 막 또는 W/TiN 스택막으로 구성된 셀 플레이트 금속막을 형성하고, 상술한 셀 플레이트 금속막을 공지된 포토리소그래피 및 건식 에칭 기술을 이용하여 패터닝하여, 셀플레이트 전극 (7) 을 형성한다.
여기서, 상술한 용량 절연막 (22) 을 제공하는 오산화 탄탈막과 대전 보호 플러그 (18) 를 제공하는 W 막 사이에 상당히 양호한 부착성 (밀착) 이 제공된다. 또한, 상술한 오산화 탄탈막과 하부 전극 (20, 20a) 을 제공하는 TiN 막 사이에, 상당히 양호한 부착성이 제공된다.
다음, 도 4c에 도시된 바와 같이, HDP 를 이용한 PECVD 법으로 약 500 nm 의 막두께로 형성된 실리콘 산화막을 이용하여, 제 3 층간 절연막 (23) 을 형성한다. 한편, 메모리 셀부에는, 건식 에칭에 의하여 제 3 층간 절연막 (23) 및 제 2 층간 절연막 (19) 에 스루홀 (25) 을 형성하고, 이 스루홀 (24) 을 스루홀 플러그 (25) 로 충전하여 상기 플러그 (25) 에 접속하는 비트선 (26) 을 형성한다.
본 발명에 의하면, 셀 플레이트 전극 (7) 을 형성하기 위해 셀 플레이트 금속막을 건식 에칭하는 도 4b에 설명한 단계와, 제 3 층간 절연막 (23) 을 형성하기 위한 도 4c에 설명한 PECVD 의 단계동안, 셀 플레이트 전극 (7) 을 대전시키는 이온 또는 전자가 대전 보호 용량부의 상술된 셀 플레이트 전극 (7) 으로부터 용량 절연막 (22) 및 대전 보호 플러그 (18) 를 통하여 대전 보호 확산층 (13) 으로 방전된다. 이 방전 이유를, 이후 도 5를 참조하여 상세히 설명한다. 이로써, 용량 절연막 (22) 의 정전기 항복을 완전히 방지할 수 있다. 또한, 스루홀 (24) 등을 형성하는 종래 기술에서 설명한 건식 에칭 동안에 생성된 이온 또는 전자 또한 방전시킬 수 있다.
상술한 제조 방법에 따르면, 도 4a에서 설명한 포토리소그래피의 사용시 대전 보호 용량부에서 대전 보호 트렌치 (6) 의 저면 상의 하부 전극 금속막을 제거할 때 마스크 정렬을 생략할 수 있다. 또, 본 발명에 따르면, 반도체 장치의 제조 단게에서 하부 전극 금속막 상에 생성된 전기 전하가 대전 보호 용량부의 용량 절연막 및 대전 보호 플러그 (18) 를 통하여 대전 보호 확산층 (13) 또는 실리콘 기판 (9) 으로 방전된다. 이로써, 본 발명에 따르면, 대전 보호 용량부의 용량 절연막을 제거하는 것이 불필요하고, 따라서 반도체 장치 제조 공정을 간략화하는 효과를 제공한다.
다음으로, 상기 방전 효과가 가능한 이유를 도 5를 참조하여 설명한다. 상술한 바와 같이, 대전 보호 커패시턴스에서는, 상부 전극 (셀 플레이트 전극 (7))/ 용량 절연막 (22)/ 방전 보호 플러그 (18) 구조가 TiN/TaO5/W 로 제조된다. 한편, 메모리 셀 커패시턴스에서는 상부 전극 (셀 플레이트 전극 (7)/ 용량 절연막 (22)/ 하부 전극 (20) 구조 (20) 는 TiN/TaO5/TiN 로 제조된다.
도 5는 수직축에 나타낸 용량 절연막을 통과하여 흐르는 단위 면적 누설 전류가 수평축으로 나타낸 셀 플레이트 전극 상에 인가되는 대전 전압의 변화를 도시한다. 이 경우, 대향 전극으로서 작용하는 대전 보호 플러그 및 하부 전극은 접지 전위에 고정되어 있다.
도 5 로부터 알 수 있는 바와 같이, 단위 면적 누설 전류는 메모리 셀 커패시용 보다 대전 보호 커패시턴스용 용량 절연막을 통하여 더 많이 흐른다. 이러한 누설 전류의 증가는 셀 플레이트 전극에 인가된 전압의 극성과는 독립적이다.셀 플레이트 전극 상의 이 전압은 상술한 제조 단계 동안에 생성된 이온 또는 전자량에 대응한다. 이러한 구조를 가지는 대전 보호 커패시턴스에 의해, 이온 또는 전자가 상술된 셀 플레이트 전극으로부터 용량 절연막 및 대전 보호 플러그를 통하여 대전 보호 확산층으로 쉽게 방전되므로, 용량 절연막의 정전기 항복이 완전히 방지된다.
다음으로, 도 6 및 도 7을 참조하여, 본 발명의 제 2 실시예를 설명한다. 도 6a는 메모리 셀 커패시턴스의 개략 단면도이고, 도 6b는 대전 보호 용량부의 개략 단면도이다. 여기서, 이들 커패시턴스는 용량 절연막이 고투과율 재료로 제조된 MIM 구성을 갖는다.
도 6a에 도시된 바와 같이, 메모리 셀 커패시턴스에서 실리콘 기판 (31) 의 소정 영역에 커패시턴스 확산층 (32) 이 형성되고, 이 커패시턴스 확산층 (32) 에도달하도록 커패시턴스 콘택트홀 (34) 이 층간 절연막 (33) 에 형성된다. 이 커패시턴스 콘택트홀 (34) 은 커패시턴스 플러그 (35) 로 충전된다.
또한, 이 경우, 하부 전극은 2종류 이상의 도전체 재료로 스택되어 제조된다. 도 6a에서, 제 1 하부 전극 (36) 및 제 2 하부 전극 (37) 은 하부 전극을 구성한다. 제 2 하부 전극 (36) 의 표면 및 층간 절연막 (33) 을 덮도록, 용량 절연막 (38) 이 형성되며, 그 상부에 차례로 셀 플레이트 전극 (49) 이 형성된다.
한편, 대전 보호 용량부는 제 2 하부 전극 (37) 이 제거되었다는 점에서 메모리 셀 용량부와 구조에서 다르다. 즉, 도 6b에 도시된 바와 같이, 실리콘 기판 (31) 상에 대전 보호 확산층 (40) 이 형성되고, 이 대전 보호 확산층 (40) 에도달하고, 대전 보호 콘택트홀 (41) 이 층간 절연막 (33) 에 형성되며 이 대전 보호 콘택트홀 (41) 은 대전 보호 플러그 (42) 로 충전된다. 이 대전 보호 플러그 (42) 에 연결도록, 제 1 하부 전극 (36) 이 형성되고, 그 제 1 하부 전극 (36) 의 표면 및 층간 절연막 (33) 상에 용량 절연막 (38) 이 형성되며, 그 상부에 차례로 셀 플레이트 전극 (39) 이 형성된다.
이와같이 구성된 메모리 셀 커패시턴스 및 대전 보호 커패시턴스는 제 1 실시예에 설명한 도 1에 도시된 바와 같은 레이아웃에 따라 반도체 칩 상에 배열된다.
이하, 상술된 메모리 셀 커패시턴스 및 대전 보호 커패시턴스를 구성하는 전자부를 제조하는 방법을 설명한다. 즉, 도 6에 도시된 커패시턴스 콘택트홀 (34) 및 대전 보호 콘택트홀 (41) 을 각각 TiN 막을 배리어층으로 사용한 W 막으로 형성된 커패시턴스 플러그 (35) 및 대전 보호 플러그 (42) 로 충전한다. 이후, 처음으로, 각각 메모리 용량부 및 대전 보호 용량부 상에 제 1 하부 전극 (36) 및 제 2 하부 전극 (37) 을 적층하여 형성한다. 여기서, 제 1 하부 전극 (36) 은 W 막으로 형성하고, 제 2 하부 전극 (37) 은 TiN 막으로 형성한다.
다음, 대전 보호 용량부의 제 2 하부 전극 (37) 만을 에칭 제거하여 제 1 하부 전극 (36) 을 잔존시킨다. 이후, 전면에 걸쳐 용량 절연막 (38) 이 형성하여 W-막/TiN-막 스택층의 셀 플레이트 전극 (39) 을 형성시킨다. 여기서, 상술한 용량 절연막 (38) 의 형성시, 원자층 CVD (ALCVD) 가 상당히 효과적이다. 이 방법에 의하면, 1 원자층 또는 수원자층이 형성되므로 형성된 용량 절연막의 절연 레벨이 상당히 향상된다.
상술한 바와 같이, 오산화 탄탈로 제조된 용량 절연막 및 제 1과 제 2 하부 전극 간에 부착 정도 (밀착) 가 상당히 양호하다.
제 1 실시예의 경우와 같이, 이 실시예에서도, 제조 단계에서 셀 플레이트 전극 (39) 상에 생성된 전기 전하가 용량 절연막 (38), 제 1 하부 전극 (36), 및 대전 보호 플러그 (42) 를 통과하여 대전 보호 확산층 (40) 또는 실리콘 기판 (31) 으로 방전된다. 그러므로, 용량 절연막 (38) 을 통하여 흐르는 누설 전류를 증가하도록, 제 1 하부 전극 (36) 의 도전 재료를 선택하는 것이 필수적이다. 한편, 메모리 셀 커패시턴스에서는, 용량 절연막 (38) 을 통하여 흐르는 누설 전류를 감소시키는 것이 필수적이다. 상술한 제 2 하부 전극의 재료와 같은 이러한 도전 재료를 선택할 필요가 있다.
한편, 본 발명자는 상술한 제 1 및 제 2 하부 전극을 구성하는 도전 재료를 상세히 연구하였다. 그 결과, 본 발명자는, 용량 절연막을 통하여 흐르는 누설 전류가 하부 전극을 구성하는 도전체 재료의 일함수 (φm) 값에 상당히 의존적이라는 것을 발견하였다. 즉, 하부 전극의 값 (φm) 이 감소할 때, 용량 절연막을 통하여 흐르는 누설 전류는 증가하고, 값 (φm) 이 증가할 때 용량 절연막을 통하여 흐르는 누설 전류는 감소하므로 절연 레벨이 향상된다. 여기서, 이러한 용량 절연막을 통하여 흐르는 누설 전류는 그 형성 방법에 상당히 좌우한다는 것이 주목되어야 한다.
다음은, 도 7을 참조하여, 상술된 누설 전류 및 φm값 사이의 관계를 대략적으로 설명한다. 도 7은 셀 플레이트 전극이 MIM 구조 (셀 플레이트 전극/용량 절연막/하부 전극) 에서 양으로 대전될 때의 밴드도를 나타낸다. 도 7에 도시된 바와 같이, 용량 절연막은 전도대, 금지대 및 가전자대를 가진다. 여기서, 용량 절연막을 통하여 흐르는 누설 전류는 하부 전극의 페르미 레벨 및 상술된 전도대 간의 배리어 높이 φb에 크게 의존한다. 즉, φb값이 감소함에 따라, 용량 절연막을 통하여 흐르는 누설 전류는 증가하고, φb값이 증가함에 따라, 용량 절연막을 통하여 흐르는 누설 전류는 감소한다. 여기서, 용량 절연막에 의존하는 φb값은 φm값이 증가함에 따라 증가하고, 그 값이 감소함에 따라 감소한다. 이상으로부터, 본 발명에서는, 제 1 하부 전극 (36) 은 작은 φm값을 가지는 도전 재료로 제조하고, 제 2 하부 전극 (37) 은 큰 φm값을 가지는 도전체 재료로 제조하어야함을 알 수 있었다. 또한, 본 발명에서는, 상술한 제 1 하부 전극과 용량 절연막 간의 부착 정도가 양호해야 한다는 것이 중요하다. 상기 설명은 또한 제 1 실시예에 적용된다.
본 발명에 따르면, 하부 전극의 도전체 재료 또는 대전 보호 커패시턴스의 대전 보호 플러그를 상기와 같이 선택함으로써, 용량 절연막을 통하여 흐르는 누설 전류를 증가시킨다. 따라서, 대전 보호부를 제공하는 대전 보호 커패시턴스의 용량 절연막을 선택적으로 제거하는 것은 전적으로 불필요하다. 또한, 용량 절연막을 선택적으로 제거하기 위하여 용량 절연막 상의 레지스트막을 도포함으로써 레지스트 마스크를 형성하는 단계, 및 이 용량 절연막을 선택적 에칭하는 단계 등의 필요성을 제거한다. 그러나, 이 경우, 용량 절연막 상에 레지스트막이 도포된다면, 그 품질은 열화된다. 본 발명은 이러한 열화한 상술된 이유 때문에 완전히 제거할 수 있다. 따라서, 본 발명에 대해, 용량 절연막을 산화 금속등의 고투과율 재료로 제조하는 MIM 구조를 갖는 고품질 커패시턴스를 고수율로 대량 생산할 수 있다.
다음은, 표 1를 참고하여, 제 1 및 제 2 하부 전극의 도전 재료를 구체적으로 설명한다.
| 커패시턴스 (Ⅰ) | 커패시턴스 (Ⅱ) | |
| 용량절연막 | Ta2O5, Al2O3, PrO2, Pr2O3, HfO2, TrO2,ZrSiO4 | (Ba, Sr)TiO3, SrTiO3,Pb(Zr,Ti)O3 |
| 제 1 하부전극 | Ti, Ta, TaN, W | Ti, Ta, TaN, W |
| 제 2 하부전극 | TiN, Mo, MoN, WN | Ru, RuO2, Ir, IrO2, Pt, Pd, Rh, Os |
| 셀 플레이트 전극 | W, TiN, Mo, MoN, WN | Ru, RuO2, Ir, IrO2, Pt, Pd |
표 1에서, 메모리 셀부의 커패시턴스는 용량 절연막의 형태에 기초하여 커패시턴스 (Ⅰ) 및 커패시턴스 (Ⅱ) 로 분류된다. 커패시턴스 (Ⅰ) 의 경우에서는, 용량 절연막은 수십의 비유전 상수를 가지고, 커패시턴스 (Ⅱ) 의 경우에서 100 이상의 비유전 상수를 가진다. 여기서, 대전 보호 커패시턴스의 전극 구조는 도 6을 참조하여 설명한 바와 같이, 제 2 하부 전극이 제거된다는 점을 제외하는, 표 1의 구조와 동일하다.
표 1에 나타낸 바와 같이, 모든 형태의 용량 절연막에서, 제 1 하부 전극은티타늄 (Ti), 탄탈 (Ta), 탄탈 니트라이드 (TaN), 또는 텅스텐 (W) 같은 도전체 재료로 제조된다. 여기서, 용량 절연막은 바람직하게는 ALD 법으로 형성되어야 하는 것에 주목되어야 한다. 따라서, 대전 보호 커패시턴스를 통하여 누설 전류를 증가시킬 수 있다.
한편, 커패시턴스 (Ⅰ) 를 구성하는 용량 절연막의 경우, 제 2 하부 전극은 TiN, 몰리브덴 (Mo), 몰리브덴 니트라이드 또는 텅스텐 니트라이드 (WN) 과 같은 도전체 재료로 제조된다. 커패시턴스 (Ⅱ) 를 구성하는 용량 절연막의 경우, 차례로 제 2 하부 전극은 루테늄 (Ru), 류테늄 다이옥사이드 (RuO2), 이리듐 (Ir), 이리듐 다이옥사이드 (IrO2), 플래티넘 (Pt), 또는 팔라듐 (Pd) 와 같은 도전체 재료로 제조된다. 이러한 재료를 이용함으로써, 메모리 셀 커패시턴스를 통하여 흐르는 누설 전류를 상당히 감소시킬 수 있다.
표 1에서 나타낸 막들을 적층해서 상술한 용량 절연막을 형성할 수 있다. 또는, 상당히 얇은 실리콘 산화막 또는 실리콘 질화막과 병합하여 상기 막들을 스택을 형성해도 된다. 또는, 상술된 제 1 또는 제 2 하부 전극은 스택층일 수 있다. 이러한 스택층 전극을 사용하는 경우, 상술된 제 1 또는 제 2 하부 전극의 상부 일부의 재료로서 상술한 도전 재료를 선택하여야 한다.
또는, 상술한 바와 같이, 용량 절연막 및 제 1 하부 전극 사이의 부착력을 특히 증가시키는 것이 중요하다. 이것은, 불량한 부착력이 누설 전류를 감소시키기 때문이다. 그러므로, 제 1 하부 전극의 상술된 도전체 재료와 용량 절연막의 고투과율 재료를 병합하는 것을 고려하는 것이 필수적이다.
상술한 바와 같이, 제 2 실시예는 메모리 셀 커패시턴스와 대전 보호 커패시턴스의 서로 다른 도전 재료를 사용하기 때문에, 이로써 제 1 실시예와 거의 동일한 효과를 제공한다.
이상의 실시예들은 제조 공정동안에 메모리 셀 커패시턴스가 정전기적으로 항복되는 것이 방지되는 경우를 참조하여 설명된다. 본 발명은 여기에 한정되지 않는다. 예컨대, 아날로그 회로를 구성하는 대면적 용량부가 제조 공정시 정전기적으로 항복되는 것을 방지하는 경우에서도, 본 발명을 유사하게 적용할 수 있다. 상술한 콘택트 플러그는 항상 필수적인 것은 아니다. 또한, 본 발명을 용량부에 강유전 물질을 사용하는 FeRAM 등의 반도체 장치을 유사하게 적용할 수 있다. 콘택트 플러그는 배선층 등에 전기적으로 접속하고, 최종적으로 반도체 기판의 기판에 확산층에 접속한다.
또한, 상기 실시예들에서 대전 보호 확산층 (13, 40) 의 도전형태가 실리콘 기판의 도전 형태와 반대이다. 그러나, 본 발명에 따르면, 상기 도전 형태는 동일한 형태일 수도 있다.
또한, 제 1 실시예는 메모리 셀 커패시턴스의 하부 전극과 대전 보호 커패시턴스의 대전 플러그에 대해 서로 다른 도전 재료를 사용한다. 또한, 하부 전극을 형성하는데는 TiN 막을, 대전 플러그를 형성하기는데는 W 막을 사용하였다. 그러나, 제 1 실시예에 의하면, 제 2 실시예에서 설명한 이유로부터, 메모리 셀 커패시턴스의 하부 전극을 구성하는 도전체 재료로서는, Mo, MoN 또는 WN 막등을 이용하고, 상기 대전 플러그의 도전체 재료로서는 Ti, TaN 또는 TaN 을 이용함으로써, 거의 동일한 효과를 획득할 수 있다.
또한, 상술한 제 1 실시예는 메모리 셀 용량부의 커패시턴스 플러그와 대전 보호 용량부의 대전 보호 플러그와는 동일한 재료를 사용하였다. 본 발명은 여기에 한정되지 않는다. 즉, 이들 커패시턴스 플러그 및 대전 보호 플러그는 서로 다른 도전체 재료로 제조할 수도 있다. 예컨대, 대전 보호 플러그의 하부는 커패시턴스 플러그의 하부와 같이 동일한 재료로 제조하고, 그 상부는 서로 다른 재료로 제조한다. 이로써, 셀 플레이트 전극을 대전할 때, 대전 보호 용량부를 통하여 흐르는 누설 전류를 증가시킬 수 있으며, 이로써 메모리 셀 커패시턴스의 보호 성능을 향상시킬 수 있다.
또한, 상기 실시예들은 층간 절연막을 산화 실리콘으로 제조하는 경우를 참조하여 설명하였다. 본 발명은 여기에 한정되지 않는다. 예컨대, 층간 절연막은 Si-H 결합, Si-CH3결합, 및 Si-F 결합 중 하나 이상을 함유하는 실리카막 또는 실세스키오잔 (silsesquioxane) 그룹막으로 형성할 수 있다. 여기서, 실세스키오잔 그룹 절연막은, 실세스키오잔 그룹 하이드로젠 실세스키오잔, 메틸 실세스키오잔, 메틸레이티드 하이드로젠 실세스키오잔, 또는 플루오르 실세스키오잔과 같은 저투과율 재료를 포함하는 Si-O-기저 유전막이다.
본 발명은 상술한 실시예들에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에 적절하게 실시예들은 변경할 수 있다.
상술한 바와 같이, 본 발명에 의하면, 대전 보호 용량부의 용량 절연막을 통과하므로 누설 전류를 증가시키기 위하여, 이 영역에서 용량 절연막과 접하도록 콘택트 플러그 또는 하부 전극을 형성하고, 이들 요소를 적절히 선택된 도전 재료로 제조된다.
이 구성으로, 반도체 장치의 제조 단계동안, 반도체 장치의 메모리 커패시턴스와 같은 용량부의 셀 플레이트 전극 (상부 전극) 이 이온 또는 전자에 의하여 대전되었을 때도, 이들 이온 또는 전자는 대전 보호 용량부의 용량 절연막을 통하여 이들 대전 보호 용량부에 공통으로 배열된 셀 플레이트 전극으로부터 쉽게 전달되어 반도체 기판 또는 확산층으로 방전된다. 용량부의 용량 절연막을 정전기적 항복으로부터 완전히 보호할 수 있다.
또, 본 발명에 따르면, 단지 단순한 방법을 이용하여, 용량 절연막을 산화 금속, 고투과율 재료로 제조하는 MIM 구성을 가지는 커패시턴스를 고수율로 대량 생산할 수 있다. 이것은 집적 밀도 및 반도체 장치의 미세한 패터닝의 향상을 촉진시킬 수 있다.
본 발명을 특정 실시예를 참조하여 설명하였으나, 본 설명은 제한하려는 것이 아니다. 당업자는 본 발명의 설명을 참조하여, 개시한 실시예들의 다양한 변형을 명백할 것이다. 따라서, 첨부된 청구범위는에 의해 본 발명의 진정한 범위 내에, 어떠한 변형 및 실시예도 포괄시키려는 것이다.
Claims (9)
- 반도체 기판 상의 층간 절연막 상에 하부전극, 용량 절연막, 및 상부 전극으로 순차 적층된 용량부; 및상기 용량 절연막과 상기 상부전극을 공유하는 대전 보호부를 구비하고,상기 대전 보호부에는 상기 용량 절연막 하부에 도전층이 제공되고, 상기 하부전극은 제 1 도전 재료로 제조되고, 상기 도전층은 상기 제 1 도전 재료와는 다른 종류의 제 2 도전 재료로 제조되고, 상기 상부전극 상에서 생성된 전하가 상기 대전 보호부의 상기 용량 절연막을 통하여 상기 도전층으로 방전되는 경로가 형성되는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상의 층간 절연막 상에 하부전극, 용량 절연막, 및 상부 전극으로 순차 적층된 용량부; 및상기 용량 절연막과 상기 상부전극을 공유하는 대전 보호부를 구비하고,상기 하부 전극은 상기 층간 절연막에 제공된 제 1 콘택트 플러그를 통하여 최종적으로 상기 반도체 기판 표면에 제공된 제 1 확산층에 전기접속되고, 상기 대전 보호부의 상기 용량 절연막은 상기 층간 절연막에 제공된 제 2 콘택트 플러그에 부착되고, 상기 제 2 콘택트 플러그는 최종적으로 상기 반도체 기판 표면에 형성된제 2 확산층에 전기접속되고, 상기 하부전극은 제 1 도전 재료로 제조되고, 상기 제 1 및 제 2 콘택트 플러그는 상기 제 1 도전 재료와는 다른 종류의 제 2 도전 재료로 제조되는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서, 상기 용량부 및 상기 대전 보호부는 상기 층간 절연막에 제공된 서로 다른 커패시턴스 트렌치 내에 형성되는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서, 상기 제 2 콘택트 플러그의 상부는 제 3 도전체 재료로 치환되는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상의 층간 절연막 상에 제 1 하부 전극과 제 2 하부 전극을 순차 적층 상호접속하여 형성한 용량부 하부 전극, 용량 절연막, 및 상부 전극을 구비하는 용량부; 및상기 용량 절연막과 상기 상부 전극을 공유하고, 상기 용량부의 상기 제 1 하부 전극과는 다른 제 1 하부전극으로 형성된 대전 보호부 하부 전극이 제공된 대전 보호부를 구비하고,상기 용량부의 상기 제 1 하부 전극은 상기 층간 절연막에 제공된 제 1 콘택트 플러그를 통하여 최종적으로 반도체 기판 표면에 제공된 제 1 확산층에 전기접속되고, 상기 대전 보호부의 상기 다른 제 1 하부 전극은 상기 층간 절연막에 제공된 제 2 콘택트 플러그를 통하여 최종적으로 상기 반도체 기판 표면에 제공된 제 2 확산층에 전기접속되고, 상기 제 2 하부 전극은 제 1 도전체 재료로 형성되고, 상기 제 1 하부 전극은 상기 제 1 도전체 재료와는 다른 종류의 제 2 도전체 재료로 제조되는 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서, 상기 용량부는 상기 반도체 장치의 메모리 셀을 구성하는 것을 특징으로 하는 반도체 장치.
- 제 2 항 또는 제 5 항에 있어서, 상기 제 2 도전체 재료 및 상기 제 3 도전체 재료의 일함수 (φm) 는 상기 제 1 도전체 재료의 일함수 (φm) 보다 작게 설정되는 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서, 상기 제 1 도전체 재료는 TiN, Mo, MoN, WN, Ru, RuO2, Ir, IrO2, Pt, 및 Pd 중 어느 하나이고, 상기 제 2 및 제 3 도전체 재료는 W, Ti, Ta, 및 TaN 중 어느 하나인 것을 특징으로 하는 반도체 장치.
- 제 2 항 또는 제 5 항에 있어서, 상기 용량 절연막은 금속 산화막으로 형성되고, 상기 금속 산화막은 TaO5, ZrO2, HfO2, SrTiO2, TiO3, 및 PbO3중 어느 하나로 제조되는 것을 특징으로 하는 반도체 장치.
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