JPH11111947A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11111947A JPH11111947A JP9274709A JP27470997A JPH11111947A JP H11111947 A JPH11111947 A JP H11111947A JP 9274709 A JP9274709 A JP 9274709A JP 27470997 A JP27470997 A JP 27470997A JP H11111947 A JPH11111947 A JP H11111947A
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Landscapes
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Abstract
(57)【要約】
【課題】キャパシタの電極形状を向上させ信頼性の高い
スタック型のキャパシタ構造を提供すると共にその製造
を容易にする。 【解決手段】半導体基板上に下部電極、高誘電率膜およ
び上部電極を順次積層して形成されたキャパシタにおい
て、下部電極の表面の凹凸がCMPで研磨され平坦化さ
れている。ここで、半導体基板上の絶縁膜表面に接着材
が形成されこの接着材上に導電体膜が堆積される。そし
て、上記の導電体膜の表面の凹凸はCMPで研磨され平
坦表面が形成される。この平坦化された導電体膜が下部
電極に加工され高誘電率膜と上部電極とが積層される。
スタック型のキャパシタ構造を提供すると共にその製造
を容易にする。 【解決手段】半導体基板上に下部電極、高誘電率膜およ
び上部電極を順次積層して形成されたキャパシタにおい
て、下部電極の表面の凹凸がCMPで研磨され平坦化さ
れている。ここで、半導体基板上の絶縁膜表面に接着材
が形成されこの接着材上に導電体膜が堆積される。そし
て、上記の導電体膜の表面の凹凸はCMPで研磨され平
坦表面が形成される。この平坦化された導電体膜が下部
電極に加工され高誘電率膜と上部電極とが積層される。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体記憶装置のキャパシタ電
極等の導電体材パターンの構造とその形成方法に関す
る。
の製造方法に関し、特に半導体記憶装置のキャパシタ電
極等の導電体材パターンの構造とその形成方法に関す
る。
【0002】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにDRAMがある。ここで、このD
RAMのメモリセルは、1個のトランスファトランジス
タと、1個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
入出力が可能なものにDRAMがある。ここで、このD
RAMのメモリセルは、1個のトランスファトランジス
タと、1個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【0003】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、3次元構造の
ものが開発され使用されてきている。このキャパシタの
3次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、DRAMの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から3次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
半導体デバイスの更なる高集積化に伴い、3次元構造の
ものが開発され使用されてきている。このキャパシタの
3次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、DRAMの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から3次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
【0004】このDRAMのメモリセルの3次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が0.15μm程度となる4ギガビット
DRAMにおいても、スタック構造のキャパシタは有効
であると考えられている。
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が0.15μm程度となる4ギガビット
DRAMにおいても、スタック構造のキャパシタは有効
であると考えられている。
【0005】しかし、このスタック構造のキャパシタ
(以下、スタック型のキャパシタと呼称する)の場合、
微少な面積領域に所定の容量値を確保するために非常に
高い誘電率を有する誘電体膜(容量絶縁膜)が必要にな
る。そこで、このような容量絶縁膜としてSrTiO3
(以下、STO膜という)、(Ba,Sr)TiO
3 (以下、BST膜という)、Pb(Zr,Ti)O3
などの高誘電率材料が精力的に検討されている。そし
て、スタック型のキャパシタの下部電極として新しい導
電体材料が必要になる。これは、上記のような高誘電率
材料と下部電極との適切な組み合わせにより、キャパシ
タの高い信頼性を確保するためである。例えば、199
4年 インターナショナル エレクトロン デバイス
ミーティング(International Elec
tron Devices Meeting)のダイジ
ェスト オブ テクニカル ペーパー(Digest
of Technical Papers)831〜8
34頁に示されているように、容量絶縁膜にSrTiO
3 が使用され下部電極に二酸化ルテニウム(RuO2 )
の導電体材料が適用されている。
(以下、スタック型のキャパシタと呼称する)の場合、
微少な面積領域に所定の容量値を確保するために非常に
高い誘電率を有する誘電体膜(容量絶縁膜)が必要にな
る。そこで、このような容量絶縁膜としてSrTiO3
(以下、STO膜という)、(Ba,Sr)TiO
3 (以下、BST膜という)、Pb(Zr,Ti)O3
などの高誘電率材料が精力的に検討されている。そし
て、スタック型のキャパシタの下部電極として新しい導
電体材料が必要になる。これは、上記のような高誘電率
材料と下部電極との適切な組み合わせにより、キャパシ
タの高い信頼性を確保するためである。例えば、199
4年 インターナショナル エレクトロン デバイス
ミーティング(International Elec
tron Devices Meeting)のダイジ
ェスト オブ テクニカル ペーパー(Digest
of Technical Papers)831〜8
34頁に示されているように、容量絶縁膜にSrTiO
3 が使用され下部電極に二酸化ルテニウム(RuO2 )
の導電体材料が適用されている。
【0006】以下、図7を参照して従来の高誘電率材料
で構成されるスタック型のキャパシタの構造について説
明する。ここで、図7(a)は模式化したスタック型の
キャパシタの平面図であり、簡単化のため下部電極と容
量絶縁膜と上部電極とが示されている。図7(b)は、
図7(a)に記すC−Dでの断面図である。
で構成されるスタック型のキャパシタの構造について説
明する。ここで、図7(a)は模式化したスタック型の
キャパシタの平面図であり、簡単化のため下部電極と容
量絶縁膜と上部電極とが示されている。図7(b)は、
図7(a)に記すC−Dでの断面図である。
【0007】以下、図7(a)と図7(b)とを一緒に
して説明する。図7(b)に示すように、導電型がP型
のシリコン基板101表面の所定の領域に導電型がN型
の拡散層102が形成され、シリコン基板101上の層
間絶縁膜103の一部が開口されプラグ104が形成さ
れている。そして、下部電極105が直接に層間絶縁膜
103に被着するように形成されている。ここで、下部
電極105と拡散層102とはプラグ104で電気接続
される。
して説明する。図7(b)に示すように、導電型がP型
のシリコン基板101表面の所定の領域に導電型がN型
の拡散層102が形成され、シリコン基板101上の層
間絶縁膜103の一部が開口されプラグ104が形成さ
れている。そして、下部電極105が直接に層間絶縁膜
103に被着するように形成されている。ここで、下部
電極105と拡散層102とはプラグ104で電気接続
される。
【0008】そして、図7(a)および図7(b)に示
すように、下部電極105の側面および上面、さらに層
間絶縁膜103上に容量絶縁膜106が形成される。こ
こで、下部電極108の上面には表面凹凸107が形成
されている。
すように、下部電極105の側面および上面、さらに層
間絶縁膜103上に容量絶縁膜106が形成される。こ
こで、下部電極108の上面には表面凹凸107が形成
されている。
【0009】そして、パターニングされた下部電極10
5の電極側面108には多数の凹凸が形成されている。
すなわち、下部電極105のパターン形状は悪い。そし
て、この下部電極105上面および電極側面108上に
容量絶縁膜106が形成される。ここで、この容量絶縁
膜106は例えばBST膜等で構成される。そして、全
体を被覆するように上部電極109が形成される。
5の電極側面108には多数の凹凸が形成されている。
すなわち、下部電極105のパターン形状は悪い。そし
て、この下部電極105上面および電極側面108上に
容量絶縁膜106が形成される。ここで、この容量絶縁
膜106は例えばBST膜等で構成される。そして、全
体を被覆するように上部電極109が形成される。
【0010】
【発明が解決しようとする課題】上述したように、従来
の技術では、キャパシタの下部電極のような導電体膜の
表面形状が非常に悪くなり、導電体膜の表面凹凸が多数
生じる。これは、従来の技術で説明したように、導電体
膜が柱状構造の多結晶膜であるためにその表面に凹凸が
形成されるからである。そして、この導電体膜表面の凹
凸のために、ドライエッチングによるパターニング後に
上記の電極側面108にも凹凸が形成されるようにな
る。このような凹凸形状は導電体膜の多結晶の粒径の大
きさに依存する。すなわち粒径の大きなものほど凹凸は
大きくなる。上述した従来の技術のRuO2 の例ではこ
のような凹凸は50nm程度になる。
の技術では、キャパシタの下部電極のような導電体膜の
表面形状が非常に悪くなり、導電体膜の表面凹凸が多数
生じる。これは、従来の技術で説明したように、導電体
膜が柱状構造の多結晶膜であるためにその表面に凹凸が
形成されるからである。そして、この導電体膜表面の凹
凸のために、ドライエッチングによるパターニング後に
上記の電極側面108にも凹凸が形成されるようにな
る。このような凹凸形状は導電体膜の多結晶の粒径の大
きさに依存する。すなわち粒径の大きなものほど凹凸は
大きくなる。上述した従来の技術のRuO2 の例ではこ
のような凹凸は50nm程度になる。
【0011】このように表面形状およびパターン形状の
悪い下部電極がスタック型のキャパシタに使用される
と、キャパシタの誘電体膜を流れるリーク電流が増大
し、キャパシタに蓄積される情報電荷の保持特性が悪く
なる。そして、DRAM等半導体デバイスの情報電荷の
蓄積のための保持時間は減少するようになる。ここで、
このキャパシタのリーク電流の増加は、下部電極105
の表面および側面の凹凸部で電界が集中するようになる
ためである。
悪い下部電極がスタック型のキャパシタに使用される
と、キャパシタの誘電体膜を流れるリーク電流が増大
し、キャパシタに蓄積される情報電荷の保持特性が悪く
なる。そして、DRAM等半導体デバイスの情報電荷の
蓄積のための保持時間は減少するようになる。ここで、
このキャパシタのリーク電流の増加は、下部電極105
の表面および側面の凹凸部で電界が集中するようになる
ためである。
【0012】本発明の目的は、キャパシタの電極形状を
向上させ信頼性の高いスタック型のキャパシタ構造を提
供すると共にその製造を容易にすることである。
向上させ信頼性の高いスタック型のキャパシタ構造を提
供すると共にその製造を容易にすることである。
【0013】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に下部電極、高誘電率膜およ
び上部電極を順次積層して形成したキャパシタを有し、
前記下部電極の表面の凹凸が除去されて平坦化されてい
る。ここで、上記の下部電極は柱状の多結晶構造となっ
ている導電体膜で構成されている。そして、前記導電体
膜は二酸化ルテニウム、ルテニウムの単層膜もしくは積
層膜あるいはイリジウム、酸化イリジウムの単層膜もし
くは積層膜である。または、前記導電体膜はオスミウム
もしくはその酸化物、レニウム、白金あるいはロジウム
である。
体装置では、半導体基板上に下部電極、高誘電率膜およ
び上部電極を順次積層して形成したキャパシタを有し、
前記下部電極の表面の凹凸が除去されて平坦化されてい
る。ここで、上記の下部電極は柱状の多結晶構造となっ
ている導電体膜で構成されている。そして、前記導電体
膜は二酸化ルテニウム、ルテニウムの単層膜もしくは積
層膜あるいはイリジウム、酸化イリジウムの単層膜もし
くは積層膜である。または、前記導電体膜はオスミウム
もしくはその酸化物、レニウム、白金あるいはロジウム
である。
【0014】また、本発明の半導体装置の製造方法は、
半導体基板上の絶縁膜表面に接着材を形成し前記接着材
上に導電体膜を形成する工程と、前記導電体膜の表面の
凹凸を化学機械研磨(CMP)法で研磨し平坦にする工
程と、前記平坦化した導電体膜を下部電極に加工し前記
下部電極上に高誘電率膜と上部電極とを積層する工程と
を含む。
半導体基板上の絶縁膜表面に接着材を形成し前記接着材
上に導電体膜を形成する工程と、前記導電体膜の表面の
凹凸を化学機械研磨(CMP)法で研磨し平坦にする工
程と、前記平坦化した導電体膜を下部電極に加工し前記
下部電極上に高誘電率膜と上部電極とを積層する工程と
を含む。
【0015】あるいは、本発明の半導体装置の製造方法
は、半導体基板上の絶縁膜表面に接着材を形成し前記接
着材上に導電体膜を形成する工程と、前記導電体膜を所
定パターンに加工し複数の下部電極を形成する工程と、
前記複数の下部電極間にエッチングストッパ用の絶縁膜
を充填し前記下部電極の表面の凹凸をCMPで研磨し平
坦にする工程と、前記平坦化した下部電極上に高誘電率
膜と上部電極とを積層する工程とを含む。
は、半導体基板上の絶縁膜表面に接着材を形成し前記接
着材上に導電体膜を形成する工程と、前記導電体膜を所
定パターンに加工し複数の下部電極を形成する工程と、
前記複数の下部電極間にエッチングストッパ用の絶縁膜
を充填し前記下部電極の表面の凹凸をCMPで研磨し平
坦にする工程と、前記平坦化した下部電極上に高誘電率
膜と上部電極とを積層する工程とを含む。
【0016】ここで、前記エッチングストッパ用の絶縁
膜はSOG膜で構成されている。また、前記接着材はチ
タンを含む金属であり、前記導電体膜は二酸化ルテニウ
ム、ルテニウムの単層膜もしくは積層膜あるいはイリジ
ウム、酸化イリジウムの単層膜もしくは積層膜である。
膜はSOG膜で構成されている。また、前記接着材はチ
タンを含む金属であり、前記導電体膜は二酸化ルテニウ
ム、ルテニウムの単層膜もしくは積層膜あるいはイリジ
ウム、酸化イリジウムの単層膜もしくは積層膜である。
【0017】また、上記の高誘電率膜はSrTiO
3 膜、(Ba,Sr)TiO3 膜あるいはPb(Zr,
Ti)O3 膜で構成されている。
3 膜、(Ba,Sr)TiO3 膜あるいはPb(Zr,
Ti)O3 膜で構成されている。
【0018】このように、高誘電率膜を有するキャパシ
タの下部電極表面の凹凸を除去し平坦化することで、キ
ャパシタの電極形状が向上し信頼性の高いスタック型の
キャパシタ構造となる。
タの下部電極表面の凹凸を除去し平坦化することで、キ
ャパシタの電極形状が向上し信頼性の高いスタック型の
キャパシタ構造となる。
【0019】通常、絶縁膜上の導電体膜表面の凹凸をC
MPで平坦化する場合には、非常に大きなせん断応力が
発生し上記導電体膜の剥がれが頻発するようになる。し
かし、本発明では上記絶縁膜と導電体膜の間に接着材と
なるチタン等の金属膜が形成されるために、上記の導電
体膜の剥がれは皆無となる。
MPで平坦化する場合には、非常に大きなせん断応力が
発生し上記導電体膜の剥がれが頻発するようになる。し
かし、本発明では上記絶縁膜と導電体膜の間に接着材と
なるチタン等の金属膜が形成されるために、上記の導電
体膜の剥がれは皆無となる。
【0020】
【発明の実施の形態】次に、本発明の第1の実施の形態
について図1および図2で説明する。ここで、図1およ
び図2は、本発明によりスタック型のキャパシタを形成
する場合の製造工程順の断面図である。なお、本発明の
スタック型のキャパシタの構造は、上記の製造工程順の
説明の中で示される。
について図1および図2で説明する。ここで、図1およ
び図2は、本発明によりスタック型のキャパシタを形成
する場合の製造工程順の断面図である。なお、本発明の
スタック型のキャパシタの構造は、上記の製造工程順の
説明の中で示される。
【0021】図1(a)に示すように、導電型がP型の
シリコン基板1表面の所定の領域に拡散層2が形成され
る。ここで、拡散層2はヒ素等のN型不純物を含有する
拡散層である。そして、化学気相成長(CVD)法で全
面にシリコン酸化膜が堆積され層間絶縁膜3が形成され
る。そして、この層間絶縁膜に開口4が形成され、この
開口4にリン不純物を含有する多結晶シリコンが充填さ
れ、プラグ5が形成される。
シリコン基板1表面の所定の領域に拡散層2が形成され
る。ここで、拡散層2はヒ素等のN型不純物を含有する
拡散層である。そして、化学気相成長(CVD)法で全
面にシリコン酸化膜が堆積され層間絶縁膜3が形成され
る。そして、この層間絶縁膜に開口4が形成され、この
開口4にリン不純物を含有する多結晶シリコンが充填さ
れ、プラグ5が形成される。
【0022】次に、層間絶縁膜3およびプラグ5表面に
被着する膜厚10nm程度のチタン薄膜6が形成され
る。ここで、チタン薄膜6と層間絶縁膜3との接着性は
非常によい。さらに、このチタン薄膜6上に窒化チタン
薄膜7が形成される。ここで、窒化チタン薄膜7の膜厚
は10nm程度である。
被着する膜厚10nm程度のチタン薄膜6が形成され
る。ここで、チタン薄膜6と層間絶縁膜3との接着性は
非常によい。さらに、このチタン薄膜6上に窒化チタン
薄膜7が形成される。ここで、窒化チタン薄膜7の膜厚
は10nm程度である。
【0023】次に、図1(b)に示すように、窒化チタ
ン薄膜7上に導電体膜8が形成される。ここで、導電体
膜8は反応性スパッタ法で堆積される膜厚300nm程
度のRu02 膜である。この反応性スパッタでは、Ar
/O2 の混合ガスが用いられ、Ru金属をターゲットに
してスパッタリングがなされる。このようにして形成さ
れる導電体膜2は多結晶構造であり柱状構造のRuO2
で構成され、その表面には3nm程度の表面凹凸9が形
成される。
ン薄膜7上に導電体膜8が形成される。ここで、導電体
膜8は反応性スパッタ法で堆積される膜厚300nm程
度のRu02 膜である。この反応性スパッタでは、Ar
/O2 の混合ガスが用いられ、Ru金属をターゲットに
してスパッタリングがなされる。このようにして形成さ
れる導電体膜2は多結晶構造であり柱状構造のRuO2
で構成され、その表面には3nm程度の表面凹凸9が形
成される。
【0024】次に、図1(c)に示すように、導電体膜
8の表面がCMP法で研磨される。ここで、研磨材とし
てアルミナ(Al2 O3 )が使用される。このようにし
て、導電体膜8表面の表面凹凸9は完全に除去され、平
坦化表面10が形成されるようになる。
8の表面がCMP法で研磨される。ここで、研磨材とし
てアルミナ(Al2 O3 )が使用される。このようにし
て、導電体膜8表面の表面凹凸9は完全に除去され、平
坦化表面10が形成されるようになる。
【0025】このCMPによる研磨の工程では、導電体
膜8に大きなせん断応力が加わる。このために、導電体
膜8の下地との接着性が弱いと、このCMPの工程で導
電体膜8の剥がれが生じる。しかし、本発明では、層間
絶縁膜3と導電体膜8との間に導電体材料で構成される
接着材、すなわち、窒化チタン薄膜7/チタン薄膜6の
積層膜が形成されている。このために、上記のような剥
がれは皆無である。
膜8に大きなせん断応力が加わる。このために、導電体
膜8の下地との接着性が弱いと、このCMPの工程で導
電体膜8の剥がれが生じる。しかし、本発明では、層間
絶縁膜3と導電体膜8との間に導電体材料で構成される
接着材、すなわち、窒化チタン薄膜7/チタン薄膜6の
積層膜が形成されている。このために、上記のような剥
がれは皆無である。
【0026】次に、図2(a)に示すように、平坦化表
面10上にエッチングマスク11が形成される。そし
て、エッチングマスク11で上記の導電体膜8が反応性
イオンエッチング(RIE)される。ここで、RIEで
のエッチングガスとしてO2 とCl2 の混合ガスが使用
される。このようにして、図2(a)に示すように、層
間絶縁膜3上に接着材である窒化チタン薄膜7/チタン
薄膜6の積層膜を介して、RuO2 で構成される下部電
極12が形成されることになる。
面10上にエッチングマスク11が形成される。そし
て、エッチングマスク11で上記の導電体膜8が反応性
イオンエッチング(RIE)される。ここで、RIEで
のエッチングガスとしてO2 とCl2 の混合ガスが使用
される。このようにして、図2(a)に示すように、層
間絶縁膜3上に接着材である窒化チタン薄膜7/チタン
薄膜6の積層膜を介して、RuO2 で構成される下部電
極12が形成されることになる。
【0027】そして、全面に容量絶縁膜13が堆積され
る。ここで、容量絶縁膜13は例えばBST膜で構成さ
れる。さらに、全面を被覆するように上部電極14が形
成される。このようにして、図2(b)に示すように、
RuO2 で構成される下部電極12を有するスタック型
のキャパシタが形成される。本発明の場合には、下部電
極12の電極上面および電極側面には全く凹凸は形成さ
れない。
る。ここで、容量絶縁膜13は例えばBST膜で構成さ
れる。さらに、全面を被覆するように上部電極14が形
成される。このようにして、図2(b)に示すように、
RuO2 で構成される下部電極12を有するスタック型
のキャパシタが形成される。本発明の場合には、下部電
極12の電極上面および電極側面には全く凹凸は形成さ
れない。
【0028】以上のように本発明のスタック型のキャパ
シタの断面構造では、図2(b)に示すように、導電型
がP型のシリコン基板1表面の所定の領域に導電型がN
型の拡散層2が形成され、シリコン基板1上の層間絶縁
膜3の一部が開口されプラグ5が形成される。ここで、
プラグ5はリンあるいはヒ素不純物を含有する多結晶シ
リコンで形成される。あるいは、このプラグ5はタング
ステン、窒化チタン等の金属で形成されてもよい。この
プラグ5により、下部電極12と拡散層2とが電気接続
されるようになる。そして、層間絶縁膜3と下部電極1
2との間に接着材として窒化チタン薄膜7/チタン薄膜
6の積層膜が形成されている。
シタの断面構造では、図2(b)に示すように、導電型
がP型のシリコン基板1表面の所定の領域に導電型がN
型の拡散層2が形成され、シリコン基板1上の層間絶縁
膜3の一部が開口されプラグ5が形成される。ここで、
プラグ5はリンあるいはヒ素不純物を含有する多結晶シ
リコンで形成される。あるいは、このプラグ5はタング
ステン、窒化チタン等の金属で形成されてもよい。この
プラグ5により、下部電極12と拡散層2とが電気接続
されるようになる。そして、層間絶縁膜3と下部電極1
2との間に接着材として窒化チタン薄膜7/チタン薄膜
6の積層膜が形成されている。
【0029】上記第1の実施の形態と同様にして下部電
極およびスタック型のキャパシタが形成されると、キャ
パシタに蓄積される情報電荷の保持特性が非常に向上す
るようになる。これについて図3で説明する。図3で
は、横軸にキャパシタの下部電極と上部電極との間の印
加電圧がとられ、縦軸に下部電極と上部電極との間の容
量絶縁膜のリーク電流がとられている。ここで、リーク
電流は単位面積当たりに換算して示されている。
極およびスタック型のキャパシタが形成されると、キャ
パシタに蓄積される情報電荷の保持特性が非常に向上す
るようになる。これについて図3で説明する。図3で
は、横軸にキャパシタの下部電極と上部電極との間の印
加電圧がとられ、縦軸に下部電極と上部電極との間の容
量絶縁膜のリーク電流がとられている。ここで、リーク
電流は単位面積当たりに換算して示されている。
【0030】図3に示すように、本発明の場合には、容
量絶縁膜のリーク電流は、従来の技術の場合より大幅に
低減する。ほぼ3桁程度の低減である。例えば、下部電
極と上部電極との間の印加電圧が1.5vの場合では、
本発明の場合のキャパシタのリーク電流は10-9A/c
m2 程度の値を示す。これに対して、従来の技術の場合
では、この値は10-6A/cm2 以上になる。
量絶縁膜のリーク電流は、従来の技術の場合より大幅に
低減する。ほぼ3桁程度の低減である。例えば、下部電
極と上部電極との間の印加電圧が1.5vの場合では、
本発明の場合のキャパシタのリーク電流は10-9A/c
m2 程度の値を示す。これに対して、従来の技術の場合
では、この値は10-6A/cm2 以上になる。
【0031】このようにして、本発明のスタック型のキ
ャパシタに使用されると、キャパシタに蓄積される情報
電荷の保持特性が大幅に向上するようになる。そして、
情報電荷の蓄積のための保持時間が増大する。
ャパシタに使用されると、キャパシタに蓄積される情報
電荷の保持特性が大幅に向上するようになる。そして、
情報電荷の蓄積のための保持時間が増大する。
【0032】次に、本発明の第2の実施の形態について
図4乃至図6を参照して説明する。ここで、図4はメモ
リセル部にアレイ状に形成されたスタック型のキャパシ
タの平面図であり、簡単化のため下部電極と容量絶縁膜
と上部電極とが示されている。また、図5および図6
は、このようなスタック型のキャパシタの製造工程順の
断面図であり、図4に記すA−Bでの断面で示されてい
る。
図4乃至図6を参照して説明する。ここで、図4はメモ
リセル部にアレイ状に形成されたスタック型のキャパシ
タの平面図であり、簡単化のため下部電極と容量絶縁膜
と上部電極とが示されている。また、図5および図6
は、このようなスタック型のキャパシタの製造工程順の
断面図であり、図4に記すA−Bでの断面で示されてい
る。
【0033】以下の説明では、第1の実施の形態で説明
したものと同様のものは同一符号で示される。なお、こ
の第2の実施の形態では、下部電極上の表面凹凸がCM
Pにより平坦化される場合に、エッチングストッパ膜が
用いられる点に大きな特徴がある。
したものと同様のものは同一符号で示される。なお、こ
の第2の実施の形態では、下部電極上の表面凹凸がCM
Pにより平坦化される場合に、エッチングストッパ膜が
用いられる点に大きな特徴がある。
【0034】図4に示すように、アレイ状に配列された
複数の下部電極12a,12bの側面および上面上に容
量絶縁膜13が形成されている。ここで、下部電極12
a,12bの側面および上面には表面凹凸は形成されて
いない。なお、この容量絶縁膜13は例えばSTO膜の
ような高誘電率膜で構成される。そして、全体を被覆す
るように上部電極14が形成されている。
複数の下部電極12a,12bの側面および上面上に容
量絶縁膜13が形成されている。ここで、下部電極12
a,12bの側面および上面には表面凹凸は形成されて
いない。なお、この容量絶縁膜13は例えばSTO膜の
ような高誘電率膜で構成される。そして、全体を被覆す
るように上部電極14が形成されている。
【0035】このようなアレイ状のスタック型のキャパ
シタは次のようにして形成される。すなわち、図5
(a)に示すように、第1の実施の形態と同様にして、
導電型がP型のシリコン基板1表面の所定の領域に拡散
層2aおよび2bが形成される。そして、全面にシリコ
ン酸化膜が堆積され層間絶縁膜3が形成される。また、
この層間絶縁膜3に開口4a,4bが形成され、この開
口4a,4bにリン不純物を含有する多結晶シリコンが
充填され、プラグ5a,5bが形成される。
シタは次のようにして形成される。すなわち、図5
(a)に示すように、第1の実施の形態と同様にして、
導電型がP型のシリコン基板1表面の所定の領域に拡散
層2aおよび2bが形成される。そして、全面にシリコ
ン酸化膜が堆積され層間絶縁膜3が形成される。また、
この層間絶縁膜3に開口4a,4bが形成され、この開
口4a,4bにリン不純物を含有する多結晶シリコンが
充填され、プラグ5a,5bが形成される。
【0036】次に、層間絶縁膜3およびプラグ5a,5
b表面に被着するチタン薄膜6が形成される。さらに、
このチタン薄膜6上に窒化チタン薄膜7が形成される。
b表面に被着するチタン薄膜6が形成される。さらに、
このチタン薄膜6上に窒化チタン薄膜7が形成される。
【0037】そして、窒化チタン薄膜7上に導電体膜8
が形成される。ここで、導電体膜8は反応性スパッタ法
で堆積される膜厚200nm程度のIr02 膜である。
この反応性スパッタでは、Ar/O2 の混合ガスが用い
られ、Ir金属をターゲットにしてスパッタリングがな
される。このようにして形成される導電体膜2は多結晶
構造であり柱状構造のIrO2 で構成され、その表面に
は1.5nm程度の表面凹凸9が形成される。次に、公
知のフォトリソグラフィ技術とドライエッチング技術と
で金属マスク15が形成され、これをエッチングマスク
にして導電体膜8および窒化チタン薄膜7/チタン薄膜
6がRIEで加工され、図5(b)に示すように、多数
の下部電極12a,12b等が形成される。なお、この
状態では、下部電極12a,12b上には表面凹凸9が
未だ形成されている。
が形成される。ここで、導電体膜8は反応性スパッタ法
で堆積される膜厚200nm程度のIr02 膜である。
この反応性スパッタでは、Ar/O2 の混合ガスが用い
られ、Ir金属をターゲットにしてスパッタリングがな
される。このようにして形成される導電体膜2は多結晶
構造であり柱状構造のIrO2 で構成され、その表面に
は1.5nm程度の表面凹凸9が形成される。次に、公
知のフォトリソグラフィ技術とドライエッチング技術と
で金属マスク15が形成され、これをエッチングマスク
にして導電体膜8および窒化チタン薄膜7/チタン薄膜
6がRIEで加工され、図5(b)に示すように、多数
の下部電極12a,12b等が形成される。なお、この
状態では、下部電極12a,12b上には表面凹凸9が
未だ形成されている。
【0038】次に、図5(c)に示すように、層間絶縁
膜3あるいは下部電極12a,12b等を被覆するよう
にストッパ用絶縁膜16が形成される。ここで、ストッ
パ用絶縁膜16は、スピン・オン・グラス(SOG)で
構成される。
膜3あるいは下部電極12a,12b等を被覆するよう
にストッパ用絶縁膜16が形成される。ここで、ストッ
パ用絶縁膜16は、スピン・オン・グラス(SOG)で
構成される。
【0039】次に、CMP法でSOGが選択的に研磨さ
れる。ここで、研磨剤としてはコロイダルシリカの水溶
液が用いられる。このようにして、図6(a)に示すよ
うに、下部電極12a,12b等の間にエッチングスト
ッパ17が形成されるようになる。
れる。ここで、研磨剤としてはコロイダルシリカの水溶
液が用いられる。このようにして、図6(a)に示すよ
うに、下部電極12a,12b等の間にエッチングスト
ッパ17が形成されるようになる。
【0040】そして、図6(b)に示すように、下部電
極12a,12b等の表面がCMP法で研磨される。こ
こで、研磨材としてアルミナ(Al2 O3 )が使用され
る。このようにして、下部電極12a,12b表面の表
面凹凸9は完全に除去され、平坦化表面10が形成され
るようになる。
極12a,12b等の表面がCMP法で研磨される。こ
こで、研磨材としてアルミナ(Al2 O3 )が使用され
る。このようにして、下部電極12a,12b表面の表
面凹凸9は完全に除去され、平坦化表面10が形成され
るようになる。
【0041】そして、エッチングストッパ17が選択的
に除去される。そして、全面に容量絶縁膜13が堆積さ
れる。ここで、容量絶縁膜13は例えばSTO膜で構成
される。さらに、全面を被覆するように上部電極14が
形成される。このようにして、図6(c)に示すよう
に、IrO2 で構成される下部電極12a,12b等を
有するスタック型のキャパシタのアレイが形成される。
に除去される。そして、全面に容量絶縁膜13が堆積さ
れる。ここで、容量絶縁膜13は例えばSTO膜で構成
される。さらに、全面を被覆するように上部電極14が
形成される。このようにして、図6(c)に示すよう
に、IrO2 で構成される下部電極12a,12b等を
有するスタック型のキャパシタのアレイが形成される。
【0042】以上のようにして、図6(c)に示すよう
に、導電型がP型のシリコン基板1表面の所定の領域に
導電型がN型の多数の拡散層2a,2b等が形成され、
シリコン基板1上の層間絶縁膜3の一部が開口されプラ
グ5a,5b等が形成される。ここで、プラグ5a,5
b等はリンあるいはヒ素不純物を含有する多結晶シリコ
ンで形成される。あるいは、これらのプラグはタングス
テン、窒化チタン等の金属で形成されてもよい。これら
のプラグにより、下部電極12aと拡散層2a、下部電
極12bと拡散層2bがそれぞれ電気接続されるように
なる。そして、層間絶縁膜3と下部電極12a,12b
等との間に接着材として窒化チタン薄膜7/チタン薄膜
6の積層膜が形成されている。
に、導電型がP型のシリコン基板1表面の所定の領域に
導電型がN型の多数の拡散層2a,2b等が形成され、
シリコン基板1上の層間絶縁膜3の一部が開口されプラ
グ5a,5b等が形成される。ここで、プラグ5a,5
b等はリンあるいはヒ素不純物を含有する多結晶シリコ
ンで形成される。あるいは、これらのプラグはタングス
テン、窒化チタン等の金属で形成されてもよい。これら
のプラグにより、下部電極12aと拡散層2a、下部電
極12bと拡散層2bがそれぞれ電気接続されるように
なる。そして、層間絶縁膜3と下部電極12a,12b
等との間に接着材として窒化チタン薄膜7/チタン薄膜
6の積層膜が形成されている。
【0043】この第2の実施の形態では、平坦化後の下
部電極12a,12b膜厚のウェーハ面内均一性が第1
の実施の形態の場合より優れるようになる。第1の実施
の形態の場合には、8インチΦのウェーハ基板で下部電
極の膜厚のバラツキが10%程度になるのに対して、こ
の場合には、5%以下になる。
部電極12a,12b膜厚のウェーハ面内均一性が第1
の実施の形態の場合より優れるようになる。第1の実施
の形態の場合には、8インチΦのウェーハ基板で下部電
極の膜厚のバラツキが10%程度になるのに対して、こ
の場合には、5%以下になる。
【0044】また、第1の実施の形態と同様に、第2の
実施の形態でも下部電極およびスタック型のキャパシタ
が形成されると、キャパシタに蓄積される情報電荷の保
持特性が向上する。
実施の形態でも下部電極およびスタック型のキャパシタ
が形成されると、キャパシタに蓄積される情報電荷の保
持特性が向上する。
【0045】以上の本発明の実施の形態では、スタック
型のキャパシタの容量絶縁膜としてSTO膜、BST膜
あるいはPZT膜などの高誘電率膜が非常に簡単に適用
できるようになる。
型のキャパシタの容量絶縁膜としてSTO膜、BST膜
あるいはPZT膜などの高誘電率膜が非常に簡単に適用
できるようになる。
【0046】以上の実施の形態では、スタック型のキャ
パシタの下部電極がRu02 膜あるいはIr02 膜で構
成される場合について説明されている。本発明はこのよ
うな材料に限定されるものでなく、多結晶構造を有する
導電体膜であれば適用できるものである。例えば、ルテ
ニウム(Ru)膜の単層膜、Ru02 膜/Ru膜(Ru
膜上にRu02 膜を堆積した積層膜)、Ir膜の単層
膜、IrO2 膜/Ir膜でも本発明の効果が生じる。さ
らには、下部電極がオスミウム(Os)もしくはその酸
化物あるいはレニウム(Re)、白金(Pt)、パラジ
ウム(Pd)、ロジウム(Rh)で形成されても同様の
効果が生じる。
パシタの下部電極がRu02 膜あるいはIr02 膜で構
成される場合について説明されている。本発明はこのよ
うな材料に限定されるものでなく、多結晶構造を有する
導電体膜であれば適用できるものである。例えば、ルテ
ニウム(Ru)膜の単層膜、Ru02 膜/Ru膜(Ru
膜上にRu02 膜を堆積した積層膜)、Ir膜の単層
膜、IrO2 膜/Ir膜でも本発明の効果が生じる。さ
らには、下部電極がオスミウム(Os)もしくはその酸
化物あるいはレニウム(Re)、白金(Pt)、パラジ
ウム(Pd)、ロジウム(Rh)で形成されても同様の
効果が生じる。
【0047】また、本発明の実施の形態では、ストッパ
用絶縁膜16として、SOGが使用される場合について
説明された。このSOGの代わりにCVD法で堆積され
るシリコン窒化膜でも本発明の効果は生じるものであ
る。
用絶縁膜16として、SOGが使用される場合について
説明された。このSOGの代わりにCVD法で堆積され
るシリコン窒化膜でも本発明の効果は生じるものであ
る。
【0048】なお、以上の実施の形態では、スタック型
のキャパシタの下部電極の場合について説明されている
が、本発明の方法はこれ以外の電極の構造、例えば配線
等の電極の形成にも充分に適用できることに言及してお
く。
のキャパシタの下部電極の場合について説明されている
が、本発明の方法はこれ以外の電極の構造、例えば配線
等の電極の形成にも充分に適用できることに言及してお
く。
【0049】
【発明の効果】以上に説明したように、本発明の半導体
装置では、半導体基板上に下部電極、高誘電率膜および
上部電極を順次積層して形成したキャパシタを有し、下
部電極の表面の凹凸が除去されて平坦化される。
装置では、半導体基板上に下部電極、高誘電率膜および
上部電極を順次積層して形成したキャパシタを有し、下
部電極の表面の凹凸が除去されて平坦化される。
【0050】このようなキャパシタの製造方法では、半
導体基板上の絶縁膜表面に接着材が形成されこの接着材
上に導電体膜が堆積される。そして、上記の導電体膜の
表面の凹凸はCMPで研磨され平坦表面が形成される。
この平坦化された導電体膜が下部電極に加工され高誘電
率膜と上部電極とが積層される。
導体基板上の絶縁膜表面に接着材が形成されこの接着材
上に導電体膜が堆積される。そして、上記の導電体膜の
表面の凹凸はCMPで研磨され平坦表面が形成される。
この平坦化された導電体膜が下部電極に加工され高誘電
率膜と上部電極とが積層される。
【0051】あるいは、半導体基板上の絶縁膜表面に接
着材が形成され、この接着材上に表面に凹凸のある導電
体膜が堆積される。そして、初めに、この導電体膜が所
定パターンに加工され複数の下部電極が形成される。そ
れから、この複数の下部電極間にエッチングストッパ用
の絶縁膜が埋め込まれ、上記の絶縁膜をエッチングスト
ッパとするCMPで下部電極の表面の凹凸が研磨され除
去される。
着材が形成され、この接着材上に表面に凹凸のある導電
体膜が堆積される。そして、初めに、この導電体膜が所
定パターンに加工され複数の下部電極が形成される。そ
れから、この複数の下部電極間にエッチングストッパ用
の絶縁膜が埋め込まれ、上記の絶縁膜をエッチングスト
ッパとするCMPで下部電極の表面の凹凸が研磨され除
去される。
【0052】このように平坦化した下部電極がスタック
型のキャパシタに使用されると、キャパシタに蓄積され
る情報電荷の保持特性が非常に向上する。そして、情報
電荷の蓄積のための保持時間が増大するようになる。
型のキャパシタに使用されると、キャパシタに蓄積され
る情報電荷の保持特性が非常に向上する。そして、情報
電荷の蓄積のための保持時間が増大するようになる。
【0053】また、CMP工程時に生じるせん断応力で
上記導電体膜が剥がれることは皆無になる。さらに、C
MPによる研磨後の下部電極のウェーハ面内均一性が非
常に向上する。
上記導電体膜が剥がれることは皆無になる。さらに、C
MPによる研磨後の下部電極のウェーハ面内均一性が非
常に向上する。
【0054】このようにして、高誘電率膜をキャパシタ
の容量絶縁膜とした、信頼性の高いスタック型のキャパ
シタが可能になり、半導体装置の超高集積化および高密
度化が大幅に促進される。
の容量絶縁膜とした、信頼性の高いスタック型のキャパ
シタが可能になり、半導体装置の超高集積化および高密
度化が大幅に促進される。
【図1】本発明の第1の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図2】本発明の第1の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図3】本発明の効果を説明するためのグラフである。
【図4】本発明の第2の実施の形態を説明するためのキ
ャパシタの平面図である。
ャパシタの平面図である。
【図5】本発明の第2の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図6】本発明の第2の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図7】従来の技術で形成した模式的キャパシタの平面
図と断面図である。
図と断面図である。
1,101 シリコン基板 2,2a,2b,102 拡散層 3,103 層間絶縁膜 4,4a,4b 開口 5,5a,5b,104 プラグ 6 チタン薄膜 7 窒化チタン薄膜 8 導電体膜 9,107 表面凹凸 10 平坦化表面 11 エッチングマスク 12,12a,12b,105 下部電極 13,106 容量絶縁膜 14,109 上部電極 15 金属マスク 16 ストッパ用絶縁膜 17 エッチングストッパ 108 電極側面
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/822 H01L 27/10 651 29/40
Claims (9)
- 【請求項1】 半導体基板上に下部電極、高誘電率膜お
よび上部電極を順次積層して形成したキャパシタを有
し、前記下部電極の表面の凹凸が除去されて平坦化され
ていることを特徴とする半導体装置。 - 【請求項2】 前記下部電極が柱状の多結晶構造を有す
る導電体膜で構成されていることを特徴とする請求項1
記載の半導体装置。 - 【請求項3】 前記導電体膜が二酸化ルテニウム、ルテ
ニウムの単層膜もしくは積層膜あるいはイリジウム、酸
化イリジウムの単層膜もしくは積層膜であることを特徴
とする請求項2記載の半導体装置。 - 【請求項4】 前記導電体膜がオスミウムもしくはその
酸化物、レニウム、白金あるいはロジウムであることを
特徴とする請求項2記載の半導体装置。 - 【請求項5】 半導体基板上の絶縁膜表面に接着材を形
成し前記接着材上に導電体膜を形成する工程と、前記導
電体膜の表面の凹凸を化学機械研磨で研磨し平坦にする
工程と、前記平坦化した導電体膜を下部電極に加工し前
記下部電極上に高誘電率膜と上部電極とを積層する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項6】 半導体基板上の絶縁膜表面に接着材を形
成し前記接着材上に導電体膜を形成する工程と、前記導
電体膜を所定パターンに加工し複数の下部電極を形成す
る工程と、前記複数の下部電極間にエッチングストッパ
用の絶縁膜を充填し前記下部電極の表面の凹凸を化学機
械研磨で研磨し平坦にする工程と、前記平坦化した下部
電極上に高誘電率膜と上部電極とを積層する工程と、を
含むことを特徴とする半導体装置の製造方法。 - 【請求項7】 前記エッチングストッパ用の絶縁膜がス
ピン・オン・ガラス(SOG)で構成されていることを
特徴とする請求項6記載の半導体装置の製造方法。 - 【請求項8】 前記接着材がチタンを含む金属であり、
前記導電体膜が二酸化ルテニウム、ルテニウムの単層膜
もしくは積層膜あるいはイリジウム、酸化イリジウムの
単層膜もしくは積層膜であることを特徴とする請求項
5,請求項6または請求項7記載の半導体装置の製造方
法。 - 【請求項9】 前記高誘電率膜がSrTiO3 膜、(B
a,Sr)TiO3膜あるいはPb(Zr,Ti)O3
膜で構成されていることを特徴とする請求項5から請求
項8のうち1つの請求項に記載の半導体装置の製造方
法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09274709A JP3082722B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09274709A JP3082722B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11111947A true JPH11111947A (ja) | 1999-04-23 |
JP3082722B2 JP3082722B2 (ja) | 2000-08-28 |
Family
ID=17545481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09274709A Expired - Fee Related JP3082722B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3082722B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002151656A (ja) * | 2000-11-14 | 2002-05-24 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2002203915A (ja) * | 2000-11-01 | 2002-07-19 | Sony Corp | キャパシタ素子及びその製造方法 |
JP2003507895A (ja) * | 1999-08-13 | 2003-02-25 | キャボット マイクロエレクトロニクス コーポレイション | 停止化合物を伴う化学機械的研磨系及びその使用方法 |
US8351244B2 (en) | 2009-05-28 | 2013-01-08 | Panasonic Corporation | Memory cell array, nonvolatile storage device, memory cell, and method of manufacturing memory cell array |
US8680599B2 (en) | 2010-08-27 | 2014-03-25 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US9570682B2 (en) | 2009-08-28 | 2017-02-14 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
-
1997
- 1997-10-07 JP JP09274709A patent/JP3082722B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003507895A (ja) * | 1999-08-13 | 2003-02-25 | キャボット マイクロエレクトロニクス コーポレイション | 停止化合物を伴う化学機械的研磨系及びその使用方法 |
JP2002203915A (ja) * | 2000-11-01 | 2002-07-19 | Sony Corp | キャパシタ素子及びその製造方法 |
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JP3082722B2 (ja) | 2000-08-28 |
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