TW527713B - Semiconductor capacitor device - Google Patents

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Description

527713 A7 B7 五、發明説明(1 ) 發明說明 本發明係關於一種形成在半導體基材上的半導體電容器 裝置,特別是一種可抑制由於施加電壓其電容值改變的半 導體電容器裝置。 在用於半導體積體電路,特別是類比電路的半導體電容 器裝置中,電容精確度影響整個電路的精確度很大,因 此,抑制由於施加電壓其電容值的改變很重要。 另一方面,隨著半導體積體電路的小型化,電晶體面積 必須減少。因此,亦需要減少電容器的面積。因此,實 施薄化電容器介電膜,但是電容的電壓依存性係數變成與 薄膜厚度的平方成反比而更大。因此,即使電容器介電膜 被作成薄,仍有保持電容的電壓依存性低的重要工作。 附帶地,具有絕緣膜夾在擴散層與聚矽間結構的電容器 形成PN接合電容在擴散層與基材之間。PN接合電容對電 壓為南度依存,因此’很難獲得電客值不依存施加電壓的 電容器。 此外,有一種具有介電膜夾在上、下聚碎層間結構的電 容器,其例揭示於JP-A-9-36313内。在此類電容器元件中, 為了減少電極的電阻與電容值的電壓依存性,需要摻雜在 高濃度下由聚矽層製成的電極。 然而,無論摻雜濃度作成多高,空乏層產生於聚矽電極 本身内。空乏層的寬度由於跨越電極的電壓而改變,造成 電容值的改變。因此,具有上述結構的電容器不適合高精 確度類比電路。 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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527713 A7 B7 五、發明説明(2 ) 另一方面,日本專利公告案JP-A-5-129522揭示一具有介電 膜夾在上·、下金屬層間結構的電容器,即,MIM(金屬-絕 緣膜-金屬)電容器之例。如圖4所示,電容器的上電極121 與下電極118分別係由鋁與高熔點金屬所製成。在此圖 中,參考號數120為導電保護層,參考號數119為電容器的 絕緣層,參考號數117為夾層絕緣層及參考號數101為矽基 材。因為此類電容器元件不會造成金屬電極121、118的空 乏,所以可得幾乎不依存施加電壓之電容的電容器。因 此,其特別可用作類比電容器。 此夕卜,日本專利公告案JP-A-7-221599揭示,如圖5所 示,二個MOS(金屬-氧化物-半導體)電容器222、223係以逆 平行連接,使MOS電容器222、223電容的電壓依存性互相反 作用。在此MOS電容器的閘極224為金屬時,可得電容不依 存施加電壓且其性能等於MIM電容器者的電容器。 圖6顯示使用氮化矽膜作為電容器介電膜之MIM電容器電 容的電壓依存性。由圖6可知,MIM電容器亦具有電容值 的電壓依存性,雖然只很小。因此,為了實現具有較高性 能的類比用途電容器,MIM電容器甚至需要進一步抑制其 電容的電壓依存性。 發明概述 因此,本發明的目的為提供一種可抑制其電容值的電壓 依存性超過習用MIM電容器的半導體電容器裝置。 為了完成上述目的,根據本發明的半導體電容器裝置包 含: -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 527713 A7 B7 五、發明説明(3 ) 一形成在半導體基材上並具有下電極、第一電容器介電 膜及上電極的第一 MIM電容器;及 一形成在半導體基材上並具有下電極、第二電容器介電 膜及上電極的第二MIM電容器, 第一與第二MIM電容器的下電極與上電極係以逆平行電 連接;及 第二電容器介電膜具有不同於第一電容器介電膜之組合 物。 首先,根據本發明,製造在半導體基材上的一對MIM電 容器(即,第一與第二MIM電容器)的電極係以逆平行互相 連接(換言之,第一與第二MIM電容器互相平行連接,而第 一 MIM電容器的上、下電極分別連接至第二MIM電容器的 上、下電極)。因此,電容器裝置電容的電壓依附性會減 少 〇 即,關於電容的電壓依附性,已知電容與施加電壓的平 方成比例改變,如以下等式所示: C = CO · (1+a · V + b · ν2)···( 1) 其中C表示電容值,CO表示在Ο〔V〕的電容值,V表示 所施加的電壓,a及b分別為表示電容值的電壓依附性等式 第一與第二順序項的係數。 若一對MIM電容器,Cma與Cmb,互相以逆平行連接時, 當V電壓施加至Cma時,-V電壓則施加至Cmb。因此,電容 器(Cma與Cmb)電容的電壓依附性分別由等式(2 )與(3 )表 不 · _ 6 -_ 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 527713 A7 B7 五、發明説明(4 ) Cma=CO · (1+a · V + b · ν2)···(2) Cmb = CO · (1-a · V + b · V2)."(3) 此外,電容器Cma與Cmb互相以平行連接的電容C m係由 式(4)表示: Cm=Cma + Cmb=2C0 · (1+b · ν2)···(4) 電容的電壓依附性的係數Γ現在由下面等式(5 )界定: r=(C-CO)/V · 106〔ppm〕…(5) 在圖6所示的MIM電容情況下,a = -20〔 ppm/ V〕而b = 4 〔ppm/V2〕。因此,若使用單一 MIM電容器時,在施加電 壓為1〔 V〕時,Γ = -16〔 ppm〕,但是若二個MIM電容器 以逆平行互相連接時,Γ變成4〔 ppm〕。因此,頃發現電 容器裝置電容值的電壓依附性係藉連接互相逆平行的二個 MIM電容器而減少。 此外,在本發明的一具體例中,第一與第二MIM電容器 電容的電壓依附性係由各個電壓的二次項表示,而二次項 的第二順序項的係數具有相反信號。 在此具體例中,二次項的第二順序項係數的信號為互相 相反,因而可更加減少電容器裝置電容值的電壓依附性。 即,假設具有第一電容器介電膜的第一 MIM電容器的電 容值為Cml,而具有不同於第一電容器介電膜的第二電容 器介電膜的第二MIM電容器的電容值為Cm2時,此等MIM電 容器電容的電壓依附性分別自上述等式(4)的下面式(6)與 (7)表示。 Cml = C01 · (Ι+bl · ν2)···(6)
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線 本紙張尺度適用中國國家標準(CNS) Α4規格(210 x 297公釐) 527713 A7 B7 五、發明説明(5 )
Cm2 = C02 · (l+b2 · ν2)···(7) 在此等式(6)與(7)中,bl與b2為表示第一與第二ΜΙΜ電 容器電容的電壓依附性的二次項第二順序項的係數。此 外,C01表示在0V時第一 ΜΙΜ電容器的電容值,而C02表示 在0V時第二ΜΙΜ電容器的電容值。由此等式(6)與(7)可明 白在獲得合成化電容(Cml與Cm2)中,該等等式第二項值的 總數變成小,因為第二順序項係數,b 1與b 2,的信號為互 相相反。 在一具體例中,表示第一 MIM電容器電容與第二MIM電 容器電容電壓依附性的二次項第二順序項的係數具有相同 數值或絕對值,及其信號為互相相反。 在此具體例中,因為表示第一與第二MIM電容器電容電 壓依附性的二次項第二順序項的係數具有相同數值及相反 信號,所以合成化電容的電壓依附性實質上可自等式(6) 與(7 )作成零。 在一具體例中,第一與第二MIM電容器分享一金屬膜, 其作為第一 MIM電容器的上電極與第二MIM電容器的下電 極。 在此具體例中,分享作為第一 MIM電容器的上電極與第 二MIM電容器的下電極的金屬膜可簡化結構。 此外,在一具體例中,第一與第二電容器介電膜之一係 由氧化珍膜形成而第一與第二電容器介電膜之另一膜則由 氮化矽膜形成。 在此具體例中,例如,假設第一電容器介電膜為氧化矽 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
線 527713 A7 B7 五、發明説明(6 ) 膜(膜厚度為35nm)而第二電容器介電膜為氮化矽膜(膜厚 度為6 5 n m)時,第一與第二電容器電容的電壓依附性分別 變成如圖7與6所示。 此時,在上述等式(6)與(7 )中,C01 = 1〔 f F / // m2〕,b 1 =-30〔 ppm/ V2〕,C02 =l〔fF//zm2〕及 b2=4〔 ppm/ V2〕。 當互相平行連接的第一與第二MIM電容器具有2至15的面 積比,使此二個電容器的電容可滿足以下等式(8 )所示的 關係時,此等MIM電容器的合成化電容Cm3係由以下等式(9 ) 表示。 C01 · b 1+C02 · b2 = 0---(8)
Cm3 = Cm 1 + Cm2 = CO 1 + C02 …(9) 即,逆平行連接的電容Cm3的電壓依附性可作成零。 此外,即使電容電壓依附性的係數Γ對單一 MIM電容器 為-16〔 ppm〕,具有不同電壓依附性的電容的二個MIM電容 器的逆平行連接,該方式微電壓依附性反作用或互相取消 容許電容器裝置電容的電壓依附性係數Γ成為0〔 ppm〕。 由以下說明當可更加明白本發明的其他目的、特性及優 點。 附圖的簡單說明 本發明由以下詳細說明以及僅例示而非限制性的附圖當 可更加明白,其中: 圖ΙΑ、1B、1C、1D及1E為說明製造本發明半導體電容 器裝置一具體例中MIM電容器元件前半部過程的視圖; 圖2A、2B、2C及2D為說明製造上述具體例中MIM電容器 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂
線 527713 A7 B7 五、發明説明(7 ) 元件後半部過程的視圖; 圖3為完成的MIM電容器元件的截面圖; 圖4為習用半導體裝置必要部分的概略截面圖; 圖5為習用半導體裝置的等效電路圖表; 圖6為顯示使用SiN作為電容器介電膜之MIM電容器電容 的電壓依附性的特性圖;及 圖7為顯示使用Si02作為電容器介電膜之MIM電容器電容 的電壓依附性的特性圖。 較佳具體例的詳細說明 以下參照附圖說明本發明半導體電容器裝置的具體例。 按序參照圖ΙΑ - IE、2A-2D及圖3,說明製造此具體例中 一對MIM電容器的過程。 首先,如圖1 A所示,在電晶體部分(未示於圖)形成在半 導體基材1上後,沉積第一夾層絕緣膜2。然後,如圖1 B 所示,形成防蝕圖案3,然後其使用光刻過程用開口形 成。使用此防蝕圖案3作為光罩,使用各向異性蝕刻技術 等蝕刻第一夾層絕緣膜2的表面以形成大約150- 300nm深溝 槽4。 其次,在除去防蝕圖案3後,鎢膜5係使用例如CVD(化學 氣相沉積)法在包含溝槽4之第一夾層絕緣膜2的整個表面 上沉積至厚度為大約500n m- 800n m。 其後,鶴膜係藉 CMP(化學機械拋光)法拋光,直到暴露一夾層絕緣膜2的表 面為止,如圖1 C所示。以此方式,形成埋入一夾層絕緣 膜2内且變成第一 MIM電容器C 1下電極的鎢膜5。 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂
線 527713 A7 B7 五、發明説明(8 ) 此後,如圖1 D所示,第一電容器介電膜6係藉電漿CVD 法沉積至膜厚度約為3 0- 8 0nm,然後第一金屬膜7藉濺鍍 法或CVD法沉積至膜厚度約為400- 600n m。此外,組合物與 第一電容器介電膜不同的第二電容器介電膜8係藉電漿CVD 法沉積至膜厚度約為40- 80n m,然後第二金屬膜9藉濺鍍法 或CVD法沉積至膜厚度約為200-400nm。較佳的是,第二電 容器介電膜8為氮化矽膜,而第一電容器介電膜6則為氧化 矽膜。 其後,如圖1 E所示,使用由光刻過程形成的防蝕圖案 1 0作為光罩,第二金屬膜9係使用各向異性蝕刻技術或任 何其他適當方法選擇性加工以形成第二MIM電容器C 2的上 電極9。 其次,如圖2A所示,第二電容器介電膜8與第一金屬膜 7係使用由光刻過程形成的防蝕圖案1 1作為光罩選擇性加 工以形成第二MIM電容器C2的下電極因而形成第二MIM電 容器C2。以此方式,形成使用第一金屬膜7作為共同電極 的二個MIM電容器Cl、C2。 其後,第二夾層絕緣膜1 2沉積至厚度約為2000- 3000n m。 此薄膜的表面係藉CMP法平坦化。然後,薄膜係使用光刻 與選擇性蝕刻技術選擇性加工以形成貫穿孔1 3於其内,如 圖2 B所示。 其次,在氮化鈦膜(圖中省略)使用CVD或濺鍍法在貫穿 孔1 3表面上形成至厚度約為30-6 Onm後,厚鎢膜14係藉 CVD法沉積至厚度約為800- 1500n m。因此,達成貫穿孔13 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 527713 A7 ___B7 五、發明説明(9 ) 填充氮化鈦膜與鎢膜1 4的狀態。然後,由CMp法拋光的表 面係用鎢膜14的表面開始實施以除去填入貫穿孔内膜部分 以外的鎢與氮化鈦膜,因而由氮化鈦膜與鎢膜丨4製成的栓 塞1 4 (為了方便起見,使用如鎢膜相同參考號數)形成於各 貫穿孔1 3内,如圖2 C所示。 其後’為了形成圖2 D所示的互連或接線層1 5,例如, 形成氮化物膜至厚度約為3 〇 _ 6 〇 n m,然後形成鋁膜至厚度 約為400-600nm,然後形成氮化鈦膜至厚度約為3〇6〇nm。 其後,此等膜係使用光刻技術與選擇性蝕刻選擇性除去, 藉以形成已經圖案化的互連層1 5。 藉上述製造過程,形成具有不同電容器介電膜6、8的二 個MIM電谷器Cl、C2及其互連層15。即,如圖3所示,第 一 MIM電容器C1係由下電極5、第一電容器介電膜6及上電 極7所組成,而第二MIM電容器則由下電極7、第二電容器 介電膜8及上電極9所組成。顯然,第一 mim電容器c 1的 上電極7與第二MIM電容器C2的下電極7係由共同金屬電 極7提供。 在圖3左、右側顯示二對第一與第二MIM電容器所示的 、⑺構中’互連層15-1與15-3透過栓塞14連接至第一 mim 電容器C 1的上電極7以及第二ΜΙΜ電容器C2的下電極7。 此外,互連層15-2與15-4透過栓塞14連接至第一他% C1 的下電極5以及第二MIM電容器C2的上電極9。 藉此配置,形成互相以逆平行連接使用電極7作為共同 電極的第一MIM電容器C1與第二MIM電容器C2。根據此 -12 · 本紙張尺度適用巾g國家標準(CNS) 格(21GX297公釐) "' 527713 A7 B7 五、發明説明(10 ) 具體例,形成在半導體基材上的成對MIM電容器C 1、C 2 的電極5、7、9係以逆平行連接,即,MIM電容器C 1、C 2 係與連接的下電極9、5及連接的上電極7、7平行電連接。 因此,儘可能取消二個電容器電容的電壓依附性,而使電 容器裝置電容的電壓依附性小。 明確而言,關於電容的電壓依附性,已知電容與施加電 壓的平方成比例改變,如以下等式所示: C = C0 · (1 + a · V + b · ν2)···(11) 其中C表示電容值,C 0表示在0〔 V〕的電容值,V表示 所施加的電壓,a及b分別為表示電容值的電壓依附性等式 第一與第二順序項的係數。 若一對MIM電容器,C1與C2,互相以逆平行連接時,當 V電壓施加至C 1時,-V電壓則施加至C 2。因此,電容的 電壓依附性分別由等式(1 2 )與(1 3 )表示: C1=C0 · (1+a · V + b · ν2)···(12) C2 = C0 · (1—a · V + b · ν2)···(13) 此外,互相以平行連接的電容器C 1與C 2的合成化電容 C 3係由式(1 4 )表示: C3 = C1+C2 = 2C0 · (Ι+b · ν2)···(14) 此處,電容的電壓依附性的係數Γ現在由下面等式(1 5 ) 界定: Γ =(C-C0)/V · 106〔ppm〕...(15) 在圖6所示使用氮化矽膜作電容器介電膜8的MIM電容器 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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-13 - 527713 A7 B7 五、發明説明(11 ) C2 情況下,a = -20〔 ppm/V〕而 b = 4〔 ppm/V2〕。因此, 若使用單一 MIM電容器時,在施加電壓為1〔 V〕時,厂=-16〔 ppm〕,但是若二個MIM電容器以逆平行互相連接時, Γ變成4〔 ppm〕。因此,頃發現電容器裝置電容值的電 壓依附性係藉連接互相逆平行的二個MIM電容器而減少。 此外,氧化矽膜用作第一 MIM電容器C1内第一電容器介 電膜6,而氮化矽膜用作第一 MIM電容器C2内第二電容器 介電膜8。因此,第一與第二MIM電容器具有不同電容的 電壓依附性。藉以逆平行連接第一與第二MIM電容器,使 電容器電容的電壓依附性互相反作用,電容器裝置電容的 電壓依附性的係數可作成實質上為0〔 ;ppm〕。 明確而言,當第一電容器介電膜6為具有膜厚度為35nm 的氧化矽膜而第二電容器介電膜8為具有膜厚度為65nm的 氮化矽膜時,電容器電容的電壓依附性分別變成如圖7與6 所示。 此意指在下面式(16)與(17)中: C1=C01 · (1+bl · ν2)···(16) C2 = C02 · (1 +b2 · ν2)···(17) C01 = 1〔 fF/# m2〕,bl =-30〔 ppm/V2〕,C02 = 1〔 fF///m2〕及b2 =4〔ppm/V2〕。若第一與第二MIM電容器具有在比率為2: 1 5下電極對置面積俾可滿足以下等式(1 8 )所示的關係且互 相平行連接時,平行連接電容器的電容C 3係由以下等式 (1 9 )表示。換言之,平行連接電容C 3的電壓依附性可作 成零。 -14 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
線 527713 A7 B7 五、發明説明(l2 ) C01 · b 1 + C02 · b2 = 0---(18) C3 = C1+C2 = C01+C02."(19) 以此方式,電容電壓依附性的係數Γ可藉二個具有電容 電壓依附性且具有不同介電組合物使電容的電壓依附性互 相反作用的ΜΙΜ電容器C 2與C 1的逆平行連接作成實質上為 0〔 ppm〕,但是當MIM電容器在僅使用第二MIM電容器C 2 的情況下單獨使用時,電容電壓依附性的係數Γ為-1 6 i ppm ] ° 本發明被如此說明,但是顯然其可以許多方式改變。該 改變不應視為脫離本發明的精神與範圍,且所有該改變對 熟習此技藝者為顯而易知並希望包括在下列申請專利範圍 内。 參考號數 1 :半導體基材 2 :第一夾層絕緣膜 3、1 0、1 1 :防蝕圖案 4 :溝槽 5、7 :下電極 6 :第一電容器介電膜 7、9 :上電極 8:第二電容器介電膜 1 2 :第二夾層絕緣膜 1 3 :貫穿孔 14 :栓塞 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂
527713
線 A7 B7 五、發明説明(I3 ) 15 : 互連層 C1 : 第一 MIM電容器 C2 : 第二MIM電容器 101 : 矽基材 117 : 夾層絕緣層 118 : 下電極 119 : 電容器的絕緣層 120 : 導電保護層 121 : 上電極 222、 223 = MOS電容器 224 : 閘極電極 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

  1. 527713 A8 B8 C8 D8 七、申請專利範圍 1. 一種半導體電容器裝置,包含: 一形成在半導體基材(1)上並具有下電極(5)、第一電 容器介電膜(6)及上電極(7)的第一 MIM電容器(C 1 );及 一形成在半導體基材(1)上並具有下電極(7)、第二電 容器介電膜(8)及上電極(9)的第二MIM電容器(C 2 ), 第一與第二MIM電容器的下電極(5、7)與上電極(7、
    9 )係以逆平行之方式電連接;及 第二電容器介電膜(8)具有不同於第一電容器介電膜 (6 )之組合物。 2·如申請專利範圍第1項的半導體電容器裝置,第一與第 二MIM電容器(C 1、C 2 )電容的電壓依附性係由各個電 壓的二次項表示,而二次項的第二順序項的係數具有相 反信號。 3. 如申請專利範圍第2項的半導體電容器裝置,其中二次 項的第二順序項的係數具有相同數值。
    4. 如申請專利範圍第1,2或3項的半導體電容器裝置,其 中第一與第二MIM電容器(Cl、C2)分享作為第一 MIM電 容器的上電極與第二MIM電容器的下電極的金屬層(7 )。 5. 如申請專利範圍第1,2或3項的半導體電容器裝置,其 中第一與第二電容器介電膜之一膜(6)係由氧化矽膜形 成而第一與第二電容器介電膜之另一膜(8)則由氮化矽 膜形成。 6. 如申請專利範圍第1項的半導體電容器裝置,第二MIM 電容器與第一 MIM電容器為互相覆蓋。 -17- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 527713 A8 B8 C8 D8 六 申請專利範圍 7.如申請專利範圍第.4項的半導體電容器裝置,第一 MIM 電容器(C1)的下電極(5)與第一電容器介電膜(6)、金屬 層(7 )及第二MIM電容器(C2)的第二電容器介電膜(8)與 上電極(9)係以此順序堆疊,而第一 MIM電容器的下電極 (5 )係與第二MIM電容器的上電極(9 )電連接。
    裝 訂 -18-本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885081B2 (en) 2000-11-13 2005-04-26 Sharp Kabushiki Kaisha Semiconductor capacitor device having reduced voltage dependence
JP2003234410A (ja) 2002-02-08 2003-08-22 Fujitsu Ltd キャパシタ及びその製造方法並びに半導体装置
US6812088B1 (en) * 2002-06-11 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making a new metal-insulator-metal (MIM) capacitor structure in copper-CMOS circuits using a pad protect layer
KR100480603B1 (ko) * 2002-07-19 2005-04-06 삼성전자주식회사 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자
KR100866114B1 (ko) * 2002-09-16 2008-10-31 매그나칩 반도체 유한회사 역 구조 엠아이엠 캐패시터 형성방법
JP2004152796A (ja) * 2002-10-28 2004-05-27 Toshiba Corp 半導体装置及びその製造方法
KR100480895B1 (ko) * 2002-11-20 2005-04-07 매그나칩 반도체 유한회사 다층 병렬 역 구조를 갖는 엠아이엠 캐패시터 형성방법
KR100539198B1 (ko) 2003-03-10 2005-12-27 삼성전자주식회사 금속-절연체-금속 캐패시터 및 그 제조 방법
US6680521B1 (en) * 2003-04-09 2004-01-20 Newport Fab, Llc High density composite MIM capacitor with reduced voltage dependence in semiconductor dies
DE10324066A1 (de) * 2003-05-27 2004-12-30 Texas Instruments Deutschland Gmbh Stapelkondensator und Verfahren zur Herstellung eines solchen
DE10324055B4 (de) * 2003-05-27 2005-10-13 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung eines integrierten Stapelkondensators
US6777777B1 (en) * 2003-05-28 2004-08-17 Newport Fab, Llc High density composite MIM capacitor with flexible routing in semiconductor dies
US7317221B2 (en) * 2003-12-04 2008-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. High density MIM capacitor structure and fabrication process
KR100591148B1 (ko) * 2003-12-31 2006-06-19 동부일렉트로닉스 주식회사 반도체 장치의 캐패시터 및 그의 제조 방법
KR100549002B1 (ko) * 2004-02-04 2006-02-02 삼성전자주식회사 복층 엠아이엠 커패시터를 갖는 반도체소자 및 그것을제조하는 방법
KR100564626B1 (ko) * 2004-05-28 2006-03-28 삼성전자주식회사 대용량 mim 캐패시터 및 그 제조방법
KR100670140B1 (ko) 2004-08-26 2007-01-16 삼성에스디아이 주식회사 커패시터
US20060134862A1 (en) * 2004-12-17 2006-06-22 Patrice Parris CMOS NVM bitcell and integrated circuit
KR100809321B1 (ko) 2005-02-01 2008-03-05 삼성전자주식회사 다중 mim 캐패시터 및 이의 제조 방법
KR100755365B1 (ko) * 2005-02-15 2007-09-04 삼성전자주식회사 엠. 아이. 엠 커패시터들 및 그 형성방법들
US7763923B2 (en) * 2005-12-29 2010-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitor structure having low voltage dependence
KR100869749B1 (ko) * 2007-08-29 2008-11-21 주식회사 동부하이텍 엠아이엠(mim) 캐패시터와 그의 제조방법
KR100959445B1 (ko) * 2007-12-17 2010-05-25 주식회사 동부하이텍 반도체 소자의 캐패시터 및 그 제조방법
KR20100076256A (ko) * 2008-12-26 2010-07-06 주식회사 동부하이텍 Pip 커패시터의 제조 방법
US8482078B2 (en) 2011-05-10 2013-07-09 International Business Machines Corporation Integrated circuit diode
JP2013179106A (ja) 2012-02-28 2013-09-09 Hitachi Ltd Mimキャパシタを有する半導体装置
US9041148B2 (en) * 2013-06-13 2015-05-26 Qualcomm Incorporated Metal-insulator-metal capacitor structures
US10515949B2 (en) * 2013-10-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and manufacturing method thereof
JP6457891B2 (ja) * 2015-06-09 2019-01-23 旭化成エレクトロニクス株式会社 半導体装置
JP6800057B2 (ja) * 2017-03-15 2020-12-16 キオクシア株式会社 記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6149458A (ja) * 1984-08-17 1986-03-11 Mitsubishi Electric Corp 半導体集積回路装置
JPS63150955A (ja) * 1986-12-15 1988-06-23 Hitachi Medical Corp X線ct装置用計測回路
US5208597A (en) * 1988-10-13 1993-05-04 Crystal Semiconductor Compensated capacitors for switched capacitor input of an analog-to-digital converter
JPH03252160A (ja) * 1990-02-28 1991-11-11 Nec Corp コンデンサ、コンデンサネットワーク及び抵抗―コンデンサネットワーク
JP3021614B2 (ja) * 1990-11-06 2000-03-15 オリンパス光学工業株式会社 メモリ素子
JPH0575021A (ja) * 1991-09-13 1993-03-26 Rohm Co Ltd 半導体装置
US5517385A (en) * 1992-11-19 1996-05-14 International Business Machines Corporation Decoupling capacitor structure
JP3299837B2 (ja) * 1993-07-22 2002-07-08 シャープ株式会社 半導体記憶装置
US6303957B1 (en) * 1997-03-24 2001-10-16 Seiko Epson Corporation Semiconductor capacitance device and semiconductor devices using the same
US6069050A (en) * 1997-10-20 2000-05-30 Taiwan Semiconductor Manufacturing Company Cross-coupled capacitors for improved voltage coefficient

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JP2002151649A (ja) 2002-05-24
KR100425912B1 (ko) 2004-04-03
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