519661 7193pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（I ) 本發明是有關於一種半導體元件，且特別是有關於一 種半導體記憶元件及確定其之程式化缺陷位址的方法。 在一般的半導體記憶元件中，當缺陷記憶胞被確認時， 此缺陷的記憶胞會被其他備份的記憶胞取代，以增加製程 良率。 在半導體記憶元件中的記憶胞陣列通常包括負數個記 憶胞陣列區塊，而每一個記憶胞陣列區塊包括有正常的記 憶胞陣列區塊以及備份的記憶胞陣列區塊，所以當在一個 正常的記憶胞陣列區塊中發現缺陷的記憶胞時，正常的記 憶胞陣列區塊中的缺陷記憶胞就會被備份記憶胞陣列區塊 中的備份記憶胞給取代，因此因爲缺陷記憶胞會被備份的 記憶胞取代，製程的良率可因此被提昇。 更進一步的說明，當在晶圓級的記憶胞陣列區塊中發 現缺陷的記憶胞時，這些缺陷的記憶胞的缺陷位址會以一 種方法被程式化，此方法就是利用雷射燒斷的方式將備份 引信程式化電路的引信（fuse)切斷或不切斷，因此在半導 體記憶元件進行正常的操作，缺陷位址被輸入時，備份的 引信程式化電路會運作，使其不會存取到缺陷記憶胞而是 存取到備份記憶胞陣列區塊的備份記憶胞，因此資料會被 輸入到或由備份記憶胞處輸出。 但是，即使在晶圓階段經過測試確認是沒有缺陷的記 憶胞陣列，當在封裝階段再次測試此記憶胞陣列時，可能 會發現缺陷記憶胞陣列，在這些封裝階段出現缺陷的記憶 胞陣列中，超過80%是來自於Ι-bit記憶胞或是2-bit記憶 (請先閱讀背面之注意事項再填寫本頁) 裝 — — — — — — — — — 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519661 A7 B7 7193pif.doc/008 五、發明說明（V) 胞的失效，因此假如在Ι-bit或2-bit中缺陷的記憶胞可以 被修復，就可以明顯的提高半導體記憶元件的良率。 根據前述理由，一般的半導體記憶元件包括一個備份 引信程式化電路，用以在封裝階段修復缺陷的記憶胞，這 樣的備份引信程式化電路在程式化缺陷位址時，並不是利 用雷射直接燒斷引信，而是利用電力燒斷導電的引信。 但是，因爲備份的引信程式化電路會在封裝階段進行 程式化操作，由外部並無法確定缺陷位址有沒有確實的被 程式化，另外也無法由外部確認備份的引信程式化電路有 沒有使用。 爲了解決上述的問題，本發明的較佳實施例提供了一 種半導體元件，可以由備份引信程式化電路的外部程式化 缺陷位址來加以確認，並可以確認在封裝階段備份引信程 式化電路有沒有用到。 本發明的另一個目的在於提供一種確定半導體記憶元 件之程式化缺陷位址，以達到上述目的的方法。 爲了達到上述與其他目的，本發明之較佳實施例提供 一種半導體記憶元件，包括：含有複數個記憶胞的記憶胞 陣列；一個缺陷位址程式化裝置，用以回應一個外部區域 施加的一個第一控制訊號與位址訊號，在封裝階段於複數 個記憶胞上程式化一個缺陷記憶胞的備份控制訊號與缺陷 位址；一個備份許可訊號產生裝置，用以在一個測試操作 期間回應一個第二控制訊號，產生一個比較相符訊號到一 個外部區域；以及一個模式控制訊號設定裝置，用以回應 5 尺度適用中國國家標準（CNS)A4規格（210 X 297公爱Υ ------------裝—— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 519661 7193pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（，） 來自於外部區域的一個命令訊號與一個模式設定訊號’設 定第一與第二控制訊號的狀態。 本發明之較佳實施例進一步提供一種半導體記憶元 件，包括：含有複數個記憶胞的記憶胞陣列；一個缺陷位 址程式化裝置，用以回應一個外部區域施加的一個第一控 制訊號與位址訊號，在封裝階段於複數個記憶胞上程式化 一個缺陷記憶胞的備份控制訊號與缺陷位址；一個外部裝 置，用以在一個測試操作期間回應一個第二控制訊號，將 缺陷位址程式化裝置輸出的缺陷位址輸出到外部區域上； 以及一個模式控制訊號設定裝置’用以回應來自於外部區 域的一個命令訊號與一個模式設定訊號’設定第一與第一 控制訊號的狀態。 本發明之較佳實施例進一步提供了一種在半導體記憶 元件中確認程式化缺陷位址的方法，此半導體記憶元件包 括具有複數個記憶胞的記憶胞陣列，以及用以回應一個外 部區域施加的一個第一·控制訊號與位址訊號，在封裝階段 於複數個記憶胞上程式化一個缺陷記憶胞的備份控制訊號 與缺陷位址的一個缺陷位址程式化裝置。此方法包括：對 應於施加在外部區域的一個命令訊號與一個模式設定訊號 產生一個第一控制訊號；對應第一控制訊號與自外部區域 供應之缺陷位址來程式化缺陷位址程式化裝置，以產生一 個備份控制訊號與一個缺陷位址；對應於命令訊號與模式 設定訊號產生第二控制訊號；以及當外部區域提供的位址 與缺陷位址相符時，對應於第二控制訊號輸出一比較相符 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁) · ·ϋ ·ϋ 1 ·ϋ ϋ 1 1 一-0、9 ·ϋ 1 1 1 emmm i·— ·% 519661 A7 B7 7193pif.doc/008 五、發明說明（t) 第5圖爲依照本發明一較佳實施例的一種半導體記憶 元件的結構方塊圖； ---.--------钃裝--- (請先閱讀背面之注意事項再填寫本頁) 第6圖爲第5圖之半導體記憶元件中產生控制訊號的 電路之電路方塊圖； 第7圖爲第5圖之半導體記憶元件中資料輸出緩衝器 的結構方塊圖； 第8圖爲依照本發明另一較佳實施例之一種半導體記 憶元件之結構方塊圖；以及 第9圖爲第8圖之半導體記憶元件的列與行的備份引 信程式化電路之結構方塊圖。 圖示標記說明： 10 記憶體胞陣列 12行備份記憶胞陣列 14 列備份記憶胞陣列I6 列解碼器 18 行解碼器 20 列解碼器 22 備份的行解碼器 24 備份引信程式化電路 # 26 行備份引信程式化電路 28 位址緩衝器 30 多工器 32 列備份引信程式化電路 經濟部智慧財產局員工消費合作社印製 34 行備份引信程式化電路 36, 36’ 模式設定紀錄器 4〇-1至40-k，42_1至42-k 引信電路 44-1至44-k，45-1至46-k 比較電路 48, 50 AND電路 52, 54 主引信電路 F1，F2 引信 N1〜N6 NMOS電晶體 8 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） 519661 7193pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（6 ) LA1〜LA5 閉鎖 II〜120 反轉器 60-1，60-2, 72-1，72-2備份許可訊號輸出電路 62-1，62-2 備份控制訊號輸出電路 64-1，64-2, 74, 76 資料輸出緩衝器 C1〜C3 CMOS傳送閘極 70-1，70-2 位址輸出電路 實施例 接下來配合圖示進一步對本發明作詳細的敘述。 請參照第1圖，繪示爲習知的一種半導體記憶元件的 結構方塊圖，包括一個一般的記憶體胞陣列10、一個行備 份記憶胞陣列12、一個列備份記憶胞陣列14、一個列解 碼器16、一個行解碼器18、一個備份的列解碼器20、一 個備份的行解碼器22、一個列備份引信程式化電路24、 一個行備份引信程式化電路26、一個位址緩衝器28、一 個多工器30、一個列備份引信程式化電路32、一個行備 份引信程式化電路34、以及一個模式設定紀錄器36。 列與行備份引信程式化電路24與26是在晶圓階段用 來修復缺陷的記憶胞，而列與行備份引信程式化電路34 與34則是在封裝階段用來修復缺陷的記憶胞之用。 一般的記憶胞陣列10包括複數個記憶胞連接在m 條字元線WL1至WLm與η對位元線BL1/BL1B至 BLn/BLnB之間，經過η對位元線BL1/BL1B至BLn/BLnB 接收或輸出資料。行備份記憶胞陣列12包括備份記憶胞(未 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 « 519661 7193pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（7]) 顯示）連接在Π1條字元線WL1至WLm與備份位元線對（未 顯示）之間，經過備份位元線對接收或輸出資料，當在一 般的記憶胞陣列10中的記憶胞中發現缺陷時，行備份記 憶胞陣列12會代替接到備份位元線對的記憶胞中缺陷的 記憶胞。 列備份記憶胞陣列14包括連接在備份字元線（未顯示) 與η對位元線對BL1/BL1B至BLn/BLnB之間的備份記憶 胞，並經過η對位元線對BL1/BL1B至BLn/BLnB接收並 輸出資料，當在一般的記憶胞陣列10中的記憶胞中發現 缺陷時，列備份記憶胞陣列14會代替接到備份字元線 RWLa的記憶胞中缺陷的記憶胞。列解碼器16會解開列的 位址RAj，以產生訊號來選擇η條字元線WL1至WLm， 並對應於列備份許可訊號PREx與PRRE而受到抑制。行 解碼器18會解開行的位址CAi，以產生η個行選擇訊號 Υ1至Υη，並對應於行備份許可訊號PCEy與PRCE而受 到抑制。備份列解碼器20會解開列備份可訊號PREx與 PRRE而產生一個訊號，藉以選擇a個備份字元線RWLa ; 備份行解碼器22會解開行備份可訊號PCEy與PRCE而產 生一個b的備份行選擇訊號RYb。當缺陷位址在晶圓階段 被程式化，且在一個正常操作期間提供的列位址RAj爲程 式化的缺陷位址時，列備份引信程式化電路24會產生列 備份許可訊號PREx;而當缺陷位址在晶圓階段被程式化， 且在一個正常操作期間提供的列位址CAj爲程式化的缺陷 位址時，列備份引信程式化電路26會產生列備份許可訊 10 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 一裝 ·
519661 7193pif.doc/008 一 —_ B7_ 五、發明說明（¾ ) ------------裝 i I (請先閱讀背面之注音？事項再填寫本頁) 號PCEy。位址緩衝器28會緩衝位址Ak而後輸出；當反 轉的列位址頻閃訊號RASB變成主動的時候，多工器30 會產生自位址緩衝器28輸出的位址就像列位址RA^j，而 當反轉的行位址頻閃訊號CASB變成主動的時候，輸出的 位址就像列位址CAj。對應於封裝階段的控制訊號MRS0， 列備份引信程式化電路32會被許可，接收缺陷列位址Ak， 以程式化缺陷列位址，且在一個正常操作列位址Ak爲缺 陷的列位址時，產生列備份許可訊號PRRE ;而對應於封 裝階段的控制訊號MRS1，行備份引信程式化電路34會被 許可，接收缺陷行位址Ak，以程式化缺陷行位址，且在 一個正常操作行位址Ak爲缺陷的行位址時，產生行備份 許可訊號PRCE。當被提供的反轉的晶片選擇訊號CSB、 反轉的列位址頻閃訊號RASB、反轉的行位址頻閃訊號 CASB、以及反轉的寫入許可訊號WEB均爲”低”的邏輯狀 態時，對應於經過接腳（未顯示)提供位址Ak輸入的一個 訊號，模式設定紀錄器36會設定並輸出模式控制訊號 PTMRS與PMRS，以及控制訊號MRS0與MRS1。 經濟部智慧財產局員工消費合作社印製 第2圖爲第1圖之半導體記憶元件的列與行的備份引 信程式化電路32與34之結構方塊圖。列備份引信程式化 電路32包括引信電路40-1至40-k、比較電路44-1至44-k、一個AND電路48、以及一個主引信電路52 ;行備份 引信程式化電路34包括引信電路42-1至42-k、比較電路 45-1至46-k、一個AND電路50、以及一個主引信電路54。 在封裝階段對應於控制訊號MRS0，引信電路40-1至 11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519661 A7 B7 五 _ 經濟部智慧財產局員工消費合作社印製 7193pif.doc/008 發明說明（q ) 40-k會被位址標示爲AO-Ak缺陷的列位址給程式化，而 輸出缺陷列位址PRO-PRk;而在封裝階段對應於控制訊號 MRS1，引信電路42-1至42-k會被位址標示爲AO-Ak缺 陷的行位址給程式化，而輸出缺陷行位址PCO-PCk。 當位址AO-Ak與引信電路40-1至40-k的輸出訊號 PRO-PRk相符時，比較電路44-1至44-k會將位址AO-Ak 與引信電路40-1至40-k的輸出訊號PRO-PRk做比較，並 分別產生一個比較相符訊號；而當位址AO-Ak與引信電路 42-1至42-k的輸出訊號PRO-PRk相符時，比較電路46-1 至46-k會將位址AO-Ak與引信電路42-1至42-k的輸出 訊號PRO-PRk做比較，並分別產生一個比較相符訊號。 主引信電路52會對應於控制訊號MRS0產生列備份控 制訊號RRE，而主引信電路54則會對應於控制訊號MRS 1 產生行備份控制訊號RCE。 AND電路48透過結合來自於比較電路44-1至44-k與 控制訊號MRS0的比較相似訊號，會產生列備份許可訊號 PRRE ;而AND電路50透過結合來自於比較電路46_1至 46-k與控制訊號MRS1的比較相似訊號，會產生列備份許 可訊號PRCE。 第3圖爲第2圖之引信電路之結構方塊圖；引信電路 包括一個引信FI、NMOS電晶體N1與N2、具有反轉器II 與12的閉鎖LA1，以及反轉器13與14。 第3圖的引信電路之操作如下，在程式化缺陷位址的 情況下，當具有”高，，邏輯狀態的控制訊號MRS0(MRS1)被 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
1_§ ϋ a— n ί ϋ H 一： ·1» ϋ ϋ ϋ· «1_ _l»i I 519661 A7 B7 7193pif.doc/008 五、發明說明（c〇 ) 提供時，NMOS電晶體N2會被開啓；而當具有”低”邏輯 狀態的訊號被供應到位址AO(Al-Ak)時，NMOS電晶體N1 會被開啓。結果終端A會變成”低”的邏輯狀態，而電流會 沿著引信F1流動，此時當有一個電流高於平均電流沿著 引信F1流動時，引信F1會斷線，閉鎖LA1會反轉，且 將具有”低，，邏輯狀態的訊號鎖住，以產生一個具有”高”邏 輯狀態的訊號，而含有反轉器13, 14的電路會緩衝具有”高” 邏輯狀態的訊號，以產生具有”高”邏輯狀態的缺陷列位址 訊號 PRO(PRl-PRk，PCO-PCk)。 另一方面，當具有”低”邏輯狀態的訊號被供應到位址 AO(Al-Ak)時，引信F1不會斷線，因此終端A會變成”高” 邏輯狀態，閉鎖LA1會反轉並將具有”高”邏輯狀態的訊號 鎖住，以產生一個具有”低”邏輯狀態的訊號；而具有反轉 器13, 14的電路會緩衝具有”低”邏輯狀態的訊號，而產生 具有”低”邏輯狀態的缺陷列位址訊號PR〇(PRl-PRk，PC0-PCk) 〇 就是說，當控制訊號mrso(mrsi)具有”高”的邏輯狀 態，而位址AO(Al-Ak)具有”高”的邏輯狀態被提供時，引 信電路會產生具有”高”邏輯狀態的缺陷列位址訊號 PRO(Prl-PRk，PCO-PCk)。當控制訊號 MRSO(MRSl)具有” 高”的邏輯狀態，而位址AO(Al-Ak)具有”低”的邏輯狀態被 提供時，引信電路會產生具有”低”邏輯狀態的缺陷列位址 訊號 PRO(Prl-PRk，PCO-PCk)。 第4圖爲第2圖之列與行的備份引信程式化電路的主 13 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項再填寫本頁) 訂·· 經濟部智慧財產局員工消費合作社印製 519661 A7 B7 7193pif.doc/008 五、發明說明（（\ ) (請先閱讀背面之注意事項再填寫本頁) 引信電路的結構方塊圖。如第4圖所示，主引信電路包括 一個引信F2、NMOS電晶體N3、具有反轉器15，16的閉 鎖LA2、以及反轉器17, 18。 第4圖之引信電路的操作如下所述。在程式化缺陷位 址的情況下，當具有”高”邏輯狀態的控制訊號MRS0(MRS1) 被提供時，NMOS電晶體N3會被開啓，結果終端B會變 成”低”的邏輯狀態，而電流會沿著引信F2流動，此時當 有一個電流高於平均電流沿著引信F2流動時，引信F2會 斷線，閉鎖LA2會反轉，且將具有”低”邏輯狀態的訊號鎖 住，以產生一個具有”高”邏輯狀態的訊號，而含有反轉器 17, 18的電路會緩衝具有”高”邏輯狀態的訊號，以產生具 有”高”邏輯狀態的備份控制訊號RRE(RCE)。 另一方面，當具有”低”邏輯狀態的訊號被供應時， NMOS電晶體N3會被關閉，而主引信電路會產生具有”低” 邏輯狀態的備份控制訊號RRE(RCE)。 就是說，當控制訊號MRSO(MRSl)具有”高”的邏輯狀 態時，主引信電路會產生具有”高”邏輯狀態的備份控制訊 號RRE(RCE);而當控制訊號MRSO(MRSl)具有”低”的邏 經濟部智慧財產局員工消費合作社印製 輯狀態時，主引信電路會產生具有”低”邏輯狀態的備份控 制訊號RRE(RCE)。 在封裝階段的備份操作係參考第1圖至第3圖作詳盡 的說明。 舉例來說，假設在封裝階段透過測試，發現缺陷的記 憶胞是位於連接到字元線WL1的正常記憶胞陣列10上的 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519661 A7 B7 7193pif.doc/008 五、發明說明（v>) (請先閱讀背面之注音？事項再填寫本頁) 記憶胞中’且與對應的字元線WL1相連的缺陷記憶胞被 連接到列備份記憶胞陣列14上的備份字元線RWLa之備 份記憶胞給取代，在此例子中，缺陷的列位址會被程式化 成，，〇〇···〇，，。 具有”低”邏輯狀態的命令訊號CSB、CASB、RASB以 及WEB會被供應到模式設定紀錄器36上，而且模式設定 訊號會被提供到提供位址Ak的接腳（未顯示）上，所以測 試模式訊號可以被設定在”高”的邏輯狀態，而控制訊號 MRSO可以被設定在”高”的邏輯狀態且控制訊號MRS1可 以被設定在”低”的邏輯狀態上，結果列備份引信程式化電 路32會被變成可被程式化的狀態，而行備份引信程式化 電路34會變成不可程式化的狀態。在此情況下，當缺陷 列位址…像具有”低”邏輯狀態的反轉列位址頻閃訊號 RASB —樣且位址Ak被輸入，缺陷的列位址”00…0”會被 程式化。 經濟部智慧財產局員工消費合作社印製 在另一個例子中，假設在封裝階段透過測試，發現缺 陷的記憶胞是位於連接到位元線對BL2與BL2B的正常記 憶胞陣列1〇上的記憶胞中，且與對應的位元線對BL2與 BL2B相連的缺陷記憶胞被連接到行備份記憶胞陣列12上 的備份位元線對RBL2與RBL2B之備份記憶胞給取代， 在此例子中，缺陷的行位址會被程式化成”〇〇...1”。具有” 低”邏輯狀態的命令訊號CSB、CASB、RASB以及WEB 會被供應到模式設定紀錄器36上，而且模式設定訊號會 被提供到提供位址Ak的接腳（未顯示）上，所以測試模式 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 經濟部智慧財產局員工消費合作社印製 5!9661 7193卩比(1〇(：/008 五、發明說明（（Λ) 訊號可以被設定在”高”的邏輯狀態，而控制訊號MRSO可 以被設定在”低”的邏輯狀態且控制訊號MRS1可以被設定 在”高”的邏輯狀態上，結果列備份引信程式化電路32會 被變成可被程式化的狀態，而行備份引信程式化電路34 會變成不可程式化的狀態。在此情況下，當缺陷列位 址”00... 1”像具有”低”邏輯狀態的反轉行位址頻閃訊號 CASB —樣且位址Ak被輸入，缺陷的行位址”00…1”即被 程式化。 如上所述，缺陷的列與行位址會在封裝階段，透過列 與行的備份引信程式化電路32與34來程式化。 習知的半導體記憶元件的正常操作說明如下。命令訊 號CSB、CASB、RASB、與WEB會被供應到模式設定紀 錄器36上，而且模式設定訊號會被提供到提供位址Ak的 接腳上，所以正常模式訊號PMRS會被設定在”高”的邏輯 狀態，而控制訊號MRS0與MRS1可以被設定在”低”的邏 輯狀態上。 之後，當位址”〇〇···〇”對應於具有”低”邏輯狀態的反轉 列位址頻閃訊號RASB被輸入到提供列位址Ak的接腳上 時，列的備份引信程式化電路32會產生列備份許可訊號 PRRE，結果列解碼器16會無法操作，而備份列解碼器20 會將備份許可訊號PREx與PRRE解碼，以產生一個訊號， 藉以選擇備份的字元線RWLa，如此可以選出連接到列備 份記憶胞陣列14上被選定的字元線上的備份記憶胞。 當位址對應於具有”低”邏輯狀態的反轉行位址 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
519661 7193pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（k) 頻閃訊號CASB被輸入到提供列位址Ak的接腳上時，行 的備份引信程式化電路34會產生行備份許可訊號PRCE， 此時輸入的行位址”00…0”會透過位址緩衝器28與多工器 30被輸入到行解碼器18上，此行解碼器18對訊號Cai解 碼，其中行位址”〇〇…0”會被緩衝以選擇行選擇訊號Y1。 結果，連接在列備份記憶胞陣列14上被選定之備份字元 線與位元線對BLa與BL1B之間的記憶胞會被存取。 如上所述，習知的半導體記憶元件會利用列與行備份 引信程式化電路32與34在封裝階段程式化缺陷位址，然 後再次進行操作。 但是，雖然缺陷位址被程式化，半導體記憶元件可能 在測試操作期間還是被視爲是一個缺陷的元件，在此狀況 中，測試器無法由外部來判斷缺陷位址有沒有被程式化 了；另外也無法在封裝階段由外部判斷備份引信程式化電 路32與34有沒有用到。 第5圖爲依照本發明一較佳實施例的一種半導體記憶 元件的結構方塊圖；在第1圖所示的習知半導體記憶元件 結構以外，本發明的半導體記憶元件進一步包括列與行備 份許可訊號輸出電路60-1與60-2、列與行備份控制訊號 輸出電路62-1與62-2、以及資料輸出緩衝器64-1與64-2。 另外，用模式設定紀錄器36’來取代第1圖中的模式設定 紀錄器36。第5圖中的資料輸出緩衝器64不是一個新加 入的方塊，而是在一般半導體記憶元件的資料I/O終端的 方塊中。 17 (請先閱讀背面之注意事項再填寫本頁) 疇 裝
本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 經濟部智慧財產局員工消費合作社印製 519661 7193pif.doc/008 五、發明說明（ιΌ 在第1圖中與第5圖中相同的元件以相同的標號表示， 相同的元件也表示有相同的操作方式，因此就不加以贅 述。 當具有”低”邏輯狀態的命令訊號CSB、CASB、RASB、 與WEB被提供以程式化缺陷位址時，對應於輸入到提供 位址Ak之接腳上的模式設定訊號，模式設定紀錄器36’會 產生具有”高”邏輯狀態的測試模式訊號PTMRS以及控制 訊號MRSO與MRS1。也就是說，爲了確認缺陷位址有無 被正確的程式化，當具有”低”邏輯狀態的命令訊號CSB、 CASB、RASB、與WEB被提供以程式化缺陷位址時，模 式設定紀錄器36’會對應於輸入到提供位址Ak之接腳上的 模式設定訊號，產生具有”高”邏輯狀態的測試模式訊號 PTMRS以及控制訊號MRSO與MRS1。 列備份許可訊號輸出電路60-1會對應於具有”高”邏輯 狀態的控制訊號MRS2，產生一個訊號PEFD1作爲列備份 許可訊號PRRE ;而行備份許可訊號輸出電路60-2會對應 於具有”高”邏輯狀態的控制訊號MRS3，產生一個訊號 PEFD2作爲列備份許可訊號PRCE。 列備份控制訊號輸出電路62-1會對應於具有”高”邏輯 狀態的控制訊號MRS2,產生一個訊號PEF1作爲列備份 控制訊號PRE;而行備份控制訊號輸出電路62-2會對應 於具有”高”邏輯狀態的控制訊號MRS3，產生一個訊號 PEF2作爲列備份許可訊號RCE。 資料輸出緩衝器64-1會對應於時序訊號CLKDQ，在 18 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
519661 7193pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（p ) 正常操作期間緩衝並輸出一個資料輸出訊號DOO，並在封 裝階段緩衝並輸出訊號PEFD1與PEFD2 ;而資料輸出緩 衝器64-2會對應於時序訊號CLKDQ，在正常操作期間緩 衝並輸出一個資料輸出訊號D01，並在封裝階段緩衝並輸 出訊號PEF1與PEF2。 也就是說，在第5圖所示的半導體記憶元件會自備份 引信電路32與34，將備份輸出許可訊號輸出到外部，而 因此可以由外部確認缺陷位址是否有被準確的程式化。另 外，因爲備份控制訊號會被輸出到外部，可以由外部確認 備份引信程式化電路32與34有沒有被用到。 在第5圖所示的半導體記憶元件中，模式設定紀錄器 36’會直接產生控制訊號MRS2與MRS3，通常模式設定紀 錄器36’會產生訊號PTMRS與PMRS，以辨別半導體記憶 兀件是在測試模式還是在一*般正常模式’因此半導體記憶 元件可以被整合，利用訊號PTMRS與PMRS產生控制訊 號 MRS2 與 MRS3。 第6圖爲一種控制訊號產生電路的電路圖，此控制訊 號產生電路會產生第5圖所示的控制訊號MRS2與MRS3。 此控制訊號產生電路包括CMOS傳送閘極C1、反轉器19 與112、NMOS電晶體N4、與具有反轉器11〇，111的閉鎖 LA3。 第6圖的控制訊號產生電路之操作如下所述。當具有” 高”的邏輯狀態之測試模式訊號PTMRS被提供時’ CMOS 傳送閘極Cl會傳送位址A0，閉鎖LA3會反轉並鎖住位 19 ^紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） --------------裝.-- (請先閱讀背面之注意事項再填寫本頁) ·.
519661 7193pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明d) 址AO，反轉器112會將閉鎖LA3上的一個輸出訊號反轉， 使其變成控制訊號MRS2(MRS3)而後輸出。 也就是說，當具有”高”的邏輯狀態之測試模式訊號 PTMRS被提供，且提供具有”高”邏輯狀態的位址A0時， 控制訊號產生電路會產生具有”高”邏輯狀態的控制訊號 MRS2(MRS3);而當具有”低”的邏輯狀態之測試模式訊號 PTMRS被提供，且提供具有，，低，，邏輯狀態的位址A0時， 控制訊號產生電路會產生具有”低”邏輯狀態的控制訊號 MRS2(MRS3) ° 而且，當在正常操作期間產生具有”高”的邏輯狀態之 正常模式訊號PMRS時，NMOS電晶體N4會被開啓，所 以終端C會變成”低”的邏輯狀態，閉鎖LA3會反轉並鎖 住具有”低”邏輯狀態的訊號，以產生一個具有”高”邏輯狀 態的訊號，反轉器112會將具有”高”邏輯狀態的訊號反轉， 以產生具有”低”邏輯狀態的控制訊號MRS2(MRS3)。 第7圖爲第5圖之半導體記憶元件中資料輸出緩衝器 的結構方塊圖。資料輸出緩衝器包括反轉器113, 114, 117, 118 與 I21、NOR 閘極 NOR、NAND 閘極 NA1 與 NA2、CMOS 傳送閘極C2與C3、具有反轉器115與116的閉鎖LA4、 具有反轉器119與120的閉鎖LA5、NMOS電晶體N5與 N6。 第7圖的資料輸出緩衝器之操作如下所述。在封裝階 段的一個測試操作期間，當具有”高”邏輯狀態的訊號 PEFD1 與 PEFD2(PEF1 與 PEF2)時，NAND 閘極 NA1 與 NA2 20 ------------裝 --- (請先閱讀背面之注意事項再填寫本頁) taj --------- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519661 7193pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（(3 ) 會產生具有”低”邏輯狀態的訊號，而NOR閘極NOR則會 產生一個具有”低”邏輯狀態的訊號，對應於具有，，低，，邏輯 狀態的訊號，CMOS傳送閘極C2與C3會開啓，以傳送自 NAND閘極NA1與NA2輸出的具有，，高，，邏輯狀態的訊號； 閉鎖LA5與LA6會反轉並鎖住具有，，高，，邏輯狀態的訊號， 以產生具有”低”邏輯狀態的訊號，反轉器117與Π8會緩 衝具有”低”邏輯狀態的訊號，以產生具有具有，，高，，邏輯狀 態的訊號；NMOS電晶體N5會關閉，而NMOS電晶體N6 會開啓，所以會產生具有”低”邏輯狀態的資料DQO(DQl)。 也就是說，當具有”低”邏輯狀態的資料DQO(DQl)產 生時，表示缺陷位址被準確的程式化於列與行備份引信程 式化電路32與34中；當具有”高”邏輯狀態的資料dq0(DQ1) 產生時，表示缺陷位址沒有被準確的程式化於列與行備份 引信程式化電路32與34中。 即使列與彳了備份許可訊號輸出電路60_1與60-2以及 列與行備份控制訊號輸出電路62-1與62-2的結構沒有被 顯示出來，列與行備份許可訊號輸出電路60-1與60-2以 及列與行備份控制訊號輸出電路62-1與62-2,也可以利 用一個結合兩個輸入訊號的AND電路，或藉由一個對應 於具有”高”邏輯狀態的控制訊號MRS2與MRS3，傳送訊 號PRRE、PRCE、RRE與RCE的CMOS傳送閘極來組成。 第8圖爲依照本發明另一較佳實施例之〜種半導體記 億元件之結構方塊圖。如第8圖所示，在第1圖的半導體 記憶元件以外，增加有列與行位址輸出電路70-1與70-2、 21 --------------裝--- (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519661 A7 7193pif.doc/008 五、發明說明（θ ) 列與行備份控制訊號輸出電路72-1與72-2、以及資料輸 (請先閱讀背面之注意事項再填寫本頁) 出緩衝器74與76，而模式設定紀錄器36’則取代模式設 定紀錄器36。在第8圖中資料輸出緩衝器74並不是一個 新加入個方塊，而是用於一般半導體記憶元件之資料J/Q 終端的一個方塊。 在第1圖中與第8圖中相同的元件以相同的標號表示， 相同的元件也表示有相同的操作方式，因此就不加以贅 述。 對應於控制訊號MRS2，缺陷列位址輸出電路70_1會 輸出自列備份引信程式化電路32產生的一個缺陷列位址 訊號PRk，作爲一個訊號PPRk ;對應於控制訊號MRS3， 缺陷行位址輸出電路70-2會輸出自行備份引信程式化電 路34產生的一個缺陷列位址訊號PCk，作爲一個訊號 PPCk。 在正常操作期間，資料輸出緩衝器74會對應於時序訊 號CLKDQ，緩衝資料DOO與DOk，並輸出資料DQ0與 DQk，然後在封裝階段的一個測試操作期間，分別緩衝與 輸出訊號PPRk與PPCk。 經濟部智慧財產局員工消費合作社印製 列與行備份控制訊號輸出電路72-1與72-2以及資料 輸出緩衝器76會與第5圖中的行與列備份控制訊號輸出 電路62-1與62-2以及資料輸出緩衝器64-2進行相同的運 作。 也就是說，因爲，第8圖中的半導體記憶元件在封裝 階段的測試操作中，會透過資料輸出緩衝器74輸出程式 22 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519661 A7 B7 7193pif.doc/008 s、發明說明（π ) 化缺陷位址，測試者可以由外部判斷缺陷位址有沒有準確 的被程式化。另外，像第5圖的半導體記億元件一樣’可 以由外部確認列與行備份引信程式化電路32與34有沒有 被用到。 另外，在第8圖中的半導體記憶元件可以被整合’利 用自第1圖的模式設定記憶器36輸出之訊號PTMRS與 PMRS產生控制訊號MRS2與MRS3。 第9圖爲根據本發明另一較佳實施例的半導體記憶元 件的列與行的備份引信程式化電路之結構方塊圖。在第9 圖中的引信電路40-1至40-k表示設置在第2圖的列備份 引信程式化電路32上的引信電路，而引信電路42-1至42-k 表示設置在第2圖的行備份引信程式化電路34上的引信 電路。 缺陷列位址輸出電路7〇-1包括CMOS傳送閘極C4-1 至C4-k，會對應控制訊號MRS2產生引信電路40-1至40-k之輸出訊號PRO至PRk，也就是說，輸出訊號PRO至PRk 就是缺陷位址。CMOS傳送閘極C5-1至C5-k，會對應控 制訊號MRS3產生引信電路42-1至42-k之輸出訊號PC0 至PCk，也就是說，輸出訊號PC0至PCk就是缺陷位址。 在測試操作期間，資料輸出緩衝器74-1至74-k會緩衝並 輸出輸出訊號PRO至PRk、或是輸出訊號PC0至PCk ;並 且緩衝，並輸出資料DOO至DOk作爲資料輸出訊號DQ0 至DQk，也就是說程式化的缺陷列與行位址會經過資料輸 出緩衝器74-1至74-k被輸出。 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項再填寫本頁) 訂_ · 經濟部智慧財產局員工消費合作社印製 519661 7193pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（Μ ) 因爲本發明另一實施例的半導體記億元件在測試操作 期間，會透過資料輸出緩衝器輸出在列與行備份引信程式 化電路中的程式化的缺陷位址，測試者可以確認缺陷位址 有沒有準確的被程式化。此外，因爲備份控制訊號會輸出 到外部，可以由外部確認備份引信程式化電路32與34有 沒有被用到。 因此，假如缺陷被不正確的程式化的話，記憶胞會被 視爲是有缺陷的，因爲缺陷位址可以利用另外的引信電路 再次程式化，缺陷的半導體記憶元件可以被修復。雖然另 外的引信電路沒有繪示出來，這類額外的引信電路可以透 過額外的控制訊號，特別是由模式設定記憶路36產生的 控制訊號MRSO與MRS1來組成，而對應於額外的控制訊 號的被程式化的引信電路會被另外設置在列與行備份引信 程式化電路32與34中。 如上所述，根據半導體記憶元件及確定其之程式化缺 陷位址的方法，可以很輕易的由外部確認缺陷位址有沒有 準確的被程式化，而備份引信程式化電路有沒有被用到。 另外，在有缺陷存在備份引線程式化電路中的情形中，因 爲額外的備份引信程式化電路可以在被程式化，所以製造 良率可以明顯的改善。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 24 -----------裝--- (請先閱讀背面之注意事項再填寫本頁) . ,% 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）