TW517295B - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
TW517295B
TW517295B TW090105261A TW90105261A TW517295B TW 517295 B TW517295 B TW 517295B TW 090105261 A TW090105261 A TW 090105261A TW 90105261 A TW90105261 A TW 90105261A TW 517295 B TW517295 B TW 517295B
Authority
TW
Taiwan
Prior art keywords
insulating film
film
forming
conductive
conductive plug
Prior art date
Application number
TW090105261A
Other languages
English (en)
Inventor
Yoshifumi Takata
Shigeru Harada
Hiroki Takewaka
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW517295B publication Critical patent/TW517295B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Description

;17295
^1/295 五、發明說明（2) 之層間絕緣膜58，以形成貫穿於 第2之連接口59。接著，全面地、碌極/汲極區域54a，54c之 製版及蝕刻處理以形成儲存化成^多晶矽層，實行照相 節點storage n〇de)6〇。再者，°7 '節點（以下記載為儲存 後，再度形成多晶矽層，實行：成薄的第3絕緣膜61之 儲存電荷用上部電極（以下印…、目‘版及蝕刻處理以形成 儲存節點60，第3之絕緣_及H)62。 件。能夠儲存之電荷量係、*儲存而形成谷量凡 例，而與第3之絕緣膜6 P反 表面積成正比 微細化，儲存節點60之尺反的比但隨/元件之 第3之絕緣膜61之膜厚之薄膜=/六，—般而言，藉 專來確保能夠儲存的電荷量#。 .，占⑼之回度 μ二人，芩考圖1 6，形成第4之層間絕緣膜6 3盥第5之声間 膜58 緣膜64 ’第4之層間絕緣膜63 ’第2之層間 巴心η u層間絕緣膜55而貫穿至電晶體之源極/汲極 區域54d，54e之第3之連接口65。 俨ί :二記憶體細胞區域與周邊電路區域之間，在記憶 f y，成儲存節點6〇之結果，產生較大的表面高低 發生大於照相製版時之焦點深度時，有時會 Κίϊ 解像不良…施行後述之金屬膜… 留/ e w Γ"低差部發生高熔融點金屬膜之回蝕刻殘 虏，引起電性短路不良。 為了要減輕隨著儲^點60之高度之增加而變成嚴重的
i
\\326\2d-\90-05\90105261.ptd 第7頁 517295 五、發明說明（3) 上述問題起見，第4之層間絕緣膜6 3係通常使用利用硼磷 石夕酸鹽玻璃（B〇ro-Ph〇Sph〇 Silicate Glass，以後簡稱為 bpsg)的平坦化手法。BPSG膜係攝氏8 0 0度以上之高溫狀態 下較化，表面平滑的流動形狀的關係，可以減輕表面高低 差。平坦性係依靠硼（B )及磷（P )之濃度，愈高濃度條件其 平坦性愈優良。再者，也有用化學性機械研磨（Che mical-Mechanica 卜 Polishing，簡稱為 CMP)法而研磨第 4 之層間絕緣膜6 3表面，以改善表面之平坦性的時候。
參考圖17，以覆蓋第3之連接口 65之内部與第5之層間絕 緣膜6 4之表面之狀態，形成第1之高熔融點金屬層6 6與第2 之面炼融點金屬層6 7。關於第1之高溶融點金屬層6 6或第2 之高熔融點金屬層67，通常是使用Ti或W或該等之氮化 物，矽化物等。再者，蝕刻除去第5之層間絕緣膜64之表 面之第1之高熔融點金屬層66及第2之高熔融點金屬層67之 結果，只在第3之連接口 6 5之内部形成由第1之高熔融點金 屬層66及第2之高熔融點金屬層67所成之金屬栓塞68。
之後，以覆蓋第5之層間絕緣膜64與金屬栓塞68之狀 態’形成例如A 1 S i，A 1 S i C u及A 1 C u等之銘合金所成之金屬 膜6 9及反射防止膜7 0，實行照相製版處理與蝕刻處理而形 成第2之配線層7 1。铭等係因表面反射率高的關係，難以 用照相製版處理來形成光阻圖案，因此金屬膜6 9之表面形 成反射膜70。關於反射防止膜70，通常是使用TiN，WSi， Μ o S i，T i W，W等之高熔融點金屬膜，或其化合物等。反射 防止膜7 0係減低紹合金膜表面之反射率之同時，擔任力σ強
90105261.ptd 第8頁 517295
’例如在日本專利申請案特開平7 -開平9 - 1 6 7 7 9 7號公報中有揭示在形成 ϋ 械研磨法（Chemical Mechanical 機械性強度來提高可靠料—，u 非性之任務 [發明所欲解決之問題] 圖1 8係圖1 7中以A所干泣R \ , > Γ；/Λ ^ 5 " 膜的關係，金心塞成金屬細之際，㈣鑛法來製 栓塞68表面之間之高部(第5之層間絕緣膜64及金属 斷路不良的情形。隨ii:金屬膜:9之包覆劣化而引起 現考連接口之尺寸之縮小之同年，凹部 之凹部高度對連接口尺寸夕4八1曰 J之问耐 » 覆性會劣化的關係，隨上幵，金屬膜之高低差包 現者衣置愈微細化，問題是愈變成嚴 重0 心 關於解決該問題點 2 8 8 2 4 4號公報，及特 導電層之後，用化學
Pol ishing ’以下簡稱為CMp法）的形成手法來消除高低差 之技術。以該CMP法形成導電體栓塞之手法則能夠縮小凹 ^ 叮以避免用反應性離子姓刻（R e a c t i v e I ο η Etching，簡稱為RIE法）法形成栓塞時之問題點。 然而’除了需要新設研磨裝置及洗淨研磨後之晶圓用之 裝置之外，需要用CMP法平坦化要形成連接口之絕緣膜之 表面，使製造步驟變成複雜的問題點。 又，關於其他的手法，有提議如用濺鍍法形成金屬膜之 際’在攝氏400度至500度左右之高溫下成膜之結果，可改 善金屬膜之包覆性之手法（高溫濺鍍法），及用通常之濺鍍 法成膜之後，在攝氏4 0 0度至5 0 0度左右之高溫狀態下使金
\\326\2d-\90-05\90105261.ptd 第9頁 517295 五、發明說明（5) 屬m力之手法（回流錢鐘法）等。 性，然而述1: 丰：：ΐ著地改善栓塞在凹部之包覆 屬膜之晶粒：ί:膜溫保持後之冷卻條件，瞻 Γ；Τ双之膜表面之凹凸變士 Η丨把為w + 發生所致之生產率之惡化之問^ 刻日寸之殘差 本i利法而減輕栓塞之手法為，例… 公報中有^ : ; :2:4!934號公報及特開平8,〇59。號 栓塞凹部之手法形2基行絕緣膜之蝕刻，以消除 2-4 5 9 34號公報中所揭_奴貫仃在日本專利申請案特開平 缘膜睥，中所揭不之乾式蝕刻法來實行回蝕刻絕 、味膜^，在蝕刻氣體中所含有 η莖成# 栓塞表面而形成變質層 :〇荨及住於導電體 接觸電阻值不穩定的；題,::、…使栓基與上層配線之 之:i 2 ί解決上述以往之半導體裝置及其製造方法中 導體制、告壯罢，本發明之目的在於提供一種利用以往之半 之‘：Ϊ:未使製造方法複雜化之狀態下，改善凹部 ; = =差包覆性，以提供可靠性高的半導體裝置 [用以解決問題之手段] 之之半導體裝"’具有貫穿基板上之絕緣膜 膜.配線構造者’其係具備有第1絕緣 、，形成在弟1絕緣膜之上層之第2絕緣 1及第2之絕緣膜之連接口内部之導電性拾塞填=在牙第第 90105261.ptd 第10頁 517295 五、發明說明（6) 2絕緣膜之上層俾與導電性栓塞相導通之配線層，導電性 才王基係彳之弟2絕緣膜表面突出之形狀，連接口係愈接近連 接口之開口上端部其開口徑愈增大的形狀者。 又’有關本發明之半導體裝置為，具有貫穿基板上之絕 緣膜之包含導電性栓塞的配線構造者，其係具備有第1絕 緣膜，形成在第1絕緣膜之上層之妙刻阻止膜；填充在貫 穿第1絕緣膜及蝕刻阻止膜之第丨連接口内部之導電性拴 塞’·以及設在蝕刻阻止膜之上層俾與導電性栓塞相導通之 配線層，導電性栓塞係從蝕刻阻止膜表面突出之形狀者。
再者’有關本發明之半導體裝置為，復具有形成在蝕刻 阻止膜上層之第2絕緣膜，配線層係埋設在形成於第2絕緣 膜之第2連接口内，其厚度與第2絕緣膜之膜厚略相同。 又’有關本發明之半導體裝置為，具有貫穿基板上之飼 緣膜之包含導電性栓塞的配線構造者，其係具備有第1絕 緣膜；形成在第1絕緣膜之上層之蝕刻阻止膜；填充在I 穿^絕緣膜及蝕刻阻止膜之第丨連接σ内部之第丨導1 ，塞酋及設在形成於姓刻阻止膜上層之絕緣膜中 弟1 V電性栓塞相導通之第2導電性拴塞； 突 係從蝕刻阻止膜表面突出之形狀者。 ％〖生柽塞 之絕緣膜為氧 再者，有關本發明之半導體裝置為 化膜，而蝕刻阻止膜為氮化膜者。 製造方法為，具有貫穿 的配線構造者，其係具 又，有關本發明之半導體裝置之 基板上之絕緣膜之包含導電性检塞 備有： i
517295 五、發明說明（7) 在基板上形成第1之絕緣膜之步驟； 在第1之絕緣膜之上層形成第2之絕緣膜之步驟； 形成貫穿第1及第2之絕緣膜之連接口之步驟； 在連接口之内部及第2之絕緣膜之表面上形成導電膜， 並回蝕刻導電膜至露出第2之絕緣膜為止來在連接口内部 形成導電性栓塞之步驟； 用乾性蝕刻法實行回蝕刻之步驟； 藉由曝露在含氧之電漿周圍環境，或氬氣濺鍍蝕刻法來 清淨，或照射U V光，以除去第2絕緣膜與導電性栓塞之露 出面上之雜質之步驟；以及 在第2絕緣膜之上層形成配線層使其與導電性栓塞導電 之步驟者。 又，有關本發明之半導體裝置之製造方法為，具有貫穿 基板上之絕緣膜之包含導電性栓塞的配線構造者，其係具 備有： 在基板上形成第1絕緣膜之步驟； 在第1絕緣膜之上層形成第2絕緣膜之步驟； 形成貫穿第1及第2之絕緣膜之連接口之步驟； 在連接口之内部及第2絕緣膜之表面上形成導電膜，並 回蝕刻導電膜至露出第2絕緣膜為止藉以在連接口内部形 成導電性栓塞之步驟； 用稀氟酸蝕刻處理第2絕緣膜之步驟；以及 在第2絕緣膜之上層形成配線層使其與導電性栓塞導電 之步驟者。
90105261.ptd 第12頁 517295 五、發明說明（8) 又，有關本發明之半導體裝置之製造方法為，具有貫穿 基板上之絕緣膜之包含導電性栓塞的配線構造者，其係具 備有： 在基板上形成第1絕緣膜之步驟； 在第1絕緣膜之上層形成蝕刻阻止膜之步驟； 在蝕刻阻止膜之上層形成第2絕緣膜之步驟； 形成貫穿第1及第2之絕緣膜，及蝕刻阻止膜之連接口之 步驟； 在連接口之内部及第2絕緣膜之表面上形成導電膜，並 回蝕刻導電膜至露出第2絕緣膜為止，藉以在連接口内部 & 形成導電性栓塞之步驟； 除去第2絕緣膜一直到蝕刻阻止膜面露出為止之過程； 以及 在蝕刻阻止膜之上層形成配線層使其與導電性栓塞導電 之步驟者。 [實施發明之形態] 實施形態1. 圖1係顯示本發明之實施形態1之半導體裝置之剖面構造 圖。根據貫施形態1之記憶體細胞區域中’在半導體基板1 之表面形成有元件分離絕緣膜2。在以元件分離絕緣膜2所 φ 圍繞之半導體基板1表面，形成有源極/汲極區域4a至4e。 3係閘極，5係形成在半導體基板1上之第1之層間絕緣膜， 6係貫穿第1之層間絕緣膜，到達電晶體之源極/汲極區域 4b之位元線接點之第1之連接口，7係形成在第1之連接口
90105261.ptd 第13頁 517295 五 、發明說明（9) 内部iSi帛g $ ^ 係覆菩Μ 層間絕緣膜表面之位元線之第1之配線層，8 門π 之配線層與第1之層間絕緣膜之表面之第2之層 「曰J把緣膜。 1 9係、^[乍jh料^六々々 件六…〃、禮存郎點之第2之連接口，1 0係例如聚矽所成之 1¾- gn 'll/〆 j 2係σσ二’ 1係作為容量元件用絕緣膜之第3之絕緣膜， '、—板 由儲存節點1 〇，第3之絕緣膜1 1 ’及單元板 12形成容量元件。 2 1 3係例如aBpsG等之氧化膜所成之，覆蓋容量元件與第 之層間絕緣膜8表面之第4之層間絕緣膜，丨4係保護第4之 =之ί面’用以改善光阻圖案之密接性之第5之 ί將' 、弟5 ί層間絕緣膜14係例如使用TE〇S及〇3之 二’，成之，化膜，或無機系之SOG膜，BPSG，或其 膜14羊J。15係貫穿周邊電路區域中之第5之層間絕緣 膜1 4 ’弟4之層間絕緣膜1 3，箓9 +陆0日 n ^ ^ ^ ^ 、 第2之層間絕緣膜8，第1之層 間、纟巴緣Μ 5而貫穿於電晶體之湄& / 連接口。 电日日月丑《，原極/汲極區域4d，4e之第3之 」6, 1J係例如以Ti或W或該等之氮化物，矽化物等所成之 弟1及第2之高熔融點金屬層，1 8位 此/、上广t - , 18係形成在到達電晶體之源 極/汲極區域4d，4e之第3之連接A ^ — 心供口 1 5内部之金屬栓塞。i 9 係以AlSi ，AlSiCu，AlCu等之鈕入八π』、 Α 又銘合金所成之金屬膜，2 〇係
TiN，WSi ，MoSi ，TiW，W 等之其於 q 抓八 s + ^阿丨谷融點金屬膜所成之反射 防止膜，2 1係第2之配線層者。 圖2至圖4係用以說明本發明之半導體裝置之勢造方法之 剖面構造模型圖，係將第3之連接口之頂部附近部分予
517295
掣迕$ :,二剖面模型圖。又，得到圖2所示之構造之 ，二法係與習知技術相同，因此省略說明。 捲口 A ☆所不以如同以往之方法將金屬栓塞1 8埋設在連 露出表面，在含有C第气5二層：絕緣膜14及金屬栓塞18之 糾，每"供啕虱體之周圍環境下，實行乾式蝕 ^只行回蝕+刻。於是，藉以減輕金屬栓塞18之表面與第 、：間絕緣膜之、間之高低差之同時，把連接口之形狀予 乂正幵y a’使其成為愈接近連接口之開口上端部，開口徑愈 大之狀您。經該步驟之後，用濺鍍法在上層形成金屬膜 1 9 〇
於是’可以消除凹部之金屬膜丨9之包覆性之劣化及斷路 不良的問題點。用乾式蝕刻法之回蝕刻處理時，例如使用 CF^C^/Ar之混合氣體，或CHF3/CF4/Ar之混合氣體。實行對 SiO膜之蝕刻處理時，使用CF4/〇2/Ar之混合氣體，或CHf3 /CFd/Ar之混合氣體的蝕刻處理，則因為對金屬膜18之蝕 刻速度為相對地充分小的關係，填充於連接口内部之金屬 栓塞1 8與層間絕緣膜1 4之表面高低差（凹部）為隨著回蝕刻 量而減少。又，隨著回蝕刻量，愈接近連接口之上端部其 開口徑愈變大的形狀之整形進行著，換算成絕緣膜之膜 厚，數1 0至數1 OOnm左右則可實行充分的整形。 其次，如圖3所示，將第5之層間絕緣膜1 4表面與金屬栓 塞1 8表面曝露於含有氧氣之電漿周圍環境内，或照射數 1 Onm至4 0 0nm之波長之光，或施行使用Ar氣體之濺鍍蝕刻 處理。然後，如圖4所示，形成金屬膜1 9及反射防止膜2 〇
517295 五、發明說明（11) 所成之第2之配線層2 1。 在圖2所示之步驟中，在含有CF4氣體之周圍環境下，實 行以乾式蝕刻之回蝕刻時，第5之層間絕緣膜1 4及金屬栓 塞1 8之露出表面，乾式蝕刻中之周圍氣體環境中之碳（c) ，氟（F )吸住於其表面。第5之層間絕緣膜之表面，有薄薄 地形成因該C及F吸住所成之層的關係，形成第2之配線層 之際，與配線層之密接性不足，在半導體裝置之製造過程 中’於以後之製程中有施加攝氏3〇〇度至度左右之熱處 理時，起因於熱應力，配線圖案會發生剝離現象。
於是’在回I虫刻後，用氧電漿中之氧原子團與氧氣結 合，予以氣體化而除去之。或者，照射數丨〇nm至4〇〇11111波 長之光，利用照射數l〇nm至4〇〇nm波長之光時所發生之％ 與氧氣結合而除去也可能。再者，吸住表面之F為被冷卻 而從表面脫離於氣體周圍環境中。 使用Ar氣體之濺鍍蝕刻為，將吸住於第5之層間絕緣膜 lj表面及金屬栓塞18表面之C&F，可與氧化膜及金屬膜[ 時用蝕刻法除去之。實行使用Ar氣體之濺鍍蝕刻時， <1 屬=㈣與層間絕緣膜14之間有表面高低差（栓塞凹部）: 狀悲日寸，因所削取之層間絕緣膜之粒子會再附著於栓塞； =、=，金屬栓塞18與第2之金屬配線21之接觸電“ 1〔引起接觸不良的情形。在本實施形態1中，因消 :王基凹部的關係’不會有所濺鍍之粒子 電:且Μ昇或引起接觸不良等之情形。又，因 為仉第5之層間絕緣膜i 4表面突出的形狀的關係，金屬栓
517295 五、發明說明（12) 塞1 8與第2之配線之接觸面積變大，可期待電阻值之減 及電子遷移壽命之改善等之電氣特性上之改善效果者低 貫施形怨L·· 圖5及圖6係用以說明本發明實施形態2中之半導㉙事 製造步驟之剖面構造模型圖，將第3之連接口之頂:^ = 予以放大顯示之剖面模型圖。要得到圖5所示之構造為近 之製造方法係與實施形態1相同的關係，省略其說明: 如圖5所示，例如用稀氟酸（HF)溶液來回餘刻第5之 絕緣膜之表面之結果可減低金屬栓塞凹部及改盖2 口頂部之形狀。使用稀HF之濕式蝕刻法為，因可；;=^ 行蝕刻的關係’在金屬栓塞18之頂部附近，用濺鍍：：成 金屬膜1 9時之縱橫比變小，可改善金屬膜丨 1 6所示。在圖5所示之構造中，因金屬栓塞18突出 關係’如圖6所示，第2之配線層21與金屬 接 積變…期待電阻值之減低及電子遷移壽命之8 電氣特性上之改善效果者。 口寺 又，不像實施形態1，用CF4氣體之乾式钮刻 處理來減低：低差的關係、’不會發生在第5之 膜 14及金屬栓塞18表面有c及F吸住之結果 、、巴、、、 珩生性問題點。 禾便⑴接性劣化等之 實施形態3. 圖7係顯：本發明實施形態3之半導體裝置之 :又’圖&圖9係顯示圖7所示半導體裝置之方 之d面模型圖，係圖7中之c部分之第3連接口 15:::附
517295 五、發明說明（13) 近予以放大之剖面模型圖。 —在圖7中，形成第4之層間絕緣膜U為止是以與實施形態 同樣的方法形成之。 形成第4之層間絕緣膜1 3之後，如圖8所示，回蝕刻第5 /与間、纟巴緣膜1 4之際，在弟4之層間絕緣膜1 3之上面預先 =成其蝕刻速度小於第5之層間絕緣膜1 4之第6之層間絕緣 $2 2，接著，形成第5之層間絕緣膜1 4。然後，藉由照相 ^製版處理及乾式蝕刻處理而貫穿第4，第6，第5之層間絕 ，膜來形成連接口 1 5。如同實施之形態1的方法，以第1之 向炫融點金屬膜】6及第2之高熔融點金屬膜丨7填充連接口 1 5内部之後，實行R丨E法之回蝕刻處理，在第3之連接口工 5内部形成金屬栓塞18。該時，由於金屬栓塞18之過度蝕 刻處理的關係在第5之層間絕緣膜14表面與金屬栓塞=表 面之間產生高低差（凹部）。 14=二圖7示，以蝕刻處理除去第5之層間絕緣膜 時，ϊ擇ί 絕緣膜22。姓刻第5之層間絕緣膜14 件，第6之層間絕緣體之條 =也，、除去弟5之層間絕緣膜14。 又，預先把第5之層間絕鏠將]爿a + 相同，則除去第5之層間絕緣膜3厚設定成與凹陷量 1 8之凹部。或者，將蝕 :~之後，可解決金屬栓塞 果，可設定為，除去第^ U "又疋成對凹陷量較大之結 之層間絕緣膜2 2表面突出之層間纟巴緣膜1 4之後使栓塞從第6 例如使用TESO與〇3之電。 水CVD法所形成之SiO膜作為第5
IS
Kmv \\326\2d-\90-〇5\9〇]〇5261.ptd 第18頁 517295 五、發明說明（14) 之層間絕緣膜1 4，而使用以減壓熱CVD法形成之氮化膜作 為第6之層間絕緣膜2 2 ’如此’選定第5之層間絕緣膜1 4之 蝕刻速度會對第6之層間絕緣膜22之蝕刻速度變大的材料 來改善製程之控制性為宜。關於第5之層間絕緣膜14，對 稀HF溶液之餘刻速度較大的膜為，其他有例如溶質中未含 有有機成分之無機系統之SOG膜，及含有b，p之以cvD法所 形成之氧化膜等。 之後，如圖7所示，用濺镇沐游p ^ t 〜娘/ίΓ形成金屬膜1 9及反射防止 月美2 0 ’貫行照相製版處理及餘岁丨旁 ao1 汉蚀刻處理，以形成第2之配線 /f Z 1 〇 如上述，在本實施形鲅3中， 1 4 ^ ^ ^ ^ ^ ^ 〜、中 構成為於第5之層間絕緣用 1 4之下面插進蝕刻時可當做阻 緣膜22的構造的關係，在第5P之止/:作用之第6之層間絕 理時，姓刻量會變動之結果，^間絕緣膜14之回蚀刻處 金屬膜1 9之包覆性變化之不产1 /除金屬栓塞1 8之上部3 及再現性來製造之。 ％疋要因，可以良好的穩定七 實施形態4, 之半導體裝置之剖面模 部分之第3連接口之頂部 在實施形態4中，形成篦4 絕緣膜22，第5之層間絶 运間絕緣膜13，第6之層間
圖10係顯示本發明實施形態4中 型圖。又，圖1 1 ( a) (b )係圖1 〇中D 附近予以放大之剖面構造圖。
行R I E法之回蝕刻處理， 之问熔融點金屬膜1 7，貫 弟3之連接口 1 5内部形成金屬栓
517295 五、發明說明（15) 塞1 8為止是與實施形能q 〜悲3同樣的方法形成之。 接著，如圖11 (a)所干 +私^ 不’ k敷形成光阻腺Μ灣芸楚jg 間絕緣膜14與金屬栓荚1S與"抓4…艇23復盍弟5之層 仅基1 8，貫行照相製版虛 形成用之光阻圖案23。以弁）^ R^处里而形成配線 Μ π矮瞍14 + m ^ 乂先阻圖案23作為單幕將第5之層 間、、、巴、、彖膜1 4予以異向性餘刻έ士旲， 9/1 .X ^ ς - S ee , j t、，、口呆 ^成配線形成用之溝 24。蝕刻弟5之層間絕緣膜’形成溝圖案 間絕緣膜22係作用為敍刻阻止層，在第6之層間絕Γ膜之 表面終結蝕刻：因此，可將以後形成之第2之配線層 膜厚規定成與第5之層間絕緣膜1 4之膜厚相同。曰 如圖11(b)所示，形成由金屬膜構成之第2之配線層以 填充配線形成用之溝之内部。接著，用R丨£法箅 曰、 蝕刻以第5之層間絕緣膜1 4之表面之金屬膜所成之第2 線層，只在配線形成用之槽溝圖案2 4之内部留下 八之配 所成之第2之配線層21，以形成埋設在第5之層間絕緣膜 第2之配線層21。 、之 如上述，該實施形態4中，消除金屬栓塞1 8之凹部之。 時，將上層配線埋設於絕緣膜内而成形的關係，消除金 膜之高低差包覆性之同時可消除上層配線表面之凹凸，可 容易實現多層配線構造。 實施形態5. 间 丨小μ不^叹…- ^ 予以放大而顯示之剖 面模型圖。得到圖1 2所示之構级7止之製造方法係與 形態3中之圖9為止之製造方法相同的關係省略其說明 圖1 2係顯示本發明實施形態5中之製造方法之剖面模型 圖，係將第3之連接口 1 5之頂部^付赴予以放大而顯示之別 模型圖。得到圖1 2所示之構造為止之製造方法係與實
\\326\2d-\90-05\90105261.ptd 第20
I 517295 五、發明說明（16) 如圖1 2所示，形成第7之層間絕緣膜25，第8之層間絕緣 膜26，及第9之層間絕緣膜27以覆蓋第6之層間絕緣膜22與 金屬栓塞1 8，用光阻圖案（未圖示）為罩幕而實行照相製版 處理與I虫刻處理，形成貫穿第7之層間絕緣膜2 5，第8之層 間絕緣膜2 6，及第9之層間絕緣膜2 7之第4之連接口 2 8。第 4之連接口 2 8係以第6之層間絕緣膜乃至金屬栓塞1 8終結蝕 刻而形成之。 然後’如圖1 3所示，除去光阻圖案之後，在第9之層間 絕緣膜27之表面與第4之連接口 28之内部，形成第3之金屬 膜29及第4之金屬膜30，回蝕刻第3之金屬膜29及第4之金❹ 屬膜3 0而在連接口 2 8之内部形成金屬栓塞3 1。然後，用|虫 刻處理除去第9之層間絕緣膜2 7，露出第8之層間絕緣膜 26。姓刻第9之層間絕緣膜27之際，選擇不蝕刻金屬栓塞 3 1與第8之層間絕緣膜2 6之條件，選擇性地只除去第8之層 間絕緣膜2 6。 入，據本實施形態5之製造方法中，將金屬栓塞1 8與金屬 栓塞28予以疊層而形成時也因形成為金屬栓塞18預先突出 於絕緣膜表面之形狀的關係、，在下層之金屬栓塞1 8之上面 及側面可與上層之金屬栓塞3 1電性連接，可實現電阻值 化:，，可將金屬检塞直接互相i接= 線布二，二=於1f由金屬配線層而連接之情形，可縮小配 焉現晶片尺寸之縮小。 [發明之效果]
如上，彳艮；f B L 有關本^明之半導體裝置，導電性栓塞係
\\326\2d-\90-05\90105261.ptd 第21頁 517295
517295 五、發明說明（18) 之配線構造之半導體裝置之製造方法，係具備有在基板上 形成第1之絕緣膜之步驟，在第1之絕緣膜之上層形成第2 之絕緣膜之步驟，形成貫穿第1及第2之絕緣膜之連接口之 步驟，在連接口之内部及第2之絕緣膜之表面上形成導電 膜，回蝕刻導電膜至露出第2之絕緣膜為止來在連接口内 部形成導電性栓塞之步驟，用乾性蝕刻法實行回蝕刻第2 之絕緣膜之步驟，曝露在含有氧氣之電漿周圍環境，或氬 氣濺鍍蝕刻法來清淨，或照射UV光來除去第2之絕緣膜與 導電性栓塞之露出面上之雜質之步驟，及在第2之絕緣膜 之上層形成配線層使其與導電性栓塞導電之步驟，因此， 可消除導電性栓塞與第2之絕緣膜之凹部之同時，用乾式 蝕刻法回蝕刻第2之絕緣膜之際，除去吸著於第2之絕緣 膜與導電性栓塞表面之雜質而可改善與配線層之密接性 者。 又，有關具有包含貫穿基板上之絕緣膜之導電性之栓塞 之配線構造之半導體裝置之製造方法，係具備有在基板上 形成第1之絕緣膜之步驟，在第1之絕緣膜之上層形成第2 之絕緣膜之步驟，形成貫穿第1及第2之絕緣膜之連接口之 步驟，在連接口之内部及第2之絕緣膜之表面上形成導電 膜，回蝕刻導電膜至露出第2之絕緣膜為止藉以在連接口 内部形成導電性栓塞之步驟，用稀氟酸蝕刻處理第2之絕 緣膜之步驟，在第2之絕緣膜之上層形成配線層使其與導 電性栓塞導電之步驟的關係，因此可消除導電性栓塞與第 2之絕緣膜之凹部者。
\\326\2d-\90-05\90105261.ptd 第23頁 517295 五、發明說明（19) 又，有關具有包含貫穿基板上之絕緣膜之導電性之栓塞 之配線構造之半導體裝置之製造方法，係具備有在基板上 _ 形成第1之絕緣膜之步驟，在第1之絕緣膜之上層形成蝕刻 阻止膜之步驟，在蝕刻阻止膜之上層形成第2之絕緣膜之 _ 步驟，形成貫穿第1及第2之絕緣膜，及蝕刻阻止膜之連接 口之步驟，在連接口之内部及第2之絕緣膜之表面上形成 導電膜，回蝕刻導電膜至露出第2之絕緣膜為止，藉以在 連接口内部形成導電性栓塞之步驟，除去第2之絕緣膜一 直到钱刻阻止膜面露出為止，在#刻阻止膜之上層形成配 線層使其與導電性栓塞導電之步驟，因此，在除去第2絕 $ 緣膜之際，因設有阻止層的結果，可改善回蝕刻量之控制 性者。 [元件編號之說明] 1 半導體基板 2 元件分離氧化膜 3 閘極 4 源極/>及極區域 5 第1層間絕緣膜 6 第1連接口 7 第1配線層 8 第2層間絕緣膜 9 第2連接口 10 儲存節點 11 第3絕緣膜
\\326\2d-\90-05\90105261.ptd 第24頁 517295 五、發明說明（20) 12 單元板 13 第4層間絕緣膜 14 第5層間絕緣膜 15 第3連接口 16 第1高熔融點金屬層 17 第2高熔融點金屬層 18 金屬检基 19 金屬膜 20 反射防止膜 21 第2配線層 22 第6層間絕緣膜 0
90105261.ptd 第25頁 517295 圖式簡單說明 圖1係顯示本發明之實施形態1中之半導體裝置之剖面構 造之模型圖。 圖2係用以說明本發明實施形態1中之半導體裝置製造步 驟之剖面構造圖。 圖3係用以說明本發明實施形態1中之半導體裝置製造步 驟之剖面構造圖。 圖4係用以說明本發明實施形態1中之半導體裝置製造步 驟之剖面構造圖。 圖5係用以說明本發明實施形態2中之半導體裝置製造步 驟之剖面構造圖。 圖6係用以說明本發明實施形態2中之半導體裝置製造步 驟之剖面構造圖。 圖7係顯示本發明實施形態3中之半導體裝置之剖面構造 之模型圖。 圖8係用以說明本發明實施形態3中之半導體裝置製造步 驟之剖面構造圖。 圖9係用以說明本發明實施形態3中之半導體裝置製造步 驟之剖面構造圖。 圖1 0係顯示本發明實施形態4中之半導體裝置之剖面構 造圖。 圖1 1 A、B係用以說明本發明實施形態4中之半導體裝置 製造步驟之剖面構造圖。 圖1 2係用以說明本發明實施形態5中之半導體裝置製造 步驟之剖面構造圖。
\\326\2d-\90-05\90105261.ptcl 第26頁 517295 圖式簡單說明 圖1 3係用以說明本發明實施形態5中之半導體裝置製造 步驟之剖面構造圖。 圖1 4係用以說明習知之半導體裝置製造方法之剖面構造 圖。 圖1 5係用以說明習知之半導體裝置製造方法之剖面構造 圖。 圖1 6係用以說明習知之半導體裝置製造方法之剖面構造 圖。 圖1 7係顯示習知之半導體裝置之剖面構造模型圖。 圖1 8係顯示將圖1 7之A部予以放大之模型圖。
90105261.ptd 第27頁

Claims (1)

  1. 517295 六、申請專利範圍 1. 一種半導體裝置，其係具有貫穿基板上之絕緣膜之包 含導電性栓塞的配線構造者，其特徵為具備有： 第1絕緣膜； 第2絕緣膜，形成在前述第1絕緣膜之上層； 導電性栓塞，填充在貫穿前述第1及第2絕緣膜之連接口 内部；以及 配線層，設在前述第2絕緣膜之上層俾與前述導電性栓 塞相導通， 前述導電性栓塞係從前述第2絕緣膜表面突出之形狀， 前述連接口係愈接近連接口之開口上端部其開口徑愈增 大的形狀者。 2. —種半導體裝置，其係具有貫穿基板上之絕緣膜之包 含導電性栓塞的配線構造者，其特徵為具備有： 第1絕緣膜； 蝕刻阻止膜，形成在前述第1之絕緣膜之上層； 導電性栓塞，填充在貫穿前述第1之絕緣膜及蝕刻阻止 膜之第1連接口内部；以及 配線層，設在前述蝕刻阻止膜之上層俾與前述導電性栓 塞相導通’ 前述導電性栓塞係從前述蝕刻阻止膜表面突出之形狀 者。 3. 如申請專利範圍第2項之半導體裝置，其更具有形成 在蝕刻阻止膜上層之第2絕緣膜， 配線層係埋設在形成於前述第2絕緣膜上之第2連接口
    90105261.ptd 第28頁 517295 六、申請專利範圍 内其厚度與前述第2絕緣膜之膜厚 4::種半導體裝置，其係具有貫略相同者。 含導電性栓塞的配線構造者上之絕緣膜之包 第1絕緣膜； 一特敌為具備有： I虫刻阻止膜 第1導電性V:，，直在Λ”1絕緣膜之上層； 膜之第1遠技 土 ，填充在貝牙前述第1絕緣膜及蝕刻阻止 第2導電性栓2 °卩，以及、 緣膜中，俾鱼:，设在形成於前述蝕刻阻止膜上層之絕 前述第1 m、:11述第1導電性拴塞相導通， 狀者。 电性拴塞係從前述蝕刻陴止膜表面突出之形 中5第1如絕範圍第2至41貝中任一項气半導體裝置，其 6 、马虱化膜，而蝕刻阻止膳為亂化膜者。 絕緣膜之包置之製造方法’其係具有貫穿基板上之 有·· 笔性栓塞的配線構造I，其特徵為具備 t : ί Ϊ九上形成第1絕緣膜之步驟； 形$ ^ ί緣膜之上層形成第2絕緣臈之步驟； “ΐΞΐί1及第2之絕緣膜之速接口本之步驟； 電膜，计 之内部及前述第2絕緣膜之表面上形成導 藉以.二回蝕刻前述導電膜至露出前述第2絕緣膜為止， =述連接D内部形成導電性栓蹇之步驟； 藉由c ί ΐ刻2回餘刻前述第2絕緣膜之步驟； 曰*路在含氣之電漿周圍環境中，或用氬氣濺鍍蝕刻
    9〇1〇526l.ptd Μ 第29頁 517295 六、申請專利範圍 法來清淨’或照射U V光，以除去前述第2絕緣膜與前述導 電性栓塞之露出面上之雜質之步驟；以及 在第2絕緣膜之上層形成前述配線層使其與前述導電性 栓塞導電之步驟者。 7 · —種半導體裝置之製造方法，其係具有貫穿基板上之 絕緣膜之包含導電性栓塞的配線構造者，其特徵為具備 有： 在前述基板上形成第1絕緣膜之步驟； 在前述第1絕緣膜之上層形成第2絕緣膜之步驟； 形成貫穿前述第1及第2之絕緣膜之連接口之步驟； 在前述連接口之内部及前述第2絕緣膜之表面上形成導 電膜，並回I虫刻前述導電膜至露出前述第2絕緣膜為止， 藉以在前述連接口内部形成導電性栓塞之步驟； 用稀氟酸蝕刻處理前述第2絕緣膜之步驟；以及 在前述第2絕緣膜之上層形成配線層使其與前述導電性 栓塞相導通之步驟者。 8. —種半導體裝置之製造方法，其係具有貫穿基板上之 絕緣膜之包含導電性之栓塞的配線構造者，其特徵係具備 有： 在前述基板上形成第1絕緣膜之步驟； 在前述第1之絕緣膜之上層形成蝕刻阻止膜之步驟； 在前述蝕刻阻止膜之上層形成第2絕緣膜之步驟； 形成貫穿前述第1之絕緣膜、前述蝕刻阻止膜、及前述 第2之絕緣膜之連接口之步驟；
    \\326\2d-\90-05\90105261.ptd 第30頁 517295 六、申請專利範圍 在前述連接口之内部及前述第2絕緣膜之表面上形成導 電膜，並回#刻前述導電膜至露出前述第2絕緣膜為止， 藉以在前述連接口内部形成導電性栓塞之步驟； 除去前述第2絕緣膜一直到前述蝕刻阻止膜面露出為止 之步驟；以及 在前述蝕刻阻止膜之上層形成配線層使其與前述導電性 检塞導電之步驟者。 〇
    90105261.ptd 第31頁
TW090105261A 2000-06-15 2001-03-07 Semiconductor device and method of manufacturing the same TW517295B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000179519A JP2001358214A (ja) 2000-06-15 2000-06-15 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW517295B true TW517295B (en) 2003-01-11

Family

ID=18680780

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090105261A TW517295B (en) 2000-06-15 2001-03-07 Semiconductor device and method of manufacturing the same

Country Status (6)

Country Link
US (1) US6448658B2 (zh)
JP (1) JP2001358214A (zh)
KR (1) KR100415045B1 (zh)
CN (1) CN1172370C (zh)
DE (1) DE10104204A1 (zh)
TW (1) TW517295B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040215235A1 (en) 1999-11-16 2004-10-28 Barrx, Inc. Methods and systems for determining physiologic characteristics for treatment of the esophagus
US20060095032A1 (en) 1999-11-16 2006-05-04 Jerome Jackson Methods and systems for determining physiologic characteristics for treatment of the esophagus
WO2001035846A1 (en) 1999-11-16 2001-05-25 Ganz Robert A System and method of treating abnormal tissue in the human esophagus
US7150745B2 (en) * 2004-01-09 2006-12-19 Barrx Medical, Inc. Devices and methods for treatment of luminal tissue
US7776736B2 (en) * 2004-05-11 2010-08-17 Tokyo Electron Limited Substrate for electronic device capable of suppressing fluorine atoms exposed at the surface of insulating film from reacting with water and method for processing same
KR100546936B1 (ko) * 2004-10-21 2006-01-26 주식회사 하이닉스반도체 반도체 메모리 소자의 금속배선 형성방법
US8702694B2 (en) 2005-11-23 2014-04-22 Covidien Lp Auto-aligning ablating device and method of use
US7997278B2 (en) 2005-11-23 2011-08-16 Barrx Medical, Inc. Precision ablating method
US7959627B2 (en) 2005-11-23 2011-06-14 Barrx Medical, Inc. Precision ablating device
WO2008137757A1 (en) 2007-05-04 2008-11-13 Barrx Medical, Inc. Method and apparatus for gastrointestinal tract ablation for treatment of obesity
US8784338B2 (en) 2007-06-22 2014-07-22 Covidien Lp Electrical means to normalize ablational energy transmission to a luminal tissue surface of varying size
WO2009009443A1 (en) 2007-07-06 2009-01-15 Barrx Medical, Inc. Method and apparatus for gastrointestinal tract ablation to achieve loss of persistent and/or recurrent excess body weight following a weight-loss operation
AU2008275316B2 (en) 2007-07-06 2013-11-14 Covidien Lp Ablation in the gastrointestinal tract to achieve hemostasis and eradicate lesions with a propensity for bleeding
US8646460B2 (en) 2007-07-30 2014-02-11 Covidien Lp Cleaning device and methods
US8273012B2 (en) 2007-07-30 2012-09-25 Tyco Healthcare Group, Lp Cleaning device and methods
US8617986B2 (en) * 2009-11-09 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the integrated circuits
US10278774B2 (en) 2011-03-18 2019-05-07 Covidien Lp Selectively expandable operative element support structure and methods of use
WO2014030757A1 (en) * 2012-08-24 2014-02-27 Ps4 Luxco S.A.R.L. Semiconductor device and method of manufacturing semiconductor device
JP6126833B2 (ja) * 2012-12-18 2017-05-10 昭和電工株式会社 ＳｉＣ基板の製造方法
CN103928396A (zh) * 2014-04-08 2014-07-16 上海华力微电子有限公司 扩大沟槽开口的方法
US9780025B2 (en) 2014-12-30 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and manufacturing method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0245934A (ja) 1988-08-08 1990-02-15 Matsushita Electron Corp 半導体装置の製造方法
US6027997A (en) 1994-03-04 2000-02-22 Motorola, Inc. Method for chemical mechanical polishing a semiconductor device using slurry
JPH08250590A (ja) 1995-03-14 1996-09-27 Sony Corp スタックドコンタクトの形成方法
US5726099A (en) 1995-11-07 1998-03-10 International Business Machines Corporation Method of chemically mechanically polishing an electronic component using a non-selective ammonium persulfate slurry
JP2739855B2 (ja) * 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
US6255685B1 (en) * 1996-11-22 2001-07-03 Sony Corporation Semiconductor device and method of manufacturing the same
JPH10289986A (ja) * 1997-04-15 1998-10-27 Fujitsu Ltd 半導体装置およびその製造方法
JP3114864B2 (ja) * 1998-04-16 2000-12-04 日本電気株式会社 半導体基板における微細コンタクトおよびその形成方法

Also Published As

Publication number Publication date
JP2001358214A (ja) 2001-12-26
CN1330405A (zh) 2002-01-09
US20010052650A1 (en) 2001-12-20
KR100415045B1 (ko) 2004-01-13
DE10104204A1 (de) 2002-01-03
KR20010112830A (ko) 2001-12-22
CN1172370C (zh) 2004-10-20
US6448658B2 (en) 2002-09-10

Similar Documents

Publication Publication Date Title
TW517295B (en) Semiconductor device and method of manufacturing the same
US8329572B2 (en) Semiconductor device and method for fabricating the same
TWI249774B (en) Forming method of self-aligned contact for semiconductor device
US7196346B2 (en) Semiconductor memory device and method for fabricating the same
TW502388B (en) A method to form high performance copper damascene interconnects by de-coupling via and metal line filling
JP5360209B2 (ja) 半導体装置及びその製造方法
US7670946B2 (en) Methods to eliminate contact plug sidewall slit
KR19980063976A (ko) 알루미늄 접촉부 형성 방법
KR100266749B1 (ko) 반도체 장치의 콘택 플러그 형성 방법
JP2005340808A (ja) 半導体装置のバリア構造
KR100666387B1 (ko) 도전성 패턴의 제조 방법 및 반도체 소자의 제조 방법.
US20040121583A1 (en) Method for forming capping barrier layer over copper feature
US6812140B2 (en) Method for contact profile improvement
KR100464862B1 (ko) 반도체 장치의 제조 방법
TWI251297B (en) Method for forming metal line in semiconductor device
JP2001176965A (ja) 半導体装置及びその製造方法
KR100282712B1 (ko) 고집적 반도체 장치의 접촉구 및 그 형성 방법
JPH11307625A (ja) 半導体装置およびその製造方法
JP2007299947A (ja) 半導体装置の製造方法
TWI641096B (zh) 接觸開口結構與製作方法及其應用
KR100955838B1 (ko) 반도체 소자 및 그 배선 제조 방법
JP4110776B2 (ja) 半導体装置および半導体装置の製造方法
KR100966385B1 (ko) 반도체 소자의 제조 방법
KR100548527B1 (ko) 금속배선 형성방법
JPH1084041A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees