JP4110776B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）法などの平坦化技術を用いて形成される半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体ウェハの光リソグラフィーの微細化を可能にし、かつ、半導体装置の信頼性向上や、特性ばらつきの低減を図るために、半導体ウェハの素子形成表面の凹凸を取り除く必要があり、この凹凸を取り除く方法として、各種の平坦化技術が用いられている。この平坦化技術には、局所的または部分的平坦化技術が一般的に用いられ、具体的には、プラズマエッチングなどによるエッチバック法、成膜法、流動化法および選択成長法などの方法がある。
【０００３】
この局部的または部分的平坦化技術による平坦性よりも、さらに平坦性を向上させる方法として、全面的平坦化技術であるＣＭＰ法が最近注目されている。
まず、前記のエッチバック法を用いて平坦化する場合について説明する。
図８は、エッチバック法で平坦化した、従来の半導体装置の要部断面図である。
【０００４】
半導体基板５１にトレンチ溝５２を形成し、半導体基板５１の表面に、段差５４のある絶縁膜５３（ストッパ）を形成し、その上をポリシリコンで被覆して、トレンチ溝５２をポリシリコン５５で充填し、絶縁膜上のポリシリコンを、ストッパである絶縁膜５３が露出するまで、エッチバック法で除去し、トレンチ溝５２に充填されたポリシリコン５５の表面を平坦化する。
【０００５】
【発明が解決しようとする課題】
しかし、エッチバック法での平坦化では、トレンチ溝内のポリシリコン５３の表面の凹部の深さは、トレンチ溝５２の深さが反映して、数μｍから十数μｍと大きくなる。そのため、このポリシリコン５５上に金属電極５６を形成する場合、フォトリソグラフィの精度がでないという問題がある。また、ポリシリコン５５と金属電極５６との接合性が悪く、部分的に接触し、電気抵抗が上がるという問題が生じると共に、電流集中によるエレクトロンマイグレーションを引き起こし、この接触部分が経時的に剥離を起こして、信頼性を低下させるという問題がある。
【０００６】
このエッチバック法より、さらに平坦化する方法としてＣＭＰ法が知られている。
図９は、ＣＭＰ法について説明する図である。シリカをＫＯＨに混入した研磨液６４を、定盤６１（ターンテーブル）に張りつけたバフ６２に供給しながら、通常のラッピングマシンのように半導体ウエハ１００上に酸化膜を介して形成されたポリシリコンをバフ６２に押しつけ、定盤６１と、半導体ウエハ１００をセットした支持板６３とを共に回転させながら、ポリシリコンを機械的、化学的に除去しながら平坦化する。前記の酸化膜はストッパ膜の働きをする。ＣＭＰ法では、ポリシリコンの研磨速度は酸化膜の５００倍程度あり、３００ｎｍ／ｍｉｎ程度である。尚、以下の説明では、半導体ウエハ１００内で、半導体素子を形成する箇所（半導体チップとなる箇所）を半導体基板５１と称し、この箇所で説明することとする。
【０００７】
このＣＭＰ法は、前記した他の方法と比べて、平坦性は桁違いに向上し、メモリ素子であるＤＲＡＭのトレンチ型コンデンサを構成するポリシリコンなどを平坦化することに用いられる。
図１０は、ＣＭＰ法で平坦化した半導体装置の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した要部工程断面図である。
【０００８】
同図（ａ）において、半導体基板５１にトレンチ溝５２を形成し、その上に段差５４のある酸化膜５３（ストッパ）を形成し、その上にポリシリコン５５を形成する。
同図（ｂ）において、ＣＭＰ法で、標高の高い第２領域７２の酸化膜５３が露出するまでポリシリコン５５を除去する。
【０００９】
同図（ｃ）において、さらに、ＣＭＰ法を続け、標高の低い第１領域７１の酸化膜５３が露出するまでポリシリコン５５を除去する。しかし、ＣＭＰ法では段差５４近傍のポリシリコン５５ａは除去できず残留する。このようにポリシリコン５５ａが残留すると、図１１に示すように、第１領域７１の金属電極６１、６２がポリシリコン５５ａで電気的に接続するなどの不都合を生じる。
【００１０】
同図（ｄ）において、さらに、ＣＭＰ法を続けて、残留したポリシリコン５５ａを除去しようとすると、段差５４近傍の標高の低い第１領域７１に形成されたトレンチ溝５２の酸化膜５３の表面が削られて、形状がくずれて、半導体基板５１表面も削られることがある。半導体基板５１が削られると、例えば、ＭＯＳＦＥＴのドレイン領域が欠落するなどの不都合を生じる。
【００１１】
つまり、ＣＭＰ法は、本来、全面的平坦化技術であるために、段差５４のあるそれぞれの表面を平坦化することは困難である。つまり、ストッパ（酸化膜５３）を削られずに、段差部近傍にあるポリシリコン５５ａを除去して、それぞれの標高の異なる面を平坦化し、それぞれの面に形成されたトレンチ溝５２のポリシリコン５５を平坦化することは困難である。
【００１２】
この発明の目的は、前記の課題を解決して、表面に段差があり、トレンチ溝を形成した半導体装置において、トレンチ溝内のポリシリコン（導電膜）の表面の平坦化を図り、このポリシリコンと金属配線との接合性を向上させ、この接合箇所での電流集中（スイッチング時に流れるパルス的なゲート電流の電流集中）を防止して信頼性を向上させ、且つ、段差近傍のポリシリコンの残留を防止して段差近傍の平坦化を図り、段差近傍に単位素子を確実に形成できる半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために、第１領域と該第１領域と隣接する第２領域の２つの領域を少なくとも有する半導体基板と、前記第１領域に形成された第１トレンチ溝と、前記第２領域に形成された第２トレンチ溝と、第１トレンチ溝内と第１領域上にそれぞれ形成された第１絶縁膜と、第２トレンチ溝内と第２領域上にそれぞれ形成された表面の標高が前記第１絶縁膜の表面より高い第２絶縁膜と、前記第１トレンチ溝内に形成された第１導電膜と、前記第２トレンチ溝内に形成された第２導電膜とを有する半導体装置において、前記第１絶縁膜と前記第２絶縁膜との接続箇所に段差が形成され、前記導電膜の表面の凹部の深さ（平坦度）をＹ（ｎｍ）とし、前記トレンチ溝内に形成された前記導電膜の平面での最小幅をＸ（μｍ）としたとき、凹部の深さＹが、Ｘ≦Ｙ≦５０Ｘの範囲にある構成とする。
【００１４】
また、前記段差が０．１μｍ以上、１０μｍ以下であるとよい。
また、前記導電膜が、ポリシリコンもしくはタングステンで形成されるとよい。
また、前記トレンチ溝の深さが１μｍ以上、１００μｍ以下であるとよい。
また、前記段差が、前記トレンチ溝に形成された前記導電膜の表面から底面までの距離より小さいとよい。
【００１５】
また、前記第１トレンチ溝と前記第２トレンチ溝とは一つのトレンチ溝からなるものとする。
【００１６】
また、第１トレンチ溝、第２トレンチ溝がそれぞれ形成され、表面が絶縁膜で覆われ、境界に段差部を有し、標高の異なる平坦面からなる第１、第２の領域を少なくとも有する半導体基板全面に、前記第１トレンチ溝および第２トレンチ溝を充填するための充填膜を形成する工程と、前記第１領域上の第１トレンチ溝開口部および前記第２トレンチ溝開口部が露出するまで、ＣＭＰ法により前記第１トレンチ溝内および前記第２トレンチ溝内に形成された充填膜を平坦化する工程と、前記絶縁膜をストッパー膜として、前記第１、第２領域のうち高さの低い領域の前記段差部の絶縁膜上に残留した前記充填膜をエッチングで除去する工程と、を有する製造方法とする。
【００１７】
前記のように、全面的平坦化法であるＣＭＰ法を用いた後に、部分的平坦化法であるエッチング法を用いることで、段差部に残留した導電膜を除去できて、標高の異なる第１、第２領域の表面をそれぞれ平坦化できる。
【００１８】
【発明の実施の形態】
図１から図４は、この発明の一実施例の半導体装置の構成図であり、図１は要部平面図、図２は図１のＡ−Ｂ線で切断した要部断面図、図３は図１のＢ−Ｃ線で切断した要部断面図、図３は図１のＣ−Ｄ線で切断した要部断面図である。
図１において、半導体基板１上に、図示しないｎソース領域とコンタクトホール３１で接続するソース金属配線１２と、トレンチ溝２３底部したに形成されるｎドレイン領域と図示しないドレイン用ポリシリコン１０およびコンタクトホールを介して接続するドレイン金属配線１３と、ゲート用ポリシリコン７とコンタクトホール３２で接続するゲート金属配線１４が形成される。
【００１９】
図２において、図１の表面が標高が低い第１領域２１に形成された半導体装置の主要部分の要部断面図である。半導体基板１にトレンチ溝２３を形成し、このトレンチ溝２３の側面下と底面下にｎドリフト領域２を形成し、トレンチ溝２３の底面下のｎドリフト領域２の表面層にｎドレイン領域３を形成する。半導体基板１の表面層にｐウエル領域４（ｐベース領域と言う場合もある）とｐ領域４の表面層にｎソース領域５を形成する。半導体基板１の表面に層間絶縁膜８を形成し、トレンチ溝３１にゲート酸化膜６、ゲート用ポリシリコン７、層間絶縁膜９、ドレイン用ポリシリコンを形成する。層間絶縁膜の８、９上に層間絶縁膜１１を形成し、コンタクトホールを開けてソース金属配線１２とドレイン金属配線１３を形成する。尚、前記の層間絶縁膜８は酸化膜であり、ドレイン用ポリシリコン１０を平坦化するときのストッパとなる。
【００２０】
図３において、半導体装置のソース金属配線１２直下の要部断面図である。半導体基板１の表面層にｐウエル領域４、ｎソース領域５が形成され、ｎソース領域５上にゲート酸化膜６、ゲート用ポリシリコン７、層間絶縁膜８、１１を形成し、層間絶縁膜８、１１にコンタクトホールを開けて、ソース金属配線１２を形成する。ゲート用ポリシリコン７を被覆する層間絶縁膜８の段差部２６を境にして左側が第１領域２１、右側が第２領域２２である。
【００２１】
図４において、この箇所は、図２のゲート用ポリシリコン７と図１のゲート金属配線１４とを配線する部分を示したものである。この箇所は表面の標高が高い第２領域２２である。半導体基板１にトレンチ溝２３を形成し、このトレンチ溝２３の側面下と底面下にｎドリフト領域２を形成する。半導体基板１の表面とトレンチ溝２３の側面にゲート酸化膜６、ゲート用ポリシリコン７、層間絶縁膜８、層間絶縁膜９、ドレイン用ポリシリコン１０を形成する。その上に層間絶縁膜１１を形成し、コンタクトホールを開けてドレイン金属配線１３とゲート金属配線１４を形成する。
【００２２】
図３で示すように、第１領域と第２領域の接続箇所は段差部２６となる。その段差の大きさＺは、第２領域に形成されるゲート酸化膜６の厚さと層間絶縁膜８の厚さの和となる。
図２に示した、トレンチ溝２３を充填したドレイン用ポリシリコン１０の表面の凹部の深さＹ（ｎｍ）は、ＣＭＰ法を用いると層間絶縁膜を介してトレンチ溝２３を充填したドレイン用ポリシリコン１０の最小幅Ｘ（μｍ）に対してＹ≧Ｘ、Ｙ≦５０Ｘの範囲になる。
【００２３】
例えば、Ｘが３μｍの場合は、Ｙは３ｎｍから１５０ｎｍの範囲に存在し、本実施例の場合は５０ｎｍ程度であった。
また、前記したポリシリコンの代わりに配線、電極として用いられる金属を用いても構わない。例えば、タングステン、アルミニウム、銅などが挙げられる。この場合トレンチ溝内にＴｉ、ＴｉＮ、ＴａＮ、ＷＮなどのバリアメタルを形成し後充填するとよい。このように、二層以上形成する場合は途中でＣＭＰのエッチバックの条件を帰ることで対応できる。
【００２４】
また、前記の段差部２６は、トレンチ溝２３に形成したドレイン用ポリシリコン１０の表面から底面までの距離より小さくする必要がある。この段差部２６の大きさが、大きくなると、段差部２６に残留するポリシリコンを除去するときに、ドレイン用ポリシリコン１０が完全に除去されてしまうためである。
通常は、トレンチ溝２３の深さは、１μｍから１００μｍ程度であるため、段差部の大きさＺはその十分の一程度がよく、０．１μｍから１０μｍまでがよい。
【００２５】
図５は、図１から図４の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部工程断面図である。図５は、図１から図４に示す半導体装置のゲート酸化膜６とゲート用ポリシリコン７と層間絶縁膜膜８、９を纏めて薄膜２４として示し、薄膜２４の表面層は酸化膜で構成される。
同図（ａ）において、トレンチ溝２３と段差部２６のある薄膜２４とを半導体基板１上に形成し、その上にドレイン用ポリシリコン１０となるポリシリコン２５を堆積する。
【００２６】
同図（ｂ）において、標高の高い第２領域２２の薄膜２４をストッパとして用いてポリシリコン２５をＣＭＰ法で除去し、標高の高い第２領域２２の薄膜２４を露出させ、トレンチ溝２３のポリシリコン２５ｂを平坦化する。この時点では、標高の低い第１領域２１のトレンチ溝２３内はポリシリコン２５ａで充填され、また、この第１領域２１の薄膜２４上には全面にポリシリコン２５ｃが残留している。このときポリシリコン２５ｃの表面の凹部の深さは、ポリシリコン２５ｂの表面の凹部の深さと同じになる。
【００２７】
同図（ｃ）において、さらに、標高の低い第１領域２１の薄膜２４をストッパとして用いて、ＣＭＰ法でポリシリコン２５ｃを除去し、段差部２６を除いて標高の低い第１領域２１の薄膜２４を露出させて、トレンチ溝２３のポリシリコン２５ａを平坦化する。この段階では段差部２６の標高の低い第１領域２１の薄膜２４上にはポリシリコンが残留ポリシリコン２５ｄとして残留する。このときポリシリコン２５ａの凹部の深さは、ポリシリコン２５ｂと同じであり、前式の範囲となる。
【００２８】
同図（ｄ）において、残留ポリシリコン２５ｄをプラズマなどのドライエッチングやフッ硝酸液に浸漬するウエットエッチングなどのエッチング法で除去する。このときポリシリコン２５ａ、２５ｂの表面も段差分に相当する量（その大きさはＺである）だけ除去される。このとき、ポリシリコン２５ａの表面の凹部形状は、エッチング前（図６（ａ）：これはａ部拡大図）とエッチング後（図６（ｂ）：これはｂ部拡大図）で殆ど変化せずに、全体的に段差分だけ除去されるために、ポリシリコン２５ａ、２５ｂの凹部の深さは、前記のＹの値に段差部の大きさＺが加わる。
【００２９】
このように、ＣＭＰ工程で段差部２６に残留した残留ポリシリコン２５ｄを、エッチングで除去することにより、段差部２６も含めて平坦化できる。この平坦化で、段差部２６の残留ポリシリコン２５ｄが除去されるために、図７（ａ）と図７（ａ）のＥ−Ｆ線で切断した断面図である図７（ｂ）に示すように、残留ポリシリコン２５ｄがある場合に、ソース金属配線１２とドレイン金属配線１３とがそれぞれ残留ポリシリコン２５ｄを介して短絡されるが、このようなことは無くなる。また、このエッチングでも、ポリシリコンの表面の凹部の断面形状は変化しないために、前記したように、ポリシリコン２５ａ、２５ｂ（これはドレイン用ポリシリコン１０となる）の表面の凹部の深さＹ（ｎｍ）は、ポリシリコン２５ａ、２５ｂの最小幅Ｗ（μｍ）に対してＹ≧Ｘ、Ｙ≦５０Ｘの範囲となる。一方、エッチングした後の半導体基板面と凹部の深さは、このＹ値に、段差分を足した値となる。
【００３０】
尚、本実施例では、ストッパ膜として用いられる薄膜２４を構成する層間絶縁膜８、９はＨＴＯ（熱ＣＶＤ膜）などの酸化膜であり、除去される膜（削られる膜）としてはポリシリコンを例として上げた。これは、酸化膜の方が、ポリシリコンと比べて、除去される速度（研磨またはエッチング速度）が数十分の一から数百分の一と小さいためである。従って、ストッパ膜としては、削られる膜に対して、除去される速度が大幅に小さい材料を選定すればよく、酸化膜に限ったことではない。
【００３１】
また、前記の実施例では段差部２６が１個の場合であるが、複数個ある場合（異なる平坦面が３個以上）でも、ＣＭＰ法とエッチング法を組み合わせることで、同様の効果が得られる。
【００３２】
【発明の効果】
この発明によれば、ＣＭＰ法とエッチング法とを組み合わせて平坦化を図ることで、表面に段差がある場合でも、標高の高い領域と標高の低い領域とも平坦化でき、段差部に残留する導電膜（ポリシリコンやタングステン）を除去できて、段差部近傍も含めて平坦化できる。
【００３３】
また、ＣＭＰ法を用いることで、トレンチ溝内に形成したポリシリコンの表面の平坦度Ｙ（ｎｍ）を、Ｘ≦Ｙ≦５０Ｘの範囲と小さくできる。但し、 Ｘはトレンチ溝の開口部の最小幅Ｘ（μｍ）である。
ポリシリコンの表面が平坦化されることで、ポリシリコンと金属配線との接合性を向上させ、この接合箇所での電流集中を防止して信頼性を向上させることができる。
【００３４】
また、段差近傍の残留したポリシリコンを除去して、段差近傍の平坦化を図ることで、段差近傍に単位素子（ＭＯＳＦＥＴなど）を確実に形成することができる。
【図面の簡単な説明】
【図１】この発明の一実施例の半導体装置の要部平面図
【図２】この発明の一実施例の半導体装置であり、図１のＡ−Ｂ線で切断した要部断面図
【図３】この発明の一実施例の半導体装置であり、図１のＢ−Ｃ線で切断した要部断面図
【図４】この発明の一実施例の半導体装置であり、図１のＣ−Ｄ線で切断した要部断面図
【図５】図１から図４の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部工程断面図
【図６】（ａ）は図５（ｃ）のａ部拡大図、（ｃ）は図５（ｃ）のａ部拡大図
【図７】残留ポリシリコンがある場合で、（ａ）は図１に相当する図、（ｂ）は図２に相当する図
【図８】エッチバック法で平坦化した、従来の半導体装置の要部断面図
【図９】ＣＭＰ法について説明する図
【図１０】ＣＭＰ法で平坦化した半導体装置の製造方法で、（ａ）から（ｄ）は工程順に示した要部工程断面図
【図１１】ポリシリコンが残留した場合の半導体装置の概略平面図
【符号の説明】
１ 半導体基板
２ ｎドリフト領域
３ ｎドレイン領域
４ ｐウエル領域
５ ｎソース領域
６ ゲート酸化膜
７ ゲート用ポリシリコン
８、９、１１ 層間絶縁膜
１０ ドレイン用ポリシリコン
１２ ソース金属配線
１３ ドレイン金属配線
１４ ゲート金属配線
２１ 第１領域
２２ 第２領域
２３ トレンチ溝
２４ 薄膜
２５、２５ａ、２５ｂ、２５ｃ ポリシリコン
２５ｄ 残留ポリシリコン
３１、３２ コンタクトホール
Ｘ ドレイン用ポリシリコンの平面での最小幅
Ｙ ドレイン用ポリシリコンの表面の凹部の深さ
【発明の属する技術分野】
この発明は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）法などの平坦化技術を用いて形成される半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体ウェハの光リソグラフィーの微細化を可能にし、かつ、半導体装置の信頼性向上や、特性ばらつきの低減を図るために、半導体ウェハの素子形成表面の凹凸を取り除く必要があり、この凹凸を取り除く方法として、各種の平坦化技術が用いられている。この平坦化技術には、局所的または部分的平坦化技術が一般的に用いられ、具体的には、プラズマエッチングなどによるエッチバック法、成膜法、流動化法および選択成長法などの方法がある。
【０００３】
この局部的または部分的平坦化技術による平坦性よりも、さらに平坦性を向上させる方法として、全面的平坦化技術であるＣＭＰ法が最近注目されている。
まず、前記のエッチバック法を用いて平坦化する場合について説明する。
図８は、エッチバック法で平坦化した、従来の半導体装置の要部断面図である。
【０００４】
半導体基板５１にトレンチ溝５２を形成し、半導体基板５１の表面に、段差５４のある絶縁膜５３（ストッパ）を形成し、その上をポリシリコンで被覆して、トレンチ溝５２をポリシリコン５５で充填し、絶縁膜上のポリシリコンを、ストッパである絶縁膜５３が露出するまで、エッチバック法で除去し、トレンチ溝５２に充填されたポリシリコン５５の表面を平坦化する。
【０００５】
【発明が解決しようとする課題】
しかし、エッチバック法での平坦化では、トレンチ溝内のポリシリコン５３の表面の凹部の深さは、トレンチ溝５２の深さが反映して、数μｍから十数μｍと大きくなる。そのため、このポリシリコン５５上に金属電極５６を形成する場合、フォトリソグラフィの精度がでないという問題がある。また、ポリシリコン５５と金属電極５６との接合性が悪く、部分的に接触し、電気抵抗が上がるという問題が生じると共に、電流集中によるエレクトロンマイグレーションを引き起こし、この接触部分が経時的に剥離を起こして、信頼性を低下させるという問題がある。
【０００６】
このエッチバック法より、さらに平坦化する方法としてＣＭＰ法が知られている。
図９は、ＣＭＰ法について説明する図である。シリカをＫＯＨに混入した研磨液６４を、定盤６１（ターンテーブル）に張りつけたバフ６２に供給しながら、通常のラッピングマシンのように半導体ウエハ１００上に酸化膜を介して形成されたポリシリコンをバフ６２に押しつけ、定盤６１と、半導体ウエハ１００をセットした支持板６３とを共に回転させながら、ポリシリコンを機械的、化学的に除去しながら平坦化する。前記の酸化膜はストッパ膜の働きをする。ＣＭＰ法では、ポリシリコンの研磨速度は酸化膜の５００倍程度あり、３００ｎｍ／ｍｉｎ程度である。尚、以下の説明では、半導体ウエハ１００内で、半導体素子を形成する箇所（半導体チップとなる箇所）を半導体基板５１と称し、この箇所で説明することとする。
【０００７】
このＣＭＰ法は、前記した他の方法と比べて、平坦性は桁違いに向上し、メモリ素子であるＤＲＡＭのトレンチ型コンデンサを構成するポリシリコンなどを平坦化することに用いられる。
図１０は、ＣＭＰ法で平坦化した半導体装置の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した要部工程断面図である。
【０００８】
同図（ａ）において、半導体基板５１にトレンチ溝５２を形成し、その上に段差５４のある酸化膜５３（ストッパ）を形成し、その上にポリシリコン５５を形成する。
同図（ｂ）において、ＣＭＰ法で、標高の高い第２領域７２の酸化膜５３が露出するまでポリシリコン５５を除去する。
【０００９】
同図（ｃ）において、さらに、ＣＭＰ法を続け、標高の低い第１領域７１の酸化膜５３が露出するまでポリシリコン５５を除去する。しかし、ＣＭＰ法では段差５４近傍のポリシリコン５５ａは除去できず残留する。このようにポリシリコン５５ａが残留すると、図１１に示すように、第１領域７１の金属電極６１、６２がポリシリコン５５ａで電気的に接続するなどの不都合を生じる。
【００１０】
同図（ｄ）において、さらに、ＣＭＰ法を続けて、残留したポリシリコン５５ａを除去しようとすると、段差５４近傍の標高の低い第１領域７１に形成されたトレンチ溝５２の酸化膜５３の表面が削られて、形状がくずれて、半導体基板５１表面も削られることがある。半導体基板５１が削られると、例えば、ＭＯＳＦＥＴのドレイン領域が欠落するなどの不都合を生じる。
【００１１】
つまり、ＣＭＰ法は、本来、全面的平坦化技術であるために、段差５４のあるそれぞれの表面を平坦化することは困難である。つまり、ストッパ（酸化膜５３）を削られずに、段差部近傍にあるポリシリコン５５ａを除去して、それぞれの標高の異なる面を平坦化し、それぞれの面に形成されたトレンチ溝５２のポリシリコン５５を平坦化することは困難である。
【００１２】
この発明の目的は、前記の課題を解決して、表面に段差があり、トレンチ溝を形成した半導体装置において、トレンチ溝内のポリシリコン（導電膜）の表面の平坦化を図り、このポリシリコンと金属配線との接合性を向上させ、この接合箇所での電流集中（スイッチング時に流れるパルス的なゲート電流の電流集中）を防止して信頼性を向上させ、且つ、段差近傍のポリシリコンの残留を防止して段差近傍の平坦化を図り、段差近傍に単位素子を確実に形成できる半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために、第１領域と該第１領域と隣接する第２領域の２つの領域を少なくとも有する半導体基板と、前記第１領域に形成された第１トレンチ溝と、前記第２領域に形成された第２トレンチ溝と、第１トレンチ溝内と第１領域上にそれぞれ形成された第１絶縁膜と、第２トレンチ溝内と第２領域上にそれぞれ形成された表面の標高が前記第１絶縁膜の表面より高い第２絶縁膜と、前記第１トレンチ溝内に形成された第１導電膜と、前記第２トレンチ溝内に形成された第２導電膜とを有する半導体装置において、前記第１絶縁膜と前記第２絶縁膜との接続箇所に段差が形成され、前記導電膜の表面の凹部の深さ（平坦度）をＹ（ｎｍ）とし、前記トレンチ溝内に形成された前記導電膜の平面での最小幅をＸ（μｍ）としたとき、凹部の深さＹが、Ｘ≦Ｙ≦５０Ｘの範囲にある構成とする。
【００１４】
また、前記段差が０．１μｍ以上、１０μｍ以下であるとよい。
また、前記導電膜が、ポリシリコンもしくはタングステンで形成されるとよい。
また、前記トレンチ溝の深さが１μｍ以上、１００μｍ以下であるとよい。
また、前記段差が、前記トレンチ溝に形成された前記導電膜の表面から底面までの距離より小さいとよい。
【００１５】
また、前記第１トレンチ溝と前記第２トレンチ溝とは一つのトレンチ溝からなるものとする。
【００１６】
また、第１トレンチ溝、第２トレンチ溝がそれぞれ形成され、表面が絶縁膜で覆われ、境界に段差部を有し、標高の異なる平坦面からなる第１、第２の領域を少なくとも有する半導体基板全面に、前記第１トレンチ溝および第２トレンチ溝を充填するための充填膜を形成する工程と、前記第１領域上の第１トレンチ溝開口部および前記第２トレンチ溝開口部が露出するまで、ＣＭＰ法により前記第１トレンチ溝内および前記第２トレンチ溝内に形成された充填膜を平坦化する工程と、前記絶縁膜をストッパー膜として、前記第１、第２領域のうち高さの低い領域の前記段差部の絶縁膜上に残留した前記充填膜をエッチングで除去する工程と、を有する製造方法とする。
【００１７】
前記のように、全面的平坦化法であるＣＭＰ法を用いた後に、部分的平坦化法であるエッチング法を用いることで、段差部に残留した導電膜を除去できて、標高の異なる第１、第２領域の表面をそれぞれ平坦化できる。
【００１８】
【発明の実施の形態】
図１から図４は、この発明の一実施例の半導体装置の構成図であり、図１は要部平面図、図２は図１のＡ−Ｂ線で切断した要部断面図、図３は図１のＢ−Ｃ線で切断した要部断面図、図３は図１のＣ−Ｄ線で切断した要部断面図である。
図１において、半導体基板１上に、図示しないｎソース領域とコンタクトホール３１で接続するソース金属配線１２と、トレンチ溝２３底部したに形成されるｎドレイン領域と図示しないドレイン用ポリシリコン１０およびコンタクトホールを介して接続するドレイン金属配線１３と、ゲート用ポリシリコン７とコンタクトホール３２で接続するゲート金属配線１４が形成される。
【００１９】
図２において、図１の表面が標高が低い第１領域２１に形成された半導体装置の主要部分の要部断面図である。半導体基板１にトレンチ溝２３を形成し、このトレンチ溝２３の側面下と底面下にｎドリフト領域２を形成し、トレンチ溝２３の底面下のｎドリフト領域２の表面層にｎドレイン領域３を形成する。半導体基板１の表面層にｐウエル領域４（ｐベース領域と言う場合もある）とｐ領域４の表面層にｎソース領域５を形成する。半導体基板１の表面に層間絶縁膜８を形成し、トレンチ溝３１にゲート酸化膜６、ゲート用ポリシリコン７、層間絶縁膜９、ドレイン用ポリシリコンを形成する。層間絶縁膜の８、９上に層間絶縁膜１１を形成し、コンタクトホールを開けてソース金属配線１２とドレイン金属配線１３を形成する。尚、前記の層間絶縁膜８は酸化膜であり、ドレイン用ポリシリコン１０を平坦化するときのストッパとなる。
【００２０】
図３において、半導体装置のソース金属配線１２直下の要部断面図である。半導体基板１の表面層にｐウエル領域４、ｎソース領域５が形成され、ｎソース領域５上にゲート酸化膜６、ゲート用ポリシリコン７、層間絶縁膜８、１１を形成し、層間絶縁膜８、１１にコンタクトホールを開けて、ソース金属配線１２を形成する。ゲート用ポリシリコン７を被覆する層間絶縁膜８の段差部２６を境にして左側が第１領域２１、右側が第２領域２２である。
【００２１】
図４において、この箇所は、図２のゲート用ポリシリコン７と図１のゲート金属配線１４とを配線する部分を示したものである。この箇所は表面の標高が高い第２領域２２である。半導体基板１にトレンチ溝２３を形成し、このトレンチ溝２３の側面下と底面下にｎドリフト領域２を形成する。半導体基板１の表面とトレンチ溝２３の側面にゲート酸化膜６、ゲート用ポリシリコン７、層間絶縁膜８、層間絶縁膜９、ドレイン用ポリシリコン１０を形成する。その上に層間絶縁膜１１を形成し、コンタクトホールを開けてドレイン金属配線１３とゲート金属配線１４を形成する。
【００２２】
図３で示すように、第１領域と第２領域の接続箇所は段差部２６となる。その段差の大きさＺは、第２領域に形成されるゲート酸化膜６の厚さと層間絶縁膜８の厚さの和となる。
図２に示した、トレンチ溝２３を充填したドレイン用ポリシリコン１０の表面の凹部の深さＹ（ｎｍ）は、ＣＭＰ法を用いると層間絶縁膜を介してトレンチ溝２３を充填したドレイン用ポリシリコン１０の最小幅Ｘ（μｍ）に対してＹ≧Ｘ、Ｙ≦５０Ｘの範囲になる。
【００２３】
例えば、Ｘが３μｍの場合は、Ｙは３ｎｍから１５０ｎｍの範囲に存在し、本実施例の場合は５０ｎｍ程度であった。
また、前記したポリシリコンの代わりに配線、電極として用いられる金属を用いても構わない。例えば、タングステン、アルミニウム、銅などが挙げられる。この場合トレンチ溝内にＴｉ、ＴｉＮ、ＴａＮ、ＷＮなどのバリアメタルを形成し後充填するとよい。このように、二層以上形成する場合は途中でＣＭＰのエッチバックの条件を帰ることで対応できる。
【００２４】
また、前記の段差部２６は、トレンチ溝２３に形成したドレイン用ポリシリコン１０の表面から底面までの距離より小さくする必要がある。この段差部２６の大きさが、大きくなると、段差部２６に残留するポリシリコンを除去するときに、ドレイン用ポリシリコン１０が完全に除去されてしまうためである。
通常は、トレンチ溝２３の深さは、１μｍから１００μｍ程度であるため、段差部の大きさＺはその十分の一程度がよく、０．１μｍから１０μｍまでがよい。
【００２５】
図５は、図１から図４の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部工程断面図である。図５は、図１から図４に示す半導体装置のゲート酸化膜６とゲート用ポリシリコン７と層間絶縁膜膜８、９を纏めて薄膜２４として示し、薄膜２４の表面層は酸化膜で構成される。
同図（ａ）において、トレンチ溝２３と段差部２６のある薄膜２４とを半導体基板１上に形成し、その上にドレイン用ポリシリコン１０となるポリシリコン２５を堆積する。
【００２６】
同図（ｂ）において、標高の高い第２領域２２の薄膜２４をストッパとして用いてポリシリコン２５をＣＭＰ法で除去し、標高の高い第２領域２２の薄膜２４を露出させ、トレンチ溝２３のポリシリコン２５ｂを平坦化する。この時点では、標高の低い第１領域２１のトレンチ溝２３内はポリシリコン２５ａで充填され、また、この第１領域２１の薄膜２４上には全面にポリシリコン２５ｃが残留している。このときポリシリコン２５ｃの表面の凹部の深さは、ポリシリコン２５ｂの表面の凹部の深さと同じになる。
【００２７】
同図（ｃ）において、さらに、標高の低い第１領域２１の薄膜２４をストッパとして用いて、ＣＭＰ法でポリシリコン２５ｃを除去し、段差部２６を除いて標高の低い第１領域２１の薄膜２４を露出させて、トレンチ溝２３のポリシリコン２５ａを平坦化する。この段階では段差部２６の標高の低い第１領域２１の薄膜２４上にはポリシリコンが残留ポリシリコン２５ｄとして残留する。このときポリシリコン２５ａの凹部の深さは、ポリシリコン２５ｂと同じであり、前式の範囲となる。
【００２８】
同図（ｄ）において、残留ポリシリコン２５ｄをプラズマなどのドライエッチングやフッ硝酸液に浸漬するウエットエッチングなどのエッチング法で除去する。このときポリシリコン２５ａ、２５ｂの表面も段差分に相当する量（その大きさはＺである）だけ除去される。このとき、ポリシリコン２５ａの表面の凹部形状は、エッチング前（図６（ａ）：これはａ部拡大図）とエッチング後（図６（ｂ）：これはｂ部拡大図）で殆ど変化せずに、全体的に段差分だけ除去されるために、ポリシリコン２５ａ、２５ｂの凹部の深さは、前記のＹの値に段差部の大きさＺが加わる。
【００２９】
このように、ＣＭＰ工程で段差部２６に残留した残留ポリシリコン２５ｄを、エッチングで除去することにより、段差部２６も含めて平坦化できる。この平坦化で、段差部２６の残留ポリシリコン２５ｄが除去されるために、図７（ａ）と図７（ａ）のＥ−Ｆ線で切断した断面図である図７（ｂ）に示すように、残留ポリシリコン２５ｄがある場合に、ソース金属配線１２とドレイン金属配線１３とがそれぞれ残留ポリシリコン２５ｄを介して短絡されるが、このようなことは無くなる。また、このエッチングでも、ポリシリコンの表面の凹部の断面形状は変化しないために、前記したように、ポリシリコン２５ａ、２５ｂ（これはドレイン用ポリシリコン１０となる）の表面の凹部の深さＹ（ｎｍ）は、ポリシリコン２５ａ、２５ｂの最小幅Ｗ（μｍ）に対してＹ≧Ｘ、Ｙ≦５０Ｘの範囲となる。一方、エッチングした後の半導体基板面と凹部の深さは、このＹ値に、段差分を足した値となる。
【００３０】
尚、本実施例では、ストッパ膜として用いられる薄膜２４を構成する層間絶縁膜８、９はＨＴＯ（熱ＣＶＤ膜）などの酸化膜であり、除去される膜（削られる膜）としてはポリシリコンを例として上げた。これは、酸化膜の方が、ポリシリコンと比べて、除去される速度（研磨またはエッチング速度）が数十分の一から数百分の一と小さいためである。従って、ストッパ膜としては、削られる膜に対して、除去される速度が大幅に小さい材料を選定すればよく、酸化膜に限ったことではない。
【００３１】
また、前記の実施例では段差部２６が１個の場合であるが、複数個ある場合（異なる平坦面が３個以上）でも、ＣＭＰ法とエッチング法を組み合わせることで、同様の効果が得られる。
【００３２】
【発明の効果】
この発明によれば、ＣＭＰ法とエッチング法とを組み合わせて平坦化を図ることで、表面に段差がある場合でも、標高の高い領域と標高の低い領域とも平坦化でき、段差部に残留する導電膜（ポリシリコンやタングステン）を除去できて、段差部近傍も含めて平坦化できる。
【００３３】
また、ＣＭＰ法を用いることで、トレンチ溝内に形成したポリシリコンの表面の平坦度Ｙ（ｎｍ）を、Ｘ≦Ｙ≦５０Ｘの範囲と小さくできる。但し、 Ｘはトレンチ溝の開口部の最小幅Ｘ（μｍ）である。
ポリシリコンの表面が平坦化されることで、ポリシリコンと金属配線との接合性を向上させ、この接合箇所での電流集中を防止して信頼性を向上させることができる。
【００３４】
また、段差近傍の残留したポリシリコンを除去して、段差近傍の平坦化を図ることで、段差近傍に単位素子（ＭＯＳＦＥＴなど）を確実に形成することができる。
【図面の簡単な説明】
【図１】この発明の一実施例の半導体装置の要部平面図
【図２】この発明の一実施例の半導体装置であり、図１のＡ−Ｂ線で切断した要部断面図
【図３】この発明の一実施例の半導体装置であり、図１のＢ−Ｃ線で切断した要部断面図
【図４】この発明の一実施例の半導体装置であり、図１のＣ−Ｄ線で切断した要部断面図
【図５】図１から図４の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部工程断面図
【図６】（ａ）は図５（ｃ）のａ部拡大図、（ｃ）は図５（ｃ）のａ部拡大図
【図７】残留ポリシリコンがある場合で、（ａ）は図１に相当する図、（ｂ）は図２に相当する図
【図８】エッチバック法で平坦化した、従来の半導体装置の要部断面図
【図９】ＣＭＰ法について説明する図
【図１０】ＣＭＰ法で平坦化した半導体装置の製造方法で、（ａ）から（ｄ）は工程順に示した要部工程断面図
【図１１】ポリシリコンが残留した場合の半導体装置の概略平面図
【符号の説明】
１ 半導体基板
２ ｎドリフト領域
３ ｎドレイン領域
４ ｐウエル領域
５ ｎソース領域
６ ゲート酸化膜
７ ゲート用ポリシリコン
８、９、１１ 層間絶縁膜
１０ ドレイン用ポリシリコン
１２ ソース金属配線
１３ ドレイン金属配線
１４ ゲート金属配線
２１ 第１領域
２２ 第２領域
２３ トレンチ溝
２４ 薄膜
２５、２５ａ、２５ｂ、２５ｃ ポリシリコン
２５ｄ 残留ポリシリコン
３１、３２ コンタクトホール
Ｘ ドレイン用ポリシリコンの平面での最小幅
Ｙ ドレイン用ポリシリコンの表面の凹部の深さ
Claims (7)
- 第１領域と該第１領域と隣接する第２領域の２つの領域を少なくとも有する半導体基板と、前記第１領域に形成された第１トレンチ溝と、前記第２領域に形成された第２トレンチ溝と、第１トレンチ溝内と第１領域上にそれぞれ形成された第１絶縁膜と、第２トレンチ溝内と第２領域上にそれぞれ形成された表面の標高が前記第１絶縁膜の表面より高い第２絶縁膜と、前記第１トレンチ溝内に形成された第１導電膜と、前記第２トレンチ溝内に形成された第２導電膜とを有する半導体装置において、前記第１絶縁膜と前記第２絶縁膜との接続箇所に段差が形成され、前記導電膜の表面の凹部の深さ（平坦度）をＹ（ｎｍ）とし、前記トレンチ溝内に形成された前記導電膜の平面での最小幅をＸ（μｍ）としたとき、凹部の深さＹが、Ｘ≦Ｙ≦５０Ｘの範囲にあることを特徴とする半導体装置。
- 前記段差が０．１μｍ以上、１０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
- 前記導電膜が、ポリシリコンもしくはタングステンで形成されることを特徴とする請求項１に記載の半導体装置。
- 前記トレンチ溝の深さが１μｍ以上、１００μｍ以下であることを特徴とする請求項１に記載の半導体装置。
- 前記段差が、前記トレンチ溝に形成された前記導電膜の表面から底面までの距離より小さいことを特徴とする請求項１に記載の半導体装置。
- 前記第１トレンチ溝と前記第２トレンチ溝とは一つのトレンチ溝からなることを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置。
- 第１トレンチ溝、第２トレンチ溝がそれぞれ形成され、表面が絶縁膜で覆われ、境界に段差部を有し、標高の異なる平坦面からなる第１、第２の領域を少なくとも有する半導体基板全面に、前記第１トレンチ溝および第２トレンチ溝を充填するための充填膜を形成する工程と、前記第１領域上の第１トレンチ溝開口部および前記第２トレンチ溝開口部が露出するまで、ＣＭＰ法により前記第１トレンチ溝内および前記第２トレンチ溝内に形成された充填膜を平坦化する工程と、前記絶縁膜をストッパ膜として、前記第１、第２領域のうち高さの低い領域の前記段差部の絶縁膜上に残留した前記充填膜をエッチングで除去する工程と、を有することを特徴とする半導体装置の製造方法。
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