JPH0245934A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0245934A JPH0245934A JP19746088A JP19746088A JPH0245934A JP H0245934 A JPH0245934 A JP H0245934A JP 19746088 A JP19746088 A JP 19746088A JP 19746088 A JP19746088 A JP 19746088A JP H0245934 A JPH0245934 A JP H0245934A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に、多層の配
線を有した半導体装置の製造方法に関する。
線を有した半導体装置の製造方法に関する。
従来の技術
従来のＡｌ ２層配線の工程順断面図を第２図に示し、
以下、その工程の説明を行う。尚、簡明化のために、図
中にはＡ１２層配線部のみを示し、あえてトランジスタ
領域の断面は示していない。
以下、その工程の説明を行う。尚、簡明化のために、図
中にはＡ１２層配線部のみを示し、あえてトランジスタ
領域の断面は示していない。
まず、第２図ａに示すように、シリコン基板１上に形成
したトランジスタと１層めの配線３とを分離するための
絶縁膜２をＣＶＤ法によシ形成した後、１層めの配線３
（ここでは、Ａｌ膜中に１係のＳＬ原子を含んだＡ１合
金）摸を用いている。）をスパッタリング法により形成
する。続いて、配線として必要な領域のみを残し、他の
領域をエツチング除去する。つきに、１層めの配線３と
２層めの配線７とを電気的に分離するための絶縁膜４を
ＣＶＤ法により形成する。その後、第２図すに示すよう
に、フォトレジスト９のパターンヲ用いて、絶縁膜４に
１層めの１！５！線３と２留めの配線７とを接続するだ
めの孔を形成するため、絶縁膜４を等方向性エツチング
（ここでは弗酸水溶液を用いたエツチングを用いた。）
により、絶、縁膜４の膜厚の３分の１程度エツチングす
る。つづいて、第２図Ｃに示すように、異方性エツチン
グ（ここではプラズマを用いたドライエツチングを用い
た。）によりコンタクトホー／Ｉ１５を形成する。等方
性エツチングと異方性エツチングで並用したため、第２
図Ｃに示すように、コンタクトホール６の上部にテーパ
ーを形成することができる。つぎに、第２図ｄに示すよ
うに、２層めの配線７をスパッタリング法によシ形成す
る。ただし、コンタクトホー ／Ｖ ５の底部の１層め
の配線３の表面には、自然酸化膜であるアルミナ（Ａ１
２０３）が存在するので、Ａｒによりスパッタエツチン
グして、この自然酸化膜を除去した後、連続して２層め
の配線７を形成した。続いて、１層めの配線３の場合と
同様に、配線として必要な領域のみ残し、他はエツチン
グ除去する。最後に、配線で保護するための絶縁膜８を
ＣＶＤ法により形成し、２層配線工程を終了する。
したトランジスタと１層めの配線３とを分離するための
絶縁膜２をＣＶＤ法によシ形成した後、１層めの配線３
（ここでは、Ａｌ膜中に１係のＳＬ原子を含んだＡ１合
金）摸を用いている。）をスパッタリング法により形成
する。続いて、配線として必要な領域のみを残し、他の
領域をエツチング除去する。つきに、１層めの配線３と
２層めの配線７とを電気的に分離するための絶縁膜４を
ＣＶＤ法により形成する。その後、第２図すに示すよう
に、フォトレジスト９のパターンヲ用いて、絶縁膜４に
１層めの１！５！線３と２留めの配線７とを接続するだ
めの孔を形成するため、絶縁膜４を等方向性エツチング
（ここでは弗酸水溶液を用いたエツチングを用いた。）
により、絶、縁膜４の膜厚の３分の１程度エツチングす
る。つづいて、第２図Ｃに示すように、異方性エツチン
グ（ここではプラズマを用いたドライエツチングを用い
た。）によりコンタクトホー／Ｉ１５を形成する。等方
性エツチングと異方性エツチングで並用したため、第２
図Ｃに示すように、コンタクトホール６の上部にテーパ
ーを形成することができる。つぎに、第２図ｄに示すよ
うに、２層めの配線７をスパッタリング法によシ形成す
る。ただし、コンタクトホー ／Ｖ ５の底部の１層め
の配線３の表面には、自然酸化膜であるアルミナ（Ａ１
２０３）が存在するので、Ａｒによりスパッタエツチン
グして、この自然酸化膜を除去した後、連続して２層め
の配線７を形成した。続いて、１層めの配線３の場合と
同様に、配線として必要な領域のみ残し、他はエツチン
グ除去する。最後に、配線で保護するための絶縁膜８を
ＣＶＤ法により形成し、２層配線工程を終了する。
発明が解決しようとする課題
しかしながら、上記方法によシ、超ＬＳＩの２層配線で
行った場合、第２図ｄに示すように、コンタクトホー／
Ｉ／６の底部で、２層めの配線のステツブ力パレソジ特
性が悪いため、局所的に膜厚が薄くなっている。そのた
め、配線に電流を流した場合、最も断線（エレクトロマ
イグレーション不良）し易い場所となり、配線の寿命を
短く、信頼性上、好ましくない。また、２層めの配線７
ヒに形成した絶縁膜８のカバレッジ特性も、このコンタ
クトホー）Ｖ５の所で最も悪く、水分等の外部からの侵
入に対し弱くなるため、半導体装置の信頼性上、問題と
なる。
行った場合、第２図ｄに示すように、コンタクトホー／
Ｉ／６の底部で、２層めの配線のステツブ力パレソジ特
性が悪いため、局所的に膜厚が薄くなっている。そのた
め、配線に電流を流した場合、最も断線（エレクトロマ
イグレーション不良）し易い場所となり、配線の寿命を
短く、信頼性上、好ましくない。また、２層めの配線７
ヒに形成した絶縁膜８のカバレッジ特性も、このコンタ
クトホー）Ｖ５の所で最も悪く、水分等の外部からの侵
入に対し弱くなるため、半導体装置の信頼性上、問題と
なる。
課題を解決するだめの手段
１ＦＡめの配線と２層めの配線で接続するコンタクトホ
ールを形成した後、コンタクトホール部にタングステン
を選択的に形成し、コンタクトホーの一部を埋め、この
形成したタングステンをマスクにして、全面のドライエ
ラチングラ行い、コンタクトホールの上部の角を取シ除
き、コンタクトホールにテーパーをつけることにより、
２層めの配線のコンタクトホール部でのカバレッジ特性
の向上を計る。
ールを形成した後、コンタクトホール部にタングステン
を選択的に形成し、コンタクトホーの一部を埋め、この
形成したタングステンをマスクにして、全面のドライエ
ラチングラ行い、コンタクトホールの上部の角を取シ除
き、コンタクトホールにテーパーをつけることにより、
２層めの配線のコンタクトホール部でのカバレッジ特性
の向上を計る。
作 用
本発明は、２層めの配線と１層めの配線との接［−行う
コンタクトホールの底部で、２層めの配線の膜厚が薄く
なることを防ぎ、２層めの配線をコンタクトホール部で
平滑にすることにより、２層めの配線の信頼性を向上さ
せるとともに、２層めの配線上に形成した保護膜のカバ
レッジ特性を良くし、水分等の外部からの浸入を防ぐ。
コンタクトホールの底部で、２層めの配線の膜厚が薄く
なることを防ぎ、２層めの配線をコンタクトホール部で
平滑にすることにより、２層めの配線の信頼性を向上さ
せるとともに、２層めの配線上に形成した保護膜のカバ
レッジ特性を良くし、水分等の外部からの浸入を防ぐ。
実施例
本発明にかかるＡｌ ２層配線技術を用いた半導体装置
の製造方法の一実施例を第１図を用いて説明する。
の製造方法の一実施例を第１図を用いて説明する。
尚、簡明化のため、図中にはＡｌ ２層配線部のみを示
し、あえて、トランジスタ領域の断面は省略した。
し、あえて、トランジスタ領域の断面は省略した。
まず、第１図ａに示すように、シリコン基板１上に形成
したトランジスタと１層めの配線３とを分離するために
、厚さ約１μｍの絶縁膜２をＣＶＤ法により形成した後
、厚さ１μｍの１層めの配線３をスパッタリング法によ
り形成する。続いて、配線として必要な領域のみを残し
、他の領域をエツチング除去する。つぎに、１層めの配
線３と２層めの配線７を電気的に分離する絶縁膜４を、
ＣＶＤ法により１．４μｍの厚さで形成する。その後、
第１図すに示すように、絶縁膜４に、１層めの配線３と
２層めの配線７とを接続するためのコンタクトホー／Ｌ
１５で形成する。つぎに、反応ガスＷＦ６とＨ２を用い
、ＣＶＤ法により、タングステン６をコンタクトホール
５に、つまり、１層めの配線３上に選択的に形成し、コ
ンタクトホー／Ｖ６を３分の２程度、タングステン６で
埋める。続いて、第１図Ｃに示すように、タングステン
６をマスクとして用いて、全面をドライエツチングし、
絶縁膜４をエツチングするとともに、コーナ一部でのエ
ツチングレートが大きいことを利用して、コンタクトホ
ー／Ｌ１５の上部の角を削シ取シテーパーを形成する。
したトランジスタと１層めの配線３とを分離するために
、厚さ約１μｍの絶縁膜２をＣＶＤ法により形成した後
、厚さ１μｍの１層めの配線３をスパッタリング法によ
り形成する。続いて、配線として必要な領域のみを残し
、他の領域をエツチング除去する。つぎに、１層めの配
線３と２層めの配線７を電気的に分離する絶縁膜４を、
ＣＶＤ法により１．４μｍの厚さで形成する。その後、
第１図すに示すように、絶縁膜４に、１層めの配線３と
２層めの配線７とを接続するためのコンタクトホー／Ｌ
１５で形成する。つぎに、反応ガスＷＦ６とＨ２を用い
、ＣＶＤ法により、タングステン６をコンタクトホール
５に、つまり、１層めの配線３上に選択的に形成し、コ
ンタクトホー／Ｖ６を３分の２程度、タングステン６で
埋める。続いて、第１図Ｃに示すように、タングステン
６をマスクとして用いて、全面をドライエツチングし、
絶縁膜４をエツチングするとともに、コーナ一部でのエ
ツチングレートが大きいことを利用して、コンタクトホ
ー／Ｌ１５の上部の角を削シ取シテーパーを形成する。
その後、第１図ｄに示すように、厚１μｍの２層めの配
線７をスパッタリング法にて形成する。この場合、コン
タクトホール６の表面がタングステン６のため、自然酸
化膜はほとんど存在しない。それ故、２層めの配線７の
形成前に、Ａｒのスパッタエツチングを行う必要はない
。
線７をスパッタリング法にて形成する。この場合、コン
タクトホール６の表面がタングステン６のため、自然酸
化膜はほとんど存在しない。それ故、２層めの配線７の
形成前に、Ａｒのスパッタエツチングを行う必要はない
。
続いて、１層めの配線３の場合と同様に、配線として必
要な領域のみを残し、他はエツチング除去する。最後に
、配線を保護するだめの厚さ１μｍの絶縁膜８をＣＶＤ
法により形成し、２層配線の工程を終了する。
要な領域のみを残し、他はエツチング除去する。最後に
、配線を保護するだめの厚さ１μｍの絶縁膜８をＣＶＤ
法により形成し、２層配線の工程を終了する。
尚、同実施例では、Ａ１２層配線工程について説明を行
ったが、本発明は複数の導電層を有する半導体装置全般
において応用できるものである。
ったが、本発明は複数の導電層を有する半導体装置全般
において応用できるものである。
発明の効果
本発明によれば、配線間同志を接続するコンタクトホー
ルを形成した後、コンタクトホー／Ｖｍに選択的にタン
グステンを形成し、続いて、コンタクトホール内に形成
したタングステンをマスクとして用い、全面をドライエ
ツチングすることにより、コンタクトホール上部の角を
取り除き、コンタクトホールにテーパーをつけることが
できる。
ルを形成した後、コンタクトホー／Ｖｍに選択的にタン
グステンを形成し、続いて、コンタクトホール内に形成
したタングステンをマスクとして用い、全面をドライエ
ツチングすることにより、コンタクトホール上部の角を
取り除き、コンタクトホールにテーパーをつけることが
できる。
そのため、コンタクトホール部での上層の配線および保
護膜のカバレッジ特性が向上し、配線の信頼性が大幅に
向上する。
護膜のカバレッジ特性が向上し、配線の信頼性が大幅に
向上する。
第１図は本発明の一実施例における半導体装置の製造工
程を説明するための工程順断面図、第２図は従来の技術
を説明するだめの工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・１層めの配線、４・・・・・・絶縁膜、
６・・・・・・コンタクトホール、６・・・・・・タン
グステン、７・・・・・・２層めの配線、８・・・・・
・絶縁膜、９・・・・・・フォトレジスト。
程を説明するための工程順断面図、第２図は従来の技術
を説明するだめの工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・１層めの配線、４・・・・・・絶縁膜、
６・・・・・・コンタクトホール、６・・・・・・タン
グステン、７・・・・・・２層めの配線、８・・・・・
・絶縁膜、９・・・・・・フォトレジスト。
Claims (1)
- 第１の導電層を設けた半導体基板の表面に絶縁膜を被着
する工程と、上記第１の導電層上の上記絶縁膜にコンタ
クト窓を開孔する工程と、化学気相反応により上記コン
タクト窓部に露出した第１の導電層上にタングステンを
形成する工程と、上記タングステンをマスクに上記絶縁
膜の全面エッチングを行い、上記コンタクト窓上部にテ
ーパーを形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19746088A JPH0245934A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19746088A JPH0245934A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245934A true JPH0245934A (ja) | 1990-02-15 |
Family
ID=16374871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19746088A Pending JPH0245934A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448658B2 (en) | 2000-06-15 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having improved interconnection-wiring structures |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181030A (ja) * | 1983-03-30 | 1984-10-15 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-08-08 JP JP19746088A patent/JPH0245934A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181030A (ja) * | 1983-03-30 | 1984-10-15 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448658B2 (en) | 2000-06-15 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having improved interconnection-wiring structures |
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