KR100415045B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명은 기판 상의 절연막에 형성된 접속구 속에 도전성의 플러그를 구비하는 반도체 장치에 관한 것으로, 종래의 반도체 제조 장치를 이용하여 제조 방법을 복잡화시키지 않고, 리세스부에서의 금속막의 단차 피복성을 개선하여 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공한다.
제4 및 제5 층간 절연막을 형성하고, 제4 및 제5 층간 절연막을 관통하는 접속구를 형성한다. 접속구에 금속 플러그를 매립한 후, 제5 층간 절연막과 금속 플러그의 노출 표면을 CF4가스를 포함하는 분위기에서 드라이 에칭을 행하여 에치백을 실시한다. 이에 따라, 금속 플러그의 표면과 제5 층간 절연막 사이에서 발생되고 있던 단차 높이를 경감시킴과 함께, 접속구의 형상을 접속구의 개구 상단부만큼 개구경이 커지도록 정형한다. 다음에, 제5 층간 절연막 표면과 금속 플러그 표면을 산소를 함유하는 플라즈마 분위기에 노출시키거나, 혹은 수 10㎚∼400㎚의 파장의 광을 조사하거나, 혹은 Ar 가스를 이용한 스퍼터 에칭 처리를 실시한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는 반도체 기판 상에 형성된 절연막에 개구를 형성하고, 개구 내부에 도전체를 충전하여 전극을 형성한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 고집적화에 따라 반도체 장치의 내부 배선의 선 폭이나 접속구의 사이즈는 축소화되고 있다. 종래, 미세한 접속구를 통해 상층 배선과 하층 배선 또는 반도체 기판을 전기적으로 접속할 때, 접속구 내부에 금속막을 선택적으로 형성하는 플러그 기술이 일반적으로 이용되고 있다. 플러그 기술에서는 스퍼터링법에 의해 금속막을 형성하는 방법에서는 충분한 피복성을 얻는 것이 어렵기 때문에, CVD법에 의해 W 등의 고융점 금속막을 형성한 후 에치백을 실시함으로써 접속구 내부에 금속막을 선택적으로 형성하고 있다.
도 14∼도 18을 참조하여 상술한 플러그 기술을 이용한 반도체 장치와 그 제조 방법에 관해 설명한다.
우선, 도 14에 도시한 바와 같이, 반도체 기판(51) 상에 소자 분리용 산화막(52), 트랜지스터의 게이트 전극(53)과 소스/드레인 영역(54a∼54e), 제1 층간 절연막(55)을 형성한다. 제1 층간 절연막(55)에는 소스/드레인 영역(54b)에 관통하는 제1 접속구(56)를 형성한 후, 제1 층간 절연막(55) 표면과 제1 접속구(56)의 내부에 금속막을 충전하여 사진 제판 처리와 에칭 처리를 행하여 제1 배선층(57)을 형성한다.
다음에, 도 15에 도시한 바와 같이, 제1 배선층(57)을 피복하도록 제2 층간 절연막(58)을 형성한 후, 제1 층간 절연막(55), 제2 층간 절연막(58)을 관통하여 소스/드레인 영역(54a, 54c)에 관통하는 제2 접속구(59)를 형성한다. 계속해서 전면에 다결정 실리콘층을 형성하고, 사진 제판과 에칭 처리를 행하여 전하 축적 노드(이하스토리지 노드로 기재함 : 60)를 형성한다. 또한, 제3 절연막(61)을 얇게 형성한 후, 재차 다결정 실리콘층을 형성하고, 사진 제판과 에칭 처리를 행하여 전하 축적용 상부 전극(이하 셀 플레이트로 기재함 : 62)을 형성한다. 스토리지 노드(60), 제3 절연막(61) 및 셀 플레이트(62)에 의해 용량 소자가 형성된다. 축적 가능한 전하량은 스토리지 노드(60)의 표면적에 비례하고, 제3 절연막(61)의 막 두께에 반비례하지만, 소자의 미세화의 진행에 따라 스토리지 노드(60)의 사이즈도 작아지기 때문에, 일반적으로는 제3 절연막(61)의 막 두께의 박막화나 스토리지 노드(60)의 높이를 크게 함으로써 축적 가능한 전하량을 확보하는 등의 연구가 이루어지고 있다.
다음에, 도 16을 참조하여, 셀 플레이트(62)를 피복하도록 제4 층간 절연막(63)과 제5 층간 절연막(64)을 형성한 후, 주변 회로 영역에 있어서의 제5 층간 절연막(64), 제4 층간 절연막(63), 제2 층간 절연막(58), 제1 층간 절연막(55)을 관통하여 트랜지스터의 소스/드레인 영역(54d, 54e)에 관통하는 제3 접속구(65)를 형성한다.
여기서, 메모리셀 영역과 주변 회로 영역 사이에는 메모리셀 영역에 스토리지 노드(60)를 형성함으로써, 큰 표면 단차가 생긴다. 이 표면 단차가 사진 제판시의 초점 심도보다도 큰 경우에는 레지스트 패턴의 해상 불량이 생기는 경우가 있다. 또한, 후술하는 금속막의 에치백 처리를 실시하였을 때 단차부에서 고융점 금속막의 에치백 잔사가 생겨 전기적인 단락 불량을 야기한다.
스토리지 노드(60)의 높이의 증대와 함께 심각해지는 이러한 문제점을 경감하기 위해, 제4 층간 절연막(63)에는 통상 BPSG(Boro-Phospho Silicate Glass)를 이용한 평탄화 수법이 이용되고 있다. BPSG막은 800℃ 이상의 고온 상태에서 연화되어 표면이 평활한 플로우 형상으로 되기 때문에, 표면 단차의 경감이 가능하다. 평탄성이 B(붕소)나 P(인)의 농도에 의존하고, 고농도 조건만큼 평탄성에 뛰어나다. 또한, CMP(화학적 기계 연마: Chemical-Mechanical-Polishing)법에 의해, 제4 층간 절연막(63) 표면을 연마하고, 표면의 평탄성을 개선하는 경우도 있다.
도 17을 참조하여, 제3 접속구(65)의 내부와 제5 층간 절연막(64)의 표면을 피복하도록 제1 고융점 금속층(66)과 제2 고융점 금속층(67)을 형성한다. 제1 고융점 금속층(66)이나 제2 고융점 금속층(67)으로서는 통상 Ti나 W 혹은 이들 질화물, 규화물 등이 일반적으로 이용된다. 또한, 제5 층간 절연막(64)의 표면의 제1 고융점 금속층(66)과 제2 고융점 금속층(67)을 에칭 제거함으로써, 제3 접속구(65)의 내부에 만 제1 고융점 금속층(66)과 제2 고융점 금속층(67)으로 이루어지는 금속 플러그(68)를 형성한다.
이 후, 제5 층간 절연막(64)과 금속 플러그(68)를 피복하도록, 예를 들면 AlSi, AlSiCu나 AlCu 등의 알루미늄 합금으로 이루어지는 금속막(69) 및 반사 방지막(70)을 형성하고, 사진 제판 처리와 에칭 처리를 행하여 제2 배선층(71)을 형성한다. 알루미늄 등은 표면 반사율이 높기 때문에 사진 제판 처리에 의해 레지스트 패턴을 형성하는 것이 어렵기 때문에, 금속막(69)의 표면에는 반사 방지막(70)을 형성한다. 반사 방지막(70)으로서 TiN이나 WSi, MoSi, TiW, W 등의 고융점 금속막, 혹은 그 화합물이 일반적으로 이용된다. 반사 방지막(70)은 알루미늄 합금막 표면의 반사율의 저감과 함께 기계적 강도의 보강에 의한 신뢰성 향상으로서의 역할도 담당한다.
도 18은 도 17의 A로 나타낸 부분을 확대한 도면이다. 도 18에 도시한 바와 같이, 종래의 반도체 장치에서는 금속막(69)을 형성할 때 스퍼터법에 의해 성막을 행하기 때문에, 금속 플러그(68)의 리세스부[제5 층간 절연막(64)과 금속 플러그(68) 표면에 의한 단차)에서 금속막(69)의 피복이 열화되어 단선 불량을 일으키는 경우가 있다. 접속구의 사이즈의 축소와 함께 리세스부의 어스펙트비(접속구 사이즈에 대한 리세스 높이의 비)는 상승하고, 금속막의 단차 피복성은 열화되기 때문에, 디바이스의 미세화와 함께 문제는 심각해진다.
이러한 문제점을 해결하는 수법으로서, 예를 들면, 특개평7-288244호 공보, 특개평9-167797호 공보에 도전층을 형성한 후, CMP법(화학 기계 연마 : Chemical Mechanical Polishing)을 이용한 형성 수법으로 단차를 해소하는 기술이 개시되어 있다. 이 화학 기계 연마에 의해, 도전체 플러그를 형성하는 수법에서는 리세스를 작게 할 수 있고, RIE(Reactive Ion Etching)법에 의한 플러그 형성 수법에서의 문제점을 회피하는 것이 가능하다.
그러나, 연마 장치나 연마 후의 웨이퍼를 세정하기 위한 장치 등이 신규로 필요하게 되고 또한 접속구를 형성하는 절연막의 표면을 미리 CMP법에 의해 평탄화하여 둘 필요가 있어 제조 프로세스가 복잡해지는 등의 문제점이 있다. 또한, 다른 수법으로서 스퍼터법에 의해 금속막을 형성할 때, 400℃∼500℃ 정도의 고온 하에서 성막함으로써 금속막의 피복성을 개선하는 수법(고온 스퍼터법)이나 통상의 스퍼터법에 의해 성막을 행한 후, 400℃∼500℃ 정도의 고온 상태에서 금속막을 플로우시키는 수법(리플로우 스퍼터법) 등이 제안되고 있다.
이들 수법에 의해, 플러그의 리세스부에서의 피복성은 비약적으로 개선되지만, 어느 수법에 있어서도 스퍼터 장치에 새롭게 고온에 의한 사용에 견디는 개조가 필요한 것 외에, 고온 유지 후의 냉각 조건에 의해서는 금속막의 그레인에 기인한 막 표면의 요철이 심해지고, 이것에 기인하여 에칭 시의 잔차의 발생에 의한 제조 수율의 열화라는 문제점이 있다.
또한, CMP 법을 사용하지 않고 플러그 리세스를 경감시키는 수법으로서, 예를 들면, 특개평2-45934호 공보 및 특개평8-250590호 공보에는 플러그 형성 후에 절연막의 에칭을 행하여 플러그 리세스를 해소하는 수법이 개시되고 있다. 그러나, 특개평2-45934호 공보에 개시된 드라이 에칭에 의한 절연막의 에치백을 행하는 경우, 에칭 가스 중에 포함되는 F, C, O 등이 도전체 플러그 표면에 흡착되어 변질층을 형성하기 때문에, 플러그와 상층 배선과의 접촉 저항치가 불안정해 지는 문제점이 있다.
본 발명은 이하와 같은 종래의 반도체 장치 및 그 제조 방법에 있어서의 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은 종래의 반도체 제조 장치를 이용하여 제조 방법을 복잡화시키지 않고, 리세스부에서의 금속막의 단차 피복성을 개선하여 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1에 있어서의 반도체 장치의 단면 구조를 나타내는 모식도.
도 2는 본 발명의 실시예 1에 있어서의 반도체 장치의 제조 프로세스를 설명하기 위한 단면 구조도.
도 3은 본 발명의 실시예 1에 있어서의 반도체 장치의 제조 프로세스를 설명하기 위한 단면 구조도.
도 4는 본 발명의 실시예 1에 있어서의 반도체 장치의 제조 프로세스를 설명하기 위한 단면 구조도.
도 5는 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 프로세스를 설명하기 위한 단면 구조도.
도 6은 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 프로세스를 설명하기 위한 단면 구조도.
도 7은 본 발명의 실시예 3에 있어서의 반도체 장치의 단면 구조를 나타내는 모식도.
도 8은 본 발명의 실시예 3에 있어서의 반도체 장치의 제조 프로세스를 설명하기 위한 단면 구조도.
도 9는 본 발명의 실시예 3에 있어서의 반도체 장치의 제조 프로세스를 설명하기 위한 단면 구조도.
도 10은 본 발명의 실시예 4에 있어서의 반도체 장치를 나타내는 단면 구조도.
도 11은 본 발명의 실시예 4에 있어서의 반도체 장치의 제조 프로세스를 설명하기 위한 단면 구조도.
도 12는 본 발명의 실시예 5에 있어서의 반도체 장치의 제조 프로세스를 설명하기 위한 단면 구조도.
도 13은 본 발명의 실시예 5에 있어서의 반도체 장치의 제조 프로세스를 설명하기 위한 단면 구조도.
도 14는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면 구조도.
도 15는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면 구조도.
도 16은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면 구조도.
도 17은 종래의 반도체 장치의 단면 구조를 나타내는 모식도.
도 18은 도 17의 A부를 확대한 모식도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 분리 산화막
3 : 게이트 전극
4 : 소스/드레인 영역
5 : 제1 층간 절연막
6 : 제1 접속구
7 : 제1 배선층
8 : 제2 층간 절연막
9 : 제2 접속구
10 : 스토리지 노드
11 : 제3 절연막
12 : 셀 플레이트
13 : 제4 층간 절연막
14 : 제5 층간 절연막
15 : 제3 접속구
16 : 제1 고융점 금속층
17 : 제2 고융점 금속층
18 : 금속 플러그
19 : 금속막
20 : 반사 방지막
21 : 제2 배선층
22 : 제6 층간 절연막
본 발명에 따른 반도체 장치는 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치에 있어서, 제1 절연막과, 제1 절연막의 상층에 형성된 제2 절연막과, 제1 및 제2 절연막을 관통하는 접속구 내부에 충전된 도전성 플러그와, 제2 절연막의 상층에 도전성 플러그와 도통하도록 설치된 배선층을 구비하고, 도전성 플러그가 제2 절연막 표면보다 돌출된 형상이고, 접속구는 접속구의 개구 상단부에 근접할수록 개구경이 증대되어 있는 것이다.
또한, 본 발명에 따른 반도체 장치는 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치에 있어서, 제1 절연막과, 제1 절연막의 상층에 형성된 에칭 스토퍼막과, 제1 절연막 및 에칭 스토퍼막을 관통하는 제1 접속구 내부에 충전된 도전성 플러그와, 에칭 스토퍼막의 상층에 도전성 플러그와 도통하도록 설치된 배선층을 구비하고, 도전성 플러그가 에칭 스토퍼막 표면보다 돌출된 형상이다.
또한, 본 발명에 따른 반도체 장치는 에칭 스토퍼막의 상층에 형성된 제2 절연막을 또한 구비하고, 배선층은 제2 절연막에 형성된 제2 접속구에 매립되어 있으며, 제2 절연막의 막 두께와 거의 동일하다.
또한, 본 발명에 따른 반도체 장치는 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치에 있어서, 제1 절연막과, 제1 절연막의 상층에 형성된 에칭 스토퍼막과, 제1 절연막 및 에칭 스토퍼막을 관통하는 제1 접속구 내부에 충전된 제1 도전성 플러그와, 에칭 스토퍼막의 상층에 형성된 절연막 중에 제1 도전성 플러그와 도통하도록 설치된 제2 도전성 플러그를 구비하고, 제1 도전성 플러그가 에칭 스토퍼막 표면보다 돌출된 형상이다.
또한, 본 발명에 따른 반도체 장치는 제1 절연막이 산화막이고, 에칭 스토퍼막이 질화막이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 기판 상에 제1 절연막을 형성하는 공정과, 제1 절연막의 상층에 제2 절연막을 형성하는 공정과, 제1 및 제2 절연막을 관통하는 접속구를 형성하는 공정과, 접속구의 내부 및 제2 절연막의 표면에 도전막을 형성하고, 제2 절연막이 노출될 때까지 도전막을 에치백함으로써 접속구 내부에 도전성 플러그를 형성하는 공정과, 제2 절연막을 드라이 에칭에 의해 에치백하는 공정과, 산소 함유의 플라즈마 분위기에 노출시키거나, 또는 아르곤 스퍼터 에칭에 의한 클리닝을 행하거나, 혹은 UV광을 조사함으로써, 제2 절연막과 도전성 플러그의 노출면 상의 불순물을 제거하는 공정과, 제2 절연막의 상층에 도전성 플러그와 도통하도록 배선층을 형성하는 공정을 구비한 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 기판 상에 제1 절연막을 형성하는 공정과, 제1 절연막의 상층에 제2 절연막을 형성하는 공정과, 제1 및 제2 절연막을 관통하는 접속구를 형성하는 공정과, 접속구의 내부 및 제2 절연막의 표면에 도전막을 형성하고, 제2 절연막이 노출될 때까지 도전막을 에치백함으로써 접속구 내부에 도전성 플러그를 형성하는 공정과, 제2 절연막을 희불산에 의해 에칭 처리하는 공정과, 제2 절연막의 상층에 도전성 플러그와 도통하도록 배선층을 형성하는 공정을 구비한 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 기판 상에 제1 절연막을 형성하는 공정과, 제1 절연막의 상층에 에칭 스토퍼막을 형성하는 공정과, 에칭 스토퍼막의 상층에 제2 절연막을 형성하는 공정과, 제1 절연막, 에칭 스토퍼막 및 제2 절연막을 관통하는 접속구를 형성하는 공정과, 접속구의 내부 및 제2 절연막의 표면에 도전막을 형성하고, 제2 절연막이 노출될 때까지 도전막을 에치백함으로써 접속구 내부에 도전성 플러그를 형성하는 공정과, 에칭 스토퍼막 면이 노출될 때까지 제2 절연막을 제거하는 공정과, 에칭 스토퍼막의 상층에 도전성 플러그와 도통하도록 배선층을 형성하는 공정을 구비한 것이다.
<실시 형태>
실시예 1.
도 1은 본 발명의 실시예 1에 의한 반도체 장치의 단면 구조도이다. 실시예 1에 의한 메모리셀 영역에서는 반도체 기판(1)의 표면에 소자 분리 절연막(2)이 형성되어 있다. 소자 분리 절연막(2)에 의해 둘러싸인 반도체 기판(1) 표면에는 소스/드레인 영역(4a∼4e)이 형성되어 있다. 참조 부호 3은 게이트 전극, 참조 부호 5는 반도체 기판(1) 상에 형성된 제1 층간 절연막, 참조 부호 6은 제1 층간 절연막을 관통하여 트랜지스터의 소스/드레인 영역(4b)에 이르는 비트선 컨택트인 제1 접속구, 참조 부호 7은 제1 접속구 내부와 제6 층간 절연막 표면에 형성된 비트선인 제1 배선층, 참조 부호 8은 제1 배선층과 제1 층간 절연막의 표면을 피복하는 제2 층간 절연막이다.
참조 부호 9는 스토리지 노드 컨택트인 제2 접속구, 참조 부호 10은 예를 들면 폴리실리콘으로 이루어지는 스토리지 노드, 참조 부호 11은 용량 소자용 절연막인 제3 절연막, 참조 부호 12는 셀 플레이트이다. 스토리지 노드(10), 제3 절연막(11), 셀 플레이트(12)에 의해 용량 소자가 형성되어 있다.
참조부호 13은 용량 소자와 제2 층간 절연막(8) 표면을 피복하고, 예를 들면 BPSG 등의 산화막으로 이루어지는 제4 층간 절연막, 참조 부호 14는 제4 층간 절연막의 표면을 보호하고, 레지스트 패턴과의 밀착성을 개선하는 제5 층간 절연막이다. 제5 층간 절연막(14)은, 예를 들면 TEOS와 O3을 이용한 플라즈마 CVD법에 의해 형성되는 산화막이나 혹은 무기계의 SOG막, BPSG, 그 밖의 산화막이다. 참조 부호 15는 주변 회로 영역에 있어서의 제5 층간 절연막(14), 제4 층간 절연막(13), 제2 층간 절연막(8), 제1 층간 절연막(5)을 관통하여 트랜지스터의 소스/드레인 영역(4d, 4e)에 관통하는 제3 접속구이다.
참조 부호 16, 17은 예를 들면 Ti나 W 혹은 이들 질화물, 규화물 등으로 이루어지는 제1 및 제2 고융점 금속층, 참조 부호 18은 트랜지스터의 소스/드레인 영역(4d, 4e)에 이르는 제3 접속구(15) 내부에 형성된 금속 플러그이다. 참조 부호 19는 AlSi, AlSiCu, AlCu 등의 알루미늄 합금으로 이루어지는 금속막, 참조 부호 20은 TiN, WSi, MoSi, TiW, W 등의 고융점 금속막으로 이루어지는 반사 방지막, 참조 부호 21은 제2 배선층을 나타낸다.
도 2∼도 4는 본 발명의 반도체 장치의 제조 방법을 나타내는 단면 구조 모식도이고, 제3 접속구의 꼭대기 근방인 B부분을 확대하여 나타낸 단면 모식도이다. 또, 도 2에 도시한 구조를 얻기까지의 제조 방법은 종래 기술과 마찬가지이기 때문에 설명을 생략한다.
도 2에 도시한 바와 같이, 종래와 마찬가지의 방법에 의해 금속 플러그(18)를 접속구(15) 내부에 매립한 후에, 제5 층간 절연막(14)과 금속 플러그(18)의 노출 표면을 CF4가스를 포함하는 분위기에서 드라이 에칭을 행하여 에치백을 실시한다. 이에 따라, 금속 플러그(18)의 표면과 제5 층간 절연막(14) 사이에서 발생되고 있던 단차 높이를 경감시킴과 함께, 접속구의 형상을 접속구의 개구 상단부만큼 개구경이 커지도록 정형한다. 이 공정 후, 상층에 금속막(19)을 스퍼터법에 의해 형성한다.
이것에 의해, 리세스부에서의 금속막(19)의 피복성의 열화나 단선 불량의 문제점을 해소할 수 있다. 드라이 에칭에 의한 에치백 처리는, 예를 들면 CF4/O2/Ar의 혼합 가스, 혹은 CHF3/CF4/Ar의 혼합 가스를 이용한다. SiO막에 대한 에칭 처리를 실시할 때, CF4/O2/Ar의 혼합 가스, 혹은 CHF3/CF4/Ar의 혼합 가스를 이용한 에칭 처리에서는 금속막(18)에 대한 에칭 레이트가 상대적으로 충분히 작기 때문에, 개구부 내부에 충전된 금속 플러그(18)와 층간 절연막(14)과의 표면 단차(리세스)는 에치백량과 함께 감소한다. 또한, 에치백량과 함께 접속구의 상단부만큼 개구경이 커지는 형상으로의 정형이 진행되고, 절연막의 막 두께로 환산하여 수 10∼수 100㎚ 정도로 충분한 정형이 가능하다.
다음에, 도 3에 도시한 바와 같이, 제5 층간 절연막(14) 표면과 금속 플러그(18) 표면을 O(산소)를 함유한 플라즈마 분위기에 노출시키거나, 혹은 수 10㎚∼400㎚의 파장의 광을 조사하거나, 혹은 Ar 가스를 이용한 스퍼터 에칭 처리를 실시한다. 그리고, 도 4에 도시한 바와 같이, 금속막(19) 및 반사 방지막(20)으로 이루어지는 제2 배선층(21)을 형성한다.
도 2에 도시한 공정에 있어서, CF4가스를 포함하는 분위기에서 드라이 에칭에 의한 에치백을 실시할 때, 제5 층간 절연막(14)이나 금속 플러그(18)의 노출 표면에는 드라이 에칭 중의 분위기 중에 있는 C(탄소), F(불소)가 표면에 흡착되어 있다. 제5 층간 절연막의 표면에는 이 C나 F가 흡착된 층이 얇게 형성되어 있기 때문에, 제2 배선층을 형성했을 때 배선층과의 밀착성이 충분하지 않고, 반도체 장치의 제조 과정에 있어서, 후의 제조 공정에 있어서 300℃∼800℃ 정도의 열 처리가 가해졌을 때, 열적인 스트레스에 기인하여 배선 패턴에 박리가 발생하는 경우가 있다.
그래서, 에치백 후에 표면에 흡착된 C를 산소 플라즈마 중의 산소 래디컬에 의해 O(산소)와 결합시켜 가스화하여 제거한다. 혹은, 수 10㎚∼400㎚의 파장의 광을 조사하여 수 10㎚∼400㎚의 파장의 광을 조사했을 때 발생하는 O3에 의해 O(산소)와 결합시켜 제거하는 것도 가능하다. 또한, 표면에 흡착된 F는 열적으로 냉기되어 표면으로부터 가스 분위기 중으로 이탈된다.
Ar 가스를 이용한 스퍼터 에칭에서는, 제5 층간 절연막(14) 표면이나 금속 플러그(18) 표면에 흡착된 C나 F를 산화막이나 금속막과 동시에 에칭 제거하는 것이 가능하다. Ar 가스를 이용한 스퍼터 에칭을 행한 경우, 금속 플러그(18)와 층간 절연막(14) 사이에 표면 단차(플러그 리세스)가 있는 상황에서는, 깎여진 층간 절연막의 입자가 플러그 표면에 재부착됨으로써 금속 플러그(18)와 제2 금속 배선(21)과의 접촉 저항이 상승 혹은 접촉 불량을 야기하는 경우가 있다. 이 실시예 1에 있어서는 플러그 리세스를 해소하였기 때문에, 스퍼터된 입자가 재부착되어 접촉 저항치가 상승되거나 접속 불량을 야기하지 않는다. 따라서, 신뢰성이 높은 반도체 장치를 얻는 것이 가능해진다. 또한, 금속 플러그(18)가 제5 층간 절연막(14) 표면보다 돌출된 형상이기 때문에, 금속 플러그(18)와 제2 배선과의 접촉 면적이 커지고, 저항치의 저감이나 일렉트로 마이그레이션 수명의 개선 등의 전기 특성 상의 개선 경화를 기대할 수 있다.
실시예 2.
도 5 및 도 6은 실시예 2에 의한 반도체 장치의 제조 공정을 설명하기 위한단면 구조 모식도이고, 제3 접속구의 꼭대기 근방을 확대하여 나타낸 단면 모식도이다. 도 5에 도시한 구조를 얻기까지의 제조 방법은 실시예 1과 동일하기 때문에 설명을 생략한다.
도 5에 도시한 바와 같이, 제5 층간 절연막(14)의 표면을 예를 들면 희HF(불산) 용액에 의해 에치백함으로써 금속 플러그 리세스의 저감과 접속구의 꼭대기의 형상을 개선한다. 희HF에 의한 웨트 에칭에서는 등방적으로 에칭이 진행되기 때문에, 금속 플러그(18)의 꼭대기부 근방에서는 스퍼터법에 의해 금속막(19)을 형성할 때 어스펙트비가 작아지고, 도 6에 도시한 바와 같이 금속막(19)의 피복성을 개선하는 것이 가능하다. 도 5에 도시한 구조에서는 금속 플러그(18)가 돌출된 형상이 되기 때문에, 도 6에 도시한 바와 같이 제2 배선층(21)과 금속 플러그(18)와의 접촉 면적이 커지고, 저항치의 저감이나 일렉트로 마이그레이션 수명의 개선 등의 전기 특성 상의 개선 효과를 기대할 수 있다.
또한, 실시예 1과 같이 CF4가스를 이용한 드라이 에칭에 의한 에치백 처리에 의해 단차를 저감하지 않기 때문에, 제5 층간 절연막(14)이나 금속 플러그(18) 표면에 C나 F가 흡착됨으로써, 밀착성이 열화되는 등의 파생적인 문제점도 발생하지 않는다.
실시예 3.
도 7은 실시예 3에 의한 반도체 장치를 나타내는 단면 모식도이다. 또한, 도 8 및 도 9는 도 7에 도시한 반도체 장치의 제조 방법을 나타내는 단면 모식도이고, 도 7에 있어서의 C부분의 제3 접속구(15)의 꼭대기 근방을 확대한 단면 모식도이다.
도 7에 있어서는, 제4 층간 절연막(13)을 형성할 때까지는 실시예 1과 마찬가지로 형성된다.
제4 층간 절연막(13)을 형성한 후, 도 8에 도시한 바와 같이, 제5 층간 절연막(14)의 에치백에 있어서 제5 층간 절연막(14)보다 에칭 레이트가 작아지는 제6 층간 절연막(22)을 제4 층간 절연막(13) 상에 미리 형성하고, 계속해서 제5 층간 절연막(14)을 형성한다. 그리고, 사진 제판 처리와 드라이 에칭 처리에 의해 제4, 제6, 제5 층간 절연막을 관통하여 접속구(15)를 형성한다. 접속구(15) 내부를 실시예 1과 마찬가지로 제1 고융점 금속막(16) 및 제2 고융점 금속막(17)에 의해 충전한 후, RIE 법에 의한 에치백 처리를 행하여 제3 접속구(15) 내부에 금속 플러그(18)를 형성한다. 이 때, 금속 플러그(18)의 오버 에칭 처리에 의해 제5 층간 절연막(14) 표면과 금속 플러그(18) 표면에 단차(리세스)가 생긴다.
계속해서, 도 9에 도시한 바와 같이, 제5 층간 절연막(14)을 에칭 처리에 의해 제거하고, 제6 층간 절연막(22)을 노출시킨다. 제5 층간 절연막(14)의 에칭에 있어서는 금속 플러그(18)와 제6 층간 절연막(22)을 에칭하지 않는 조건을 선택하고, 선택적으로 제5 층간 절연막(14)만을 제거한다.
또한, 미리 제5 층간 절연막(14)의 막 두께를 리세스량과 동일해지도록 설정하여 둠으로써, 제5 층간 절연막(14)을 제거한 후에 금속 플러그(18)의 리세스를 해소할 수 있다. 혹은, 에칭 조건을 리세스량에 대해 크게 설정하여 둠으로써,제5 층간 절연막(14)의 제거 후에 플러그가 제6 층간 절연막(22) 표면으로부터 돌출된 형상이 되도록 설정하는 것도 가능하다.
제5 층간 절연막(14)으로서, 예를 들면 TEOS와 O3을 이용한 플라즈마 CVD법에 의해 형성되는 SiO막을 이용하여, 제6 층간 절연막(22)으로서는 감압 열 CVD법에 의해 형성되는 질화막을 이용하여, 제5 층간 절연막(14)의 에칭 레이트가 제6 층간 절연막(22)의 에칭 레이트에 비해 큰 재료를 선정함으로써, 제조 프로세스의 제어성을 개선하는 것이 바람직하다. 제5 층간 절연막(14)으로서는 희HF 용액에 대해, 에칭 레이트가 큰 막으로서 그 외에 예를 들면 용질 중에 유기 성분을 함유하지 않은 무기계의 SOG막이나 B나 P를 함유하는 CVD법에 의해 형성된 산화막 등이 있다.
이 후, 도 7에 도시한 바와 같이, 금속막(19) 및 반사 방지막(20)을 스퍼터링법에 의해 형성하여, 사진 제판 처리와 에칭 처리를 행하여 제2 배선층(21)을 형성한다.
이와 같이, 이 실시예 3에 있어서는 제5 층간 절연막(14)의 아래에 에칭 시에 스토퍼층으로서 작용하는 제6 층간 절연막(22)을 삽입한 구조로 하였기 때문에, 제5 층간 절연막(14)의 에치백 처리시에 에칭량이 변동됨으로써 금속 플러그(18)의 상부에서의 금속막(19)의 피복성이 변화된다고 하는 불안정 요인을 해소하여 안정성, 재현성 좋게 제조하는 것이 가능해진다.
실시예 4.
도 10은 실시예 4에 있어서의 반도체 장치를 나타내는 단면 모식도이다. 또한, 도 11A, 도 11B는 도 10에 있어서의 D부분의 제3 접속구의 꼭대기 근방을 확대한 단면 구조도이다.
실시예 4에서는 제4 층간 절연막(13), 제6 층간 절연막(22), 제5 층간 절연막(14)을 형성하여 제3 접속구(15)를 개구하고, 제1 고융점 금속막(16)과 제2 고융점 금속막(17)을 형성하며, RIE법에 의한 에치백 처리를 행하고, 제3 접속구(15) 내부에 금속 플러그(18)를 형성할 때까지는 실시예 3과 마찬가지로 형성된다.
계속해서, 도 11a에 도시한 바와 같이, 제5 층간 절연막(14)과 금속 플러그(18)를 피복하도록 레지스트(23)을 도포 형성하고, 사진 제판 처리를 행하여 배선 형성용의 레지스트 패턴(23)을 형성한다. 레지스트 패턴(23)을 마스크로서 제5 층간 절연막(14)을 이방성 에칭함으로써 배선 형성용의 홈(24)을 형성한다. 제5 층간 절연막(14)을 에칭하고, 홈 패턴(24)을 형성할 때 제6 층간 절연막(22)은 에칭 스토퍼층으로서 작용하고, 에칭은 제6 층간 절연막(22)의 표면에서 종단된다. 이 때문에, 후에 형성되는 제2 배선층(21)의 막 두께는 제5 층간 절연막(14)의 막 두께와 동일하게 규정하는 것이 가능하다.
도 11b에 도시한 바와 같이, 배선 형성용의 홈의 내부를 충전하도록 금속막으로 이루어지는 제2 배선층(21)을 형성한다. 계속해서, 제5 층간 절연막(14)의 표면의 금속막으로 이루어지는 제2 배선층을 RIE법 등의 수법에서 에치백하고, 배선 형성용의 홈 패턴(24)의 내부에만 금속막으로 이루어지는 제2 배선층(21)을 남김으로써, 제5 층간 절연막에 매립된 제2 배선층(21)을 형성한다.
이와 같이, 이 실시예 4에서는 금속 플러그(18)의 리세스 해소와 함께 상층 배선을 절연막 중에 매립하여 형성하기 때문에, 금속막의 단차 피복성의 해소와 동시에 상층 배선 표면의 요철이 없어져 다층 배선 구조의 실현이 용이해진다.
실시예 5.
도 12는 실시예 5에 의한 제조 방법을 나타내는 단면 모식도이고, 제3 접속구(15)의 꼭대기 근방을 확대하여 나타낸 단면 모식도이다. 도 12에 도시한 구조를 얻기까지의 제조 방법은 실시예 3에 있어서의 도 9까지의 제조 방법과 동일하기 때문에 설명을 생략한다.
도 12에 도시한 바와 같이, 제6 층간 절연막(22)과 금속 플러그(18)를 피복하도록, 제7 층간 절연막(25), 제8 층간 절연막(26), 제9 층간 절연막(27)을 형성하여 레지스트 패턴(도시하지 않음)을 마스크로서 사진 제판 처리와 에칭 처리를 행하고, 제7 층간 절연막(25), 제8 층간 절연막(26), 제9 층간 절연막(27)을 관통하는 제4 접속구(28)를 형성한다. 제4 접속구(28)는 제6 층간 절연막(22) 내지 금속 플러그(18)에 의해 에칭을 종단시켜 형성한다.
그리고, 도 13에 도시한 바와 같이, 레지스트 패턴을 제거한 후, 제9 층간 절연막(27)의 표면과 제4 접속구(28)의 내부에 제3 금속막(29) 및 제4 금속막(30)을 형성하고, 제3 금속막(29), 제4 금속막(30)을 에칭함으로써 접속구(28)의 내부에 금속 플러그(31)를 형성한다. 그리고, 제9 층간 절연막(27)을 에칭 처리에 의해 제거하고, 제8 층간 절연막(26)을 노출시킨다. 제9 층간 절연막(27)의 에칭에 있어서는 금속 플러그(31)와 제8 층간 절연막(26)을 에칭하지 않는 조건을 선택하고, 선택적으로 제8 층간 절연막(26)만을 제거한다.
이 실시예 5에 의한 제조 방법에서는 금속 플러그(18)와 금속 플러그(28)를 적층하여 형성한 경우에 있어서도, 미리 금속 플러그(18)가 절연막 표면에 돌출된 형상으로 형성되어 있기 때문에, 하층의 금속 플러그(18)의 상면 및 측면에 있어서 상층의 금속 플러그(31)와의 전기적인 접속이 가능하고, 전기 저항치의 저감과 안정화를 실현할 수 있다. 또한, 금속 플러그끼리를 직접 접속하는 것이 가능하고, 도 13에 도시한 바와 같이 금속 배선층을 통해 접속하는 경우에 비해 배선 레이아웃의 축소가 가능해져 칩 사이즈의 축소를 실현할 수 있다.
이상과 같이, 본 발명에 따른 반도체 장치에 따르면, 도전성 플러그가 제2 절연막 표면보다 돌출된 형상이고, 접속구는 접속구의 개구 상단부에 가까울수록 개구경이 증대되어 있기 때문에, 플러그 상에 설치된 배선층의 피복성을 개선하고, 반도체 장치의 신뢰성을 개선할 수 있다. 또한, 배선층과 도전성 플러그와의 접속 면적이 커지고, 저항치 저감의 개선 등의 전기 특성도 개선할 수 있다.
또한, 도전성 플러그가 에칭 스토퍼막 표면보다 돌출된 형상이기 때문에, 배선층과 도전성 플러그와의 접촉 면적이 커지고, 저항치의 저감의 개선 등의 전기 특성을 개선할 수 있다.
또한, 에칭 스토퍼막의 상층에 형성된 제2 절연막을 또한 구비하고, 배선층은 제2 절연막에 형성된 제2 접속구에 매립되어 있으며 제2 절연막의 막 두께와 거의 동일하기 때문에, 배선층을 제2 절연막 중의 제2 접속구에 매립하여 형성되기때문에, 배선층 표면의 요철이 없어지고, 다층 배선 구조의 실현이 용이해진다.
또한, 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치에 있어서, 제1 절연막과, 제1 절연막의 상층에 형성된 에칭 스토퍼막과, 제1 절연막 및 에칭 스토퍼막을 관통하는 제1 접속구 내부에 충전된 제1 도전성 플러그와, 에칭 스토퍼막의 상층에 형성된 절연막 중에 제1 도전성 플러그와 도통하도록 설치된 제2 도전성 플러그를 구비하고, 제1 도전성 플러그가 에칭 스토퍼막 표면보다 돌출된 형상이기 때문에, 돌출형 플러그를 적층하여 형성하여 배선층을 통하지 않고 접속함으로써 배선의 고밀도화를 도모하는 것이 가능해진다.
또한, 제1 절연막이 산화막이고, 에칭 스토퍼막이 질화막이기 때문에, 에칭의 제어를 할 수 있다.
또한, 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 기판 상에 제1 절연막을 형성하는 공정과, 제1 절연막의 상층에 제2 절연막을 형성하는 공정과, 제1 및 제2 절연막을 관통하는 접속구를 형성하는 공정과, 접속구의 내부 및 제2 절연막의 표면에 도전막을 형성하고, 제2 절연막이 노출될 때까지 도전막을 에치백함으로써 접속구 내부에 도전성 플러그를 형성하는 공정과, 제2 절연막을 드라이 에칭에 의해 에치백하는 공정과, 산소 함유의 플라즈마 분위기에 노출시키거나, 또는 아르곤 스퍼터 에칭에 의한 클리닝을 행하거나, 혹은 UV광을 조사함으로써, 제2 절연막과 도전성 플러그의 노출면 상의 불순물을 제거하는 공정과, 제2 절연막의 상층에 도전성 플러그와 도통하도록 배선층을 형성하는 공정을 구비하였기 때문에, 도전성 플러그와 제2 절연막의 리세스를 해소할 수 있음과 함께, 제2 절연막을 드라이 에칭에 의해 에치백할 때 제2 절연막과 도전성 플러그 표면에 흡착된 불순물을 제거하여 배선층과의 밀착성을 개선할 수 있다.
또한, 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 기판 상에 제1 절연막을 형성하는 공정과, 제1 절연막의 상층에 제2 절연막을 형성하는 공정과, 제1 및 제2 절연막을 관통하는 접속구를 형성하는 공정과, 접속구의 내부 및 제2 절연막의 표면에 도전막을 형성하여 제2 절연막이 노출될 때까지 도전막을 에치백함으로써 접속구 내부에 도전성 플러그를 형성하는 공정과, 제2 절연막을 희불산에 의해 에칭 처리하는 공정과, 제2 절연막의 상층에 도전성 플러그와 도통하도록 배선층을 형성하는 공정을 구비하였기 때문에, 도전성 플러그와 제2 절연막의 리세스를 해소할 수 있다.
또한, 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 기판 상에 제1 절연막을 형성하는 공정과, 제1 절연막의 상층에 에칭 스토퍼막을 형성하는 공정과, 에칭 스토퍼막의 상층에 제2 절연막을 형성하는 공정과, 제1 절연막, 에칭 스토퍼막 및 제2 절연막을 관통하는 접속구를 형성하는 공정과, 접속구의 내부 및 제2 절연막의 표면에 도전막을 형성하고, 제2 절연막이 노출될 때까지 도전막을 에치백함으로써 접속구 내부에 도전성 플러그를 형성하는 공정과, 에칭 스토퍼막 면이 노출될 때까지 제2 절연막을 제거하는 공정과, 에칭 스토퍼막의 상층에 도전성 플러그와 도통하도록 배선층을 형성하는 공정을 구비하였기 때문에, 제2 절연막의 제거에 있어서 스토퍼층을 설치함으로써 에치백량의 제어성을 개선할 수 있다.

Claims (3)

  1. 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치에 있어서,
    제1 절연막과,
    상기 제1 절연막의 상층에 형성된 제2 절연막과,
    상기 제1 및 제2 절연막을 관통하는 접속구 내부에 충전된 도전성 플러그와,
    상기 제2 절연막의 상층에 상기 도전성 플러그와 도통하도록 설치된 배선층을 포함하고,
    상기 도전성 플러그가 상기 제2 절연막 표면보다 돌출된 형상이고,
    상기 접속구는 접속구의 개구 상단부에 근접할수록 개구경이 증대되어 있는 것을 특징으로 하는 반도체 장치.
  2. 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치에 있어서,
    제1 절연막과,
    상기 제1 절연막의 상층에 형성된 에칭 스토퍼막과,
    상기 제1 절연막 및 에칭 스토퍼막을 관통하는 제1 접속구 내부에 충전된 도전성 플러그와,
    상기 에칭 스토퍼막의 상층에 상기 도전성 플러그와 도통하도록 설치된 배선층을 포함하고,
    주변 회로 영역에 있어서, 상기 도전성 플러그가 상기 에칭 스토퍼막 표면보다 돌출된 형상인 것을 특징으로 하는 반도체 장치.
  3. 기판 상의 절연막을 관통하는 도전성의 플러그를 포함하는 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    상기 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막의 상층에 제2 절연막을 형성하는 공정과,
    상기 제1 및 제2 절연막을 관통하는 접속구를 형성하는 공정과,
    상기 접속구의 내부 및 상기 제2 절연막의 표면에 도전막을 형성하고, 상기 제2 절연막이 노출될 때까지 상기 도전막을 에치백함으로써 상기 접속구 내부에 도전성 플러그를 형성하는 공정과,
    상기 제2 절연막을 드라이 에칭에 의해 에치백하는 공정과,
    산소 함유의 플라즈마 분위기에 노출시키거나, 또는 아르곤 스퍼터 에칭에 의한 클리닝을 행하거나, 혹은 UV광을 조사함으로써 상기 제2 절연막과 상기 도전성 플러그의 노출면 상의 불순물을 제거하는 공정, 및
    상기 제2 절연막의 상층에 상기 도전성 플러그와 도통하도록 배선층을 형성하는 공정을 포함한 반도체 제조 방법.
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