TW512344B - SDRAM having posted CAS function of JEDEC standard - Google Patents

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512344 A7 B7 7788piif.doc/008 五、發明說明（丨） 發明範圍 (請先閱讀背面之注意事項再填寫本頁) 本發明是有關於一種半導體元件’且特別是有關於 一種和時脈週期同步操作的同步動態隨機存取記憶體。 發明背景 通常，同步動態隨機存取記憶體的讀取動作或寫入 動作是利用記憶體晶片外部的時脈週期來操作在同步。在 動態隨機存取記憶體中’行位址探測指令’例如寫入指令 或讀取指令，在列位址探測動作指令後’提供一個預定時 序，這個預定時序是指位址探測到行位址探測的延遲 (tRCD )，也就是說，讀取指令或寫入指令能在列位址探 測動作指令後提供tRCD ;在同步動態隨機存取記憶體中’ tRCD通常需要二個或三個時脈週期’這時脈週期由tCC 來表示，所以tRCD是二個或三個tCC。 經濟部智慧財產局員工消費合作社印製 因此，在傳統的同步動態隨機存取記憶體中，慮及 tRCD，同步動態隨機存取記憶體的控制器須在列位址探測 動作指令後的一個適當時間提供一個讀取指令或寫入指 令。在傳統的方法中，同步動態隨機存取記憶體的控制器 或使用者必須考慮動態隨機存取記憶體的tRCD規格’以 及介於控制器與同步動態隨機存取記憶體的指令輸入接腳 間之匯流排的使用效率之衰減。由於這些問題之故，一個 名爲聯合電子元件工程會議（Joint Electronic Device Engineering Council，JEDEC)的國際電子標準組織提議 增加行位址探測潛伏功能（也稱爲延後行位址探測功能） 以及設定相對應的標準。JEDEC提議延後行位址探測功能 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 512344 A7 B7 7788piif.doc/008 五、發明說明U/ ) 是使用在雙倍資料速度2 ( Double Data Rate2，DDR2)同 步動態隨機存取記憶體上，這個DDR2同步動態隨機存 取記憶體是DDR同步動態隨機存取記憶體的升級版本。 同時，提議的JEDEC標準需要利用同步動態隨機存取記 憶體的延伸模式暫存器集合（Extended Mode Register Set， EMRS)，預先設定附加的行位址探測潛伏之tCC。 發明槪要 綜上所述，根據本發明之一種具有延後行位址探測 功能的同步半導體記憶體元件來解決習知技術的相關問 題。本發明提出之一種同步動態隨機存取記憶體，可以提 高介於同步動態隨機存取記憶體與外部控制器間之匯流排 的使用效率，以及符合JEDEC所公佈之延後行位址探測 功能的規定。 根據本發明之一特徵，提出一種具有延後行位址探 測功能之同步半導體記憶體元件，包括一個或多個指令輸 入接腳，係用來接收記憶體元件所提供的指令訊號。指令 解碼器是用來接收指令訊號，以及將指令訊號經解碼後輸 出解碼指令。寫入指令潛伏控制單元，用來接收指令解碼 器所輸出之解碼指令其中之一的寫入指令，以及根據預定 潛伏控制訊號，將寫入指令延遲一個時序，係等於N/2乘 上一個時脈週期，然後輸出這個延遲寫入指令。其中N是 大於等於零的整數，以及預定潛伏控制訊號的動作是根據 記憶體元件的延伸模式暫存器集合中的値來設定。 根據本發明之另一特徵，提出一種具有延後行位址 5 長尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注音？事項再填寫本頁) 震·-------訂--- 經濟部智慧財產局員工消費合作社印製 512344 A7 B7 7788piif.doc/008 五、發明說明（々） 探測功能之同步半導體記憶體元件，包括一個或多個指令 輸入接腳，係用來接收記憶體元件所提供的指令訊號。指 令解碼器是用來接收指令訊號，以及將指令訊號經解碼後 輸出解碼指令。讀取指令潛伏控制單元，用來指令解碼器 所輸出之解碼指令其中之一的接收讀取指令，以及根據預 定潛伏控制訊號，將讀取指令延遲一個時序係等於N/2乘 上一個時脈週期，然後輸出這個延遲讀取指令。其中N是 大於等於零的整數，以及預定潛伏控制訊號是根據延伸模 式暫存器集合中的値來設定。 根據本發明之再一特徵，提出一種同步半導體記憶 體元件具有延後行位址探測功能，包括一個或多個位址輸 入接腳，係用來接收記憶體元件所提供的位址訊號。行位 址決定單元，係用來接收位址訊號，以及當位址訊號爲行 位址訊號時，將位址訊號輸出到行位址路逕。行位址潛伏 控制單元係位於行位址路徑，根據預定潛伏控制訊號，將 行位址訊號延遲一個時序係等於N/2乘上一個時脈週期， 然後輸出這個延遲行位址訊號。其中N是大於等於零的整 數，以及預定潛伏控制訊號是根據延伸模式暫存器集合中 的値來設定。 根據本發明之又一特徵，提出一種同步半導體記憶 體元件具有延後行位址探測功能，包括一個或多個指令輸 入接腳，係用來接收記憶體元件所提供的指令訊號。指令 解碼器是用來接收指令訊號，以及將指令訊號經解碼後輸 出解碼指令。寫入指令潛伏控制單元，用來接收指令解碼 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- ^•1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 512344 A7 B7 7788piif.doc/008 五、發明說明（k) 器所輸出之解碼指令其中之一的寫入指令，以及根據預定 潛伏控制訊號，將寫入指令延遲一個時序係等於N/2乘上 一個時脈週期，然後輸出這個延遲寫入指令。讀取指令潛 伏控制單元，用來接收指令解碼器所輸出之解碼指令其中 之一的讀取指令，以及根據預定潛伏控制訊號，將讀取指 令延遲一個時序係等於N/2乘上一個時脈週期，然後輸出 延遲讀取指令。其中N是大於等於零的整數，以及預定潛 伏控制訊號是根據延伸模式暫存器集合中的値來設定。 根據本發明之另外一特徵，提出一種同步半導體記 憶體元件具有延後行位址探測功能，包括一個或多個指令 輸入接腳，係用來接收記憶體元件所提供的指令訊號。指 令解碼器是用來接收指令訊號，以及將指令訊號經解碼後 輸出解碼指令。寫入指令潛伏控制單元，用來接收指令解 碼器所輸出之解碼指令其中之一的寫入指令，以及根據預 定潛伏控制訊號，將寫入指令延遲一個時序係等於N/2乘 上一個時脈週期，然後輸出這個延遲寫入指令。讀取指令 潛伏控制單元，用來接收指令解碼器所輸出之解碼指令其 中之一的讀取指令，以及根據預定潛伏控制訊號，將讀取 指令延遲一個時序係等於N/2乘上一個時脈週期，然後輸 出延遲讀取指令。行位址決定單元，係用來接收位址訊號， 以及當位址訊號爲行位址訊號時，將位址訊號輸出到行位 址路逕。行位址潛伏控制單元係位於行位址路徑，根據預 定潛伏控制訊號，將行位址訊號延遲一個時序係等於N/2 乘上一個時脈週期，然後輸出這個延遲行位址訊號。其中 7 ^^:尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂---------^9— (請先閱讀背面之注咅？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 512344 A7 B7 7788piif.doc/008 五、發明說明（匕） N是大於等於零的整數，以及預定潛伏控制訊號是根據延 伸模式暫存器集合中的値來設定。 爲讓本發明之上述和其他目的、特徵、和優點能更 明顯易懂，下文特舉較佳實施例’並配合所附圖式，作詳 細說明如下： 圖式之簡單說明 第1A圖到第1C圖繪示的是根據本發明之一實施例 的一種具有延後行位址探測功能之同步動態隨機存取記憶 體的時序圖；_ 第2圖繪示的是根據本發明之一實施例的一種具有 延後行位址探測功能的同步動態隨機存取記憶體的方塊 圖；以及 第3圖繪示的是根據本發明之另一實施例的一種具 有延後行位址探測功能的同步動態隨機存取記憶體的方塊 圖。 圖式之標號說明 110 :指令輸入接腳 120:指令解碼器. 140 :寫入指令潛伏控制單元 142 :第一寫入延遲元件 144 :第二寫入延遲元件 160 :讀取指令潛伏控制單元 162 :第一讀取延遲元件 164 :第二讀取延遲元件 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------•裝--------訂---------^9— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 512344 A7 B7 7788piif.doc/008 五、發明說明（6 ) 182、184、186、188 :指令輸入緩衝器 200 :位址輸入緩衝器 210 :位址輸入腳位 220 :行位址潛伏控制單元 222 :第一行位址延遲元件 224 :第二行位址延遲元件 242 :列位址決定單元 244 :行位址決定單元 較佳實施例 根據JEDEC的延後行位址探測功能現在將詳細的描 述。如上所述，JEDEC的標準要求使用者在透過同步動態 隨機存取記憶體的延伸模式暫存器集合之前，設定附加的 行位址探測潛伏，即爲tCC。例如，假設使用者使用之同 步動態隨機存取記憶體的tRCD等於3CLK。如果同步動 態隨機存取記憶體的使用者想要在行位址探測動作指令後 再過3CLK的時間後，提供寫入指令或讀取指令，那麼延 後行位址探測模式會在EMRS中會被設定成模式“〇” ； 在本實施例中，同步動態隨機存取記憶體在內部不提供附 加的行位址探測潛伏給寫入指令或讀取指令。如果使用者 想要在行位址探測動作指令後再過2CLK的時間後，提供 寫入指令或讀取指令，’那麼延後行位址探測模式會在EMRS 中被設定成模式“V’ ；在本實施例中，同步動態隨機存 取記憶體在內部提供一個附加的1CLK行位址探測潛伏。 如果使用者將延後行位址探測模式設定爲模式“2” ，那 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------Aw ^--------1--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 512344 經濟部智慧財產局員工消費合作社印製 7788piif.doc/008 五、發明說明（〇 )

麼同步動態隨機存取記億體在內部會提供一個附加的 2CLK行位址探測潛伏。這些具有延後行位址探測功能之 同步動態隨機存取記憶體的操作都描述在第1Α圖到第1C 圖。 第1Α圖到第1C圖繪示的是本發明之一實施例之一 種具有延後行位址探測功能之同步動態隨機存取記憶體的 操作的時序圖。在這裡，本實施例假設tRCD是3CLK， 行位址探測潛伏是“3” ，以及突發長度是“4” 。附加的 行位址探測潛i犬提供一個讀取指令的實施例繪示在第1 A 圖到第1C圖。 第1A圖繪示的是當延後行位址探測模式設定在模式 “0”的時序圖。模式“〇”表示本實施例中不提供附加的 行位址探測潛伏。因此，讀取指令（RD)在行位址探測 動作指令（RA)後，再經過3CLK (也就是tRCD)才動 作。讀取資料（DQ)在讀取指令後，再經過3CLK (也就 是行位址探測潛伏）才被輸出。 第1B圖繪示的是當延後行位址探測模式設定在模式 “Γ的時序圖。模式“1”表示本實施例中附加的行位址 探測潛伏是1CLK。因此，讀取指令（RD)在行位址探測 動作指令（RA)後，再經過2CLK才動作。讀取資料（DQ) 在讀取指令後，再經過4CLK才被輸出；其中4CLK是由 附加的行位址探測潛伏（iCLK )和行位址探測潛伏 (3CLK)相加所得。 第1C圖繪示的是當延後行位址探測模式設定在模式 10 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -----------^-----------------^9— (請先閱讀背面之注意事項再填寫本頁) 512344 A7 B7 7788piif.doc/008 五、發明說明（¾ ) (請先閱讀背面之注意事項再填寫本頁) “2”的時序圖。模式“2”表示本實施例中附加的行位址 探測潛伏是2CLK。因此，讀取指令（RD)在行位址探測 動作指令（RA)後，再經過1CLK才動作。讀取資料（DQ) 在讀取指令後，再經過5CLK才輸出；其中5CLK是由附 加的行位址探測潛伏（2CLK)和行位址探測潛伏（3CLK) 相加所得。如同相關技藝中的普通技術所了解，由行位址 探測動作指令（RA)到輸出讀取資料（DQ)的時間是固 定。然而，如果利用延後行位址探測潛伏功能，那麼由列 位址探測動作指令（RA)到輸出讀取指令（RD)的時間 就能調整。 第2圖繪示的是本發明之一實施例之一種具有延後 行位址探測功能的同步動態隨機存取記憶體的方塊圖。同 步動態隨機存取記憶體具有一個或多個指令輸入接腳 110，指令輸入緩衝器182到188，指令解碼器120，寫入 指令潛伏控制單元140，以及讀取指令潛伏控制單元160。 經濟部智慧財產局員工消費合作社印製 透過指令輸入接腳110由外部（例如一些外部的半導 體記憶體元件）輸入指令訊號（/CS，/RAS，/CAS，以及 /WE)。根據每一個指令輸入緩衝器182到188，將輸出在 電晶體-電晶體邏輯（TTL)層級的指令訊號（/CS，/RAS， /CAS，以及/WE)轉換成互補金氧半導體（CMOS)層級。 指令解碼器接收以及解碼指令輸入緩衝器182到188所輸 出的指令訊號（PCS，PRAS，PCAS，以及PWE)，並根 據指令訊號（PCS,，PRAS，PCAS，以及PWE)輸出解碼 指令（PRAS—ACT，PREF，、、、，PREAD，PWRITE)。 11 $^尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 512344 A7 B7 7788piif.doc/008 五、發明說明（1 ) 寫入¥旨令潛伏控制單元140接收從指令解碼器120 所輸出的解碼指令（PRAS—ACT’PREF’PREAD’、、、， PWRITE )其中之一的寫入指令（P WRITE )，以及根據預 定潛伏控制訊號，將寫入指令（PWRITE)延遲〜個N/2 乘上一個時脈週期的時間，然後將這延遲寫入指令（PWA) 輸出。在這裡，N是一個大於等於零的整數，寫入指令 (PWRITE)倉g根據0，0.5，1，1.5，、、、等時間來延 遲。 寫入指令潛伏控制單元H0現在將詳細的描述。寫 入指令潛伏控制單元140具有第一寫入延遲元件142與第 二寫入延遲元件144,第一寫入傳輸閘到第四寫入傳輸閘 TGW1到TGW4。第一與第二寫入延遲元件142與144將 輸入訊號延遲一個時脈週期（1CLK)。每一個第一到第四 寫入傳輸閘TGW1到TGW4被輸入控制訊號所控制。每一 個第一到第四寫入傳輸閘TGW1到TGW4的結構是由 PMOS電晶體並聯NMOS電晶體所組成。那就是，PMOS 電晶體的汲極和NMOS電晶體的源極連接，以及PMOS 電晶體的源極和NMOS電晶體的汲極連接。控制訊號輸 入到PMOS電晶體的閘極，以及反向的控制訊號輸入到 NMOS電晶體的閘極；或是控制訊號輸入到NMOS電晶 體的閘極，以及反向的控制訊號輸入到PMOS電晶體的閘 極。 第一控制訊號（PRCD0)輸入到第一寫入傳輸閘TGW1 的NMOS電晶體，以及反向的第一控制訊號（PRCD0) 12 P張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 一 裝· 訂--------- <請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 512344 A7 B7 7788piif.doc/008 五、發明說明（β) (請先閱讀背面之注意事項再填寫本頁) 輸入到第一寫入傳輸閘TGW1的PMOS電晶體。因此，如 果第一控制訊號（PRCDO)操作在“高層級”，那麼第一 寫入傳輸閘導通。除此之外，如果第一控制訊號（PRCDO) 操作在“低層級”，那麼第一寫入傳輸閘關閉。如果第一 寫入傳輸閘導通，那麼寫入指令（PWRITE)會當作一個 延遲寫入指令（PWA)直接來輸出。 第二控制訊號（PRCD1 )輸入到第二寫入傳輸閘TGW2 的NMOS電晶體，以及反向的第二控制訊號（PRCD1) 輸入到第二寫入傳輸閘的PMOS電晶體。因此，如果第二 控制訊號（PRCD1)操作在“高層級”，那麼第二寫入傳 輸閘TGW2導通。除此之外，如果第二控制訊號（PRCD1) 操作在“低層級”，那麼第二寫入傳輸閘TGW2關閉。如 果第二寫入傳輸閘TGW2導通，那麼第一寫入延遲元件142 的輸出訊號（PREW1)會當作一個延遲寫入指令（PWA) 來輸出。 經濟部智慧財產局員工消費合作社印製 第三控制訊號（PRCD2)輸入到第三寫入傳輸閘TGW3 的NMOS電晶體，以及反向的第三控制訊號（PRCD2) 輸出到第三寫入傳輸閘TGW3的PMOS電晶體。因此，如 果第三控制訊號（PRCD2)操作在“高層級”，那麼第三 寫入傳輸閘TGW3導通。除此之外，如果第三控制訊號 (PRCD2)操作在“低層級”，那麼第三寫入傳輸閘TGW3 關閉。如果第三寫入傳輸閘TGW3導通，那麼第二寫入延 遲元件144的輸出訊號（PREW2)會當作一個延遲寫入指 令（PWA)來輸出。 13 張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 512344 A7 B7 7788piif.doc/008 五、發明說明（、）） 第一控制訊號（PRCDO)輸入到第四寫入傳輸閘 TGW4的PMOS電晶體，以及反向的第一控制訊號 (PRCDO)輸出到第四寫入傳輸閘TGW4的NMOS電晶 體。因此，如果第一控制訊號（PRCDO)操作在“高層級”， 那麼第四寫入傳輸閘TGW4關閉。除此之外，如果第一控 制訊號（PRCDO)操作在“低層級”，那麼第四寫入傳輸 閘TGW4導通。如果第四寫入傳輸閘TGW4導通，那麼寫 入指令（PWRITE)會輸入到第一寫入延遲元件142。 附加的行位址探測潛伏是由儲存在同步動態隨機存 取記憶體中的延伸模式暫存器集合（EMRS)的資訊位元 所設定。例如，當輸入同步動態隨機存取記憶體中的EMRS 指令時，一數値使儲存在EMRS中的預定位址訊號起作 用，以及附加的行位址探測潛伏根據這數値來決定。第一 控制訊號到第三控制訊號都是潛伏控制訊號。根據EMRS 中設定的附加的行位址探測潛伏之値，介於第一控制訊號 到第三控制訊號間之相對應的訊號操作在“高層級”，而 剩下的控制訊號則不操作。 延遲寫入指令（PWA)是寫入操作的主訊號，用來 控制本發明之具有延後行位址探測功能之同步動態隨機存 取記憶體的寫入資料的過程，以及相對應於不具有延後行 位址探測功能之習知同步動態隨機存取記憶體的寫入指 令。因此，根據使用延遲寫入指令（PWA)在使用習知同 步動態隨機存取記憶體的寫入指令（PWRITE)上，本發 明之具有延後行位址探測功能之同步動態隨機存取記憶體 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝--------訂------ (請先閱讀背面之注意事項再填寫本頁) 4«. 經濟部智慧財產局員工消費合作社印製 512344 A7 B7 7788piif.doc/008 五、發明說明（p) 的寫入操作過程和習知同步動態隨機存取記憶體的寫入操 作過程相同。 (請先閱讀背面之注意事項再填寫本頁) 讀取指令潛伏控制單元160在指令解碼器120輸出 解碼指令之間，接收讀取指令（PREAD)，以及根據潛伏 控制訊號，將讀取指令（PREAD)延遲一個時間相等於 (1/2X，X 爲整數；也就是 〇，〇·5，1，1.5，、、、之一） 乘上一個時脈週期，然後將延遲讀取指令（PCA)輸出。 讀取指令潛伏控制單元160的結構和寫入指令潛伏 控制單元140的結構相同、。然而，輸入到讀取指令潛伏控 制單元160的訊號是讀取指令，以及從讀取指令潛伏控制 單元160輸出的訊號是延遲讀取指令。不同於輸入到寫入 指令潛伏控制單元140,以及從寫入指令潛伏控制單元140 輸出的訊號。 經濟部智慧財產局員工消費合作社印製 讀取指令潛伏控制單元160現在將詳細的描述。讀 取指令潛伏控制單元160具有第一讀取延遲元件162與第 二讀取延遲元件164,以及第一讀取傳輸閘到第四讀取傳 輸閘TGR1到TGR4。第一讀取延遲元件162與第二讀取 延遲元件164相似於第一寫入延遲元件142與第二寫入延 遲元件144 ;第一與第二讀取延遲元件162與164將輸入 訊號延遲一個時脈週期（1CLK)。第一到第四讀取傳輸閘 TGR1到TGR4的結構分別和第一到第四寫入傳輸閘TGW1 到TGW4的結構相同。 控制訊號輸入到第一到第四讀取傳輸閘TGR1到 TGR4和控制訊號輸入到第一到第四寫入傳輸閘TGW1到 15 尺度適用中國國家標準（CNS)A4規格（210 X 297公爱Γ 512344 A7 B7 7788piif,doc/008 五、發明說明（丨27) TGW4相同。因此，如果第一控制訊號（PRCDO)動作， 那麼第一讀取傳輸閘TGR1導通，且讀取指令（PREAD) 會當作延遲讀取指令（PCA)直接輸出；同一時間，第四 讀取傳輸閘TGR4關閉，且不提供讀取指令到第一讀取延 遲元件162。 如果第二控制訊號（PRCD1)動作，由於第一控制 訊號（PRCDO)處於不動作狀態，那麼第四讀取傳輸閘TGR4 導通，且讀取指令（PREAD)被傳送到第一讀取延遲元件 162。同樣的，第二讀取傳輸閘TGR2導通時，第一讀取 延遲元件162的輸出訊號（PRER1)會當作延遲讀取指令 (PCA)來輸出。 如果第三控制訊號（PRCD2)動作，那麼第二讀取 延遲元件164的輸出訊號（PRER2)會當作延遲讀取指令 (PCA)來輸出。 延遲讀取指令（PCA)是讀取操作的主訊號，用來控 制本發明之同步動態隨機存取記億體之讀取資料的過程， 以及相對應於本發明之不具有延後行位址探測功能之習知 同步動態隨機存取記憶體的讀取指令。因此，根據使用延 遲讀取指令在習知同步動態隨機存取記憶體的讀取指令 上，具有延後行位址探測功能之同步動態隨機存取記憶體 的讀取操作過程和習知同步動態隨機存取記憶體的讀取操 作過程相同。 第三圖繪示的是本發明之另一實施例之一種具有延 後行位址探測功能的同步動態隨機存取記憶體的方塊圖。 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 裝--------訂---- 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 512344 7788piif.doc/008 __B7__ 五、發明說明（丨 同步動態隨機存取記憶體具有一個或多個位址輸入接腳 210，位址輸入緩衝器200，列位址決定單元242，行位址 決定單元244，以及行位址潛伏控制單元220。 透過指令輸入接腳210，位址訊號（ADDR)由外部 提供。位址輸入緩衝器200將由指令輸入接腳210輸入的 TTL層級之位址訊號（ADDR)轉換成CMOS層級訊號。 如果接收的位址訊號（ADDR )是列位址訊號 (RADDR)時，歹[H立;t止決定單元242將訊號輸出到歹[J位 址路徑。同樣地，如果接收的位址訊號（ADDR)是行位 址訊號（CADDR)時，行位址決定單元244將訊號輸出 到行位址路徑。列位址訊號（RADDR)透過列位址路徑 輸入到列位址解碼器（本圖式並未標示）；行位址訊號 (CADDR)透過行位址路徑輸入到行位址解碼器（本圖 式並未標示）。 然而，根據本發明之第二實施例之同步動態隨機存 取記憶體，在行位址路徑上具有行位址潛伏控制單元。也 就是，在行位址決定單元的輸出之後到行位址解碼器（本 圖式並未標示）之前的路徑。 行位址潛伏控制單元220接收從行位址決定單元244 輸出的行位址訊號（CADDR)，以及根據潛伏控制訊號， 將行位址訊號（CADDR)延遲一個時間等於（1/2X， X 爲整數，也就是〇，0.5，1，1.5，、、、之一）的時間乘 上一個時脈週期，然後將延遲行位址指令（PCADDR)輸 出。 17 ^^尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂---------^9. (請先閱讀背面之注音？事項再填寫本頁) 512344 A7 7788piif.doc/008 五、發明說明（（Ο 行位址潛伏控制單元220的結構也相同於寫入指令 潛伏控制單元140的結構與讀取指令潛伏控制單元16〇的 結構。然而，行位址潛伏控制單元220不同於寫入指令潛 伏控制單元140與讀取指令潛伏控制單元160的地方是 在，輸入到行位址潛伏控制單元220的訊號是行位址訊號 (CADDR)，以及從行位址潛伏控芾丨J單元220輸出的訊號 是延遲行位址訊號（PCADDR)。 行位址潛伏控制單元220現在將詳細的描述。行位 址潛伏控制單元220具有第一行位址延遲元件222，第二 行位址延遲元件224,以及第一行位址傳輸閘到第四行位 址傳輸閘TGA1到TGA4。第一與第二行位址延遲元件222 與224的功能和第一與第二寫入延遲元件142與144的功 能相同。第一到第四行位址傳輸閘TGA1到TGA4具有和 第一到第四寫入指令傳輸閘TGW1到TGW4相同的結構與 功能。因此，行位址潛伏控制單元220之結構與功能的解 說將因簡潔的目的而省略。 延遲行位址訊號（PCADDR)在行位址解碼器（本圖 式並未標示）中被解碼，以及在記憶體的細胞陣列中選擇 資料是寫入或讀出的行。 除了第3圖所繪示之行位址潛伏控制單元220，行位 址潛伏控制單元220也可以包含在接收行位址訊號的電路 中。在第3圖中，在輸入位址到位址緩衝器200後，將決 定輸入訊號是列位址訊號或是行位址訊號。然而，列位址 緩衝器與行位址緩衝器可以分別被包含。在本實施例中’ 18 t紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱^ -----------•裝--------訂--------- <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 512344 A7 B7 7788piif.doc/008 五、發明說明（A) 行位址潛伏控制單元22〇可以包含在行位址緩衝器中。如 果行位址解碼器被分割成主解碼器和預先解碼器，行位址 潛伏控制單元則能被行位址主解碼器或行位址預先解碼器 所執行。 在本發明之實施例的描述上，每一個延遲控制單元 140、160、以及220都具有兩個延遲元件。因此，附加的 行位址探測潛伏的範圍能設定爲2CLK。然而，這些延遲 元件能相互交換，以及根據這些延遲元件，附加的行位址 探測潛伏之値的範圍能被設定與被調整。 因此，根據本發明，當使用同步動態隨機存取記億 體時，外部的控制器或使用者能調整列位址探測動作指令 到行位址探測指令間的時間。因此，能提高介於同步動態 隨機存取記憶體與外部的控制器間之匯流排上的使用效 率。同樣的，本發明之同步動態隨機存取記憶體符合JEDEC 規定的延後行位址探測功能。 綜上所述，雖然本發明已以較佳實施例揭露如上’ 然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍內，當可作各種之更動與潤飾’因此 本發明之保護範圍當視後附之申請專利範圍所界定者爲 準。 19 -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 512344 A8 B8 7788piif.doc/008 六、申請專利範圍 1· 一種具有延後行位址探測功能之同步半導體記憶體 元件，包括： (請先閱讀背面之注意事項再填寫本頁) 一指令輸入接腳，用來接收該記憶體元件所提供之 一指令訊號； 一指令解碼器，用來接收該指令訊號，以及將該指 令訊號經解碼後輸出一解碼指令；以及 一寫入指令潛伏控制單元，用來接收該指令解碼器 所輸出之該解碼指令其中之一寫入指令，以及根據一預定 潛伏控制訊號人將該寫入指令延遲一時序係爲Ν/2乘上一 時脈週期，然後輸出一延遲寫入指令；其中Ν是大於等於 零的整數，以及該預定潛伏控制訊號的動作是根據該記憶 體單元之一延伸模式暫存器集合中的値來設定。 2.如申請專利範圍第1項所述之具有延後行位址探測 功能之同步半導體記憶體元件，其中該預定控制訊號包括 一第一控制訊號，一第二控制訊號，以及一第三控制訊號， 且該寫入潛伏控制單元包括： 一第一寫入延遲元件，係用來將該寫入指令延遲該 時脈週期，以及輸出一第一預備寫入指令； 經濟部智慧財產局員工消費合作社印製 一第二寫入延遲元件，係用來將該第一預備寫入指 令延遲該時脈週期，以及輸出一第二預備寫入指令； 一第一寫入傳輸閘，根據該第一控制訊號，將該寫 入指令作爲該延遲寫入指令來輸出； 一第二寫入傳輸閘，根據該該第二控制訊號，將該 第一預備寫入指令作爲該延遲寫入指令來輸出；以及 20 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） "~" 512344 A8 B8 C8 D8 7788piif.doc/008 六、申請專利範圍 一第三寫入傳輸閘，根據該第三控制訊號，將該第 二預備寫入指令作爲該延遲寫入指令來輸出。 3·如申請專利範圍第2項所述之具有延後行位址探測 功能之同步半導體記億體元件，其中該寫入指令潛伏控制 單元更包括一第四寫入傳輸閘，根據該第一控制訊號，將 該馬入指令作爲輸入到該第一寫入延遲之一輸入訊號來輸 出。 4· 一種具有延後行位址探測功能之同步半導體記憶體 元件，包括： 一指令輸入腳位，用來接收該記憶體元件所提供之 一指令訊號； 一指令解碼器，用來接收該指令訊號，以及將該指 令訊號經解碼後輸出一解碼指令；以及 一讀取指令潛伏控制單元，用來接收該指令解碼器 所輸出之該解碼指令其中之一讀取指令，以及根據一預定 潛伏控制訊號，將該讀取指令延遲一時序係爲N/2乘上一 時脈週期，然後輸出一延遲讀取指令；其中N是大於等於 零的整數，以及該預定潛伏控制訊號是根據一延伸模式暫 存器集合中的値來設定。 5.如申請專利範圍第4項所述之具有延後行位址探測 功能之同步半導體記憶體元件，其中該預定控制訊號包括 一第一控制訊號，一第二控制訊號，以及一第三控制訊號， 且該讀取潛伏控制單元包括： 一第一讀取延遲元件，係用來將該讀取指令延遲該 21 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閲 讀 背 面 之 注 意 事 項 ί裝 頁I I I I I I I 訂 經濟部智慧財產局員工消費合作社印製 512344 B8 7788piif.doc/008 六、申請專利範圍 時脈週期，以及輸出一第一預備讀取指令； (請先閲讀背面之注意事項再填寫本頁) 一第二讀取延遲元件，係用來將該第一預備讀取指 令延遲該時脈週期，以及輸出一第二預備讀取指令； 一第一讀取傳輸閘，根據該第一控制訊號，將該讀 取指令作爲該延遲讀取指令來輸出； 一第二讀取傳輸閘，根據該第二控制訊號，將該第 一預備讀取指令作爲該延遲讀取指令來輸出；以及 一第三讀取傳輸閘，根據該第三控制訊號，將該第 二預備讀取指令作爲該延遲讀取指令來輸出。 6.如申請專利範圍第5項所述之具有延後行位址探測 功能之同步半導體記憶體元件，其中該讀取指令潛伏控制 單元更包括一第四讀取傳輸閘，根據該第一控制訊號，將 該第一讀取指令作爲輸入到該第一讀取延遲之一輸入訊號 來輸出。 7· —種具有延後行位址探測功能之同步半導體記憶體 元件，包括： 一位址輸入接腳，用來接收該記憶體元件所提供之 一位址訊號； 經濟部智慧財產局員工消費合作社印制衣 一行位址決定單元，用來接收一位址訊號，以及當 該位址訊號爲一行位址訊號時，將該位址訊號輸出到一行 位址路逕；以及 一行位址潛伏控制單元，位於該行位址路徑，根據 一預定潛伏控制訊號，將該行位址訊號延遲一時序係爲N/2 乘上一時脈週期，然後輸出一延遲行位址訊號；其中N是 22 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 512344 7788piif.doc/008 六、申請專利範圍 大於等於零的整數，以及該預定潛伏控制訊號是根據一延 伸模式暫存器集合中的値來設定。 8. 如申請專利範圍第7項所述之具有延後行位址探測 功能之同步半導體記憶體元件，其中該預定潛伏控制訊號 包括一第一控制訊號，一第二控制訊號，以及一第三控制 訊號，且該行位址潛伏控制單元包括： 一第一行位址延遲元件，係用來將該行位址訊號延 遲該時脈週期，以及輸出一第一預備行位址訊號； 一第二行位址延遲元件，係用來將該第一預備行位 址訊號延遲該時脈週期，以及輸出一第二預備行位址訊 號； 一第一行位址傳輸閘，根據該第一控制訊號，將該 行位址訊號作爲該延遲行位址訊號來輸出； 一第二行位址傳輸閘，根據該第二控制訊號，將該 第一預備行位址訊號作爲該延遲行位址訊號來輸出；以及 一第三行位址傳輸閘，根據該第三控制訊號，將該 第二預備行位址訊號作爲該延遲行位址訊號來輸出。 9. 如申請專利範圍第8項所述之具有延後行位址探測 功能之同步半導體記憶體元件，其中該行位址潛伏控制單 元更包括一第四行位址傳輸閘，根據該第一控制訊號，將 該行位址訊號作爲輸入到該第一行位址延遲之一輸入訊號 來輸出。 10. 如申請專利範圍第7項所述之一種具有延後行位 址探測功能之同步半導體記憶體元件，更包括： 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) " ------------裝 (請先閱讀背面之注意事項再填寫本頁) 訂---------線y 經濟部智慧財產局員工消費合作社印製 512344 A8 B8 7788piif.doc/008 ^ JL/o 六、申請專利範圍 一行位址緩衝器，用來轉換該行位址訊號之一層級， 其中該行位址潛伏控制單元包含在該行位緩衝器中。 (請先閱讀背面之注意事項再填寫本頁) Π.如申請專利範圍第7項所述之具有延後行位址探 測功能之同步半導體記憶體元件，更包括： 一行位址解碼器，用來將該行位址訊號解碼，其中 該行位址潛伏控制單元包含在該行位址解碼器中。 12. —種具有延後行位址探測功能之同步半導體記憶 體元件，包括： 一指令轉入接腳，用來接收外部所提供之一指令訊 號； 一指令解碼器，用來接收該指令訊號，以及將該指 令訊號經解碼後輸出一解碼指令； 一寫入指令潛伏控制單元，用來接收該指令解碼器 所輸出之該解碼指令其中之一寫入指令，以及根據一預定 潛伏控制訊號，將該寫入指令延遲一時序係爲N/2乘上一 時脈週期，然後輸出一延遲寫入指令；以及 經濟部智慧財產局員工消費合作社印制衣 一讀取指令潛伏控制單元，用來接收該指令解碼器 所輸出之該解碼指令其中之一讀取指令，以及根據一預定 潛伏控制訊號，將該讀取指令延遲一時序係爲N/2乘上一 時脈週期，然後輸出一延遲讀取指令；其中N是大於等於 零的整數，以及該預定潛伏控制訊號是根據一延伸模式暫 存器集合中的値來設定。 13. 如申請專利範圍第12項所述之具有延後行位址探 測功能之同步半導體記憶體元件，其中該預定潛伏控制訊 24 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印制衣 512344 B8 7788piif.doc/008 JJo ------------ 六、申請專利範圍 號包括一第一控制訊號，一第二控制訊號，以及一第三控 制訊號，且該寫入潛伏控制單元包括： 一第一寫入延遲元件，係用來將該寫入指令延遲S亥 時脈週期，以及輸出一第一預備寫入指令； 一第二寫入延遲元件，係用來將該第一預備寫入指 令延遲該時脈週期，以及輸出一第二預備寫入指令； 一第一寫入傳輸閘，根據該第一控制訊號，將該寫 入指令作爲該延遲寫入指令來輸出； 一第二寫入傳輸閘，根據該該第二控制訊號，將該 第一預備寫入指令作爲該延遲寫入指令來輸出；以及 一第三寫入傳輸閘，根據該第三控制訊號，將該第 二預備寫入指令作爲該延遲寫入指令來輸出； 該讀取潛伏控制單元包括： 一第一讀取延遲元件，係用來將該讀取指令延遲該 時脈週期，以及輸出一第一預備讀取指令； 一第二讀取延遲元件，係用來將該第一預備讀取指 令延遲該時脈週期，以及輸出一第二預備讀取指令； 一第一讀取傳輸閘，根據該第一控制訊號，將該讀 取指令作爲該延遲讀取指令來輸出； 一第二讀取傳輸閘，根據該第二控制訊號，將該第 一預備讀取指令作爲該延遲讀取指令來輸出；以及 一第三讀取傳輸閘，根據該第三控制訊號，將該第 二預備讀取指令作爲該延遲讀取指令來輸出。 14·如申請專利範圍第13項所述之具有延後行位址探 25 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) -----------裝---- (請先閱讀背面之注意事項再填寫本頁) 訂---------線 經濟部智慧財產局員工消費合作社印製 512344 B8 7788piif.doc/008 六、申請專利範圍 測功能之同步半導體記憶體元件，其中該寫入指令潛伏控 制單元更包括一第四寫入傳輸閘，根據該第一控制訊號， 將該寫入指令作爲輸入到該第一寫入延遲之一輸入訊號來 輸出，以及該讀取指令潛伏控制單元更包括一第四讀取傳 輸閘，根據該第一控制訊號，將該第一讀取指令作爲輸入 到該第一讀取延遲之一輸入訊號來輸出。 15·—種具有延後行位址探測功能之同步半導體記憶 體元件，包括： 一指令轉入接腳，用來接收外部所提供之一指令訊 號； 一位址輸入接腳，用來接收該記憶體元件所提供之 一位址訊號； 一命令解碼器，用來接收該指令訊號，以及將該指 令訊號經解碼後輸出一解碼指令； 一寫入指令潛伏控制單元，用來接收該指令解碼器 所輸出之該解碼指令其中之一寫入指令，以及根據一預定 潛伏控制訊號，將該寫入指令延遲一時序係爲N/2乘上一 時脈週期，然後輸出一延遲寫入指令； 一讀取指令潛伏控制單元，用來接收該指令解碼器 所輸出之該解碼指令其中之一讀取指令，以及根據一預定 潛伏控制訊號，將該讀取指令延遲一時序係爲N/2乘上一 時脈週期，然後輸出一延遲讀取指令；以及 一行位址潛伏控制單元，位於該行位址路徑，根據 一預定潛伏控制訊號，將該行位址訊號延遲一時序係爲N/2 26 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 512344 B8 7788piifdoc/008 六、申請專利範圍 乘上一時脈週期，然後輸出一延遲行位址訊號；其中N是 大於等於零的整數，以及該預定潛伏控制訊號是根據一延 伸模式暫存器集合中的値來設定。 16.如申請專利範圍第15項所述之具有延後行位址探 測功能之同步半導體記憶體元件，其中該預定潛伏控制訊 號包括一第一控制訊號，一第二控制訊號，以及一第三控 制訊號，且該寫入潛伏控制單元包括： 一第一寫入延遲元件，係用來將該寫入指令延遲該 時脈週期，以及輸出一第一預備寫入指令； 一第二寫入延遲元件，係用來將該第一預備寫入指 令延遲該時脈週期，以及輸出一第二預備寫入指令； 一第一寫入傳輸閘，根據該第一控制訊號，將S亥寫 入指令作爲該延遲寫入指令來輸出； 一第二寫入傳輸閘，根據該該第二控制訊號，將g亥 第一預備寫入指令作爲該延遲寫入指令來輸出；以及 一第三寫入傳輸閘，根據該第三控制訊號，將該第 二預備寫入指令作爲該延遲寫入指令來輸出； 該讀取潛伏控制單元包括： 經濟部智慧財產局員工消費合作社印製 一第一讀取延遲元件，係用來將該讀取指令延遲該 時脈週期，以及輸出一第一預備讀取指令； 一第二讀取延遲元件，係用來將該第一預備讀取指 令延遲該時脈週期，以及輸出一第二預備讀取指令； 一第一讀取傳輸閘，根據該第一控制訊號，將該讀 取指令作爲該延遲讀取指令來輸出； 27 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 512344 A8 B8 C8 D8 7788piif.doc/008 六、申請專利範圍 一第二讀取傳輸閘，根據該第二控制訊號，將該第 一預備讀取指令作爲該延遲讀取指令來輸出；以及 一第三讀取傳輸閘，根據該第三控制訊號，將該第 二預備讀取指令作爲該延遲讀取指令來輸出； 該行位址潛伏控制單元包括： 一第一行位址延遲元件，係用來將該行位址訊號延 遲該時脈週期，以及輸出一第一預備行位址訊號； 一第二行位址延遲元件，係用來將該第一預備行位 址訊號延遲該時脈週期，以及輸出一第二預備行位址訊 號； 一第一行位址傳輸閛，根據該第一控制訊號，將該 行位址訊號作爲該延遲行位址訊號來輸出； 一第二行位址傳輸閘，根據該第二控制訊號，將該 第一預備行位址訊號作爲該延遲行位址訊號來輸出；以及 一第三行位址傳輸閘，根據該第三控制訊號，將該 第二預備行位址訊號作爲該延遲行位址訊號來輸出。 17.如申請專利範圍第16項所述之具有延後行位址探 測功能之同步半導體記憶體元件，其中該寫入指令潛伏控 制單元更包括： 一第四寫入傳輸閘，根據該第一控制訊號，將該寫 入指令作爲輸入到該第一寫入延遲之一輸入訊號來輸出； 該讀取指令潛伏控制單元更包括： 一第四讀取傳輸閘，根據該第一控制訊號，將該第 一讀取指令作爲輸入到該第一讀取延遲之一輸入訊號來輸 28 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱） -----------裝--------訂------丨！線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 512344 A8 B8 7788piif.doc/008 六、申請專利範圍 出； 該行位址潛伏控制單元更包括： 一第四行位址傳輸閘，根據該第一控制訊號，將該 行位址訊號作爲輸入到該第一行位址延遲之一輸入訊號來 輸出。 18. 如申請專利範圍第15項所述之具有延後行位址探 測功能之同步半導體記憶體元件，更包括一行位址緩衝 器，用來轉換該行位址訊號之一層級，其中該行位址潛伏 控制單元包含在該行位緩衝器中。 19. 如申請專利範圍第15項所述之具有延後行位址探 測功能之同步半導體記憶體元件，更包括一行位址解碼 器，係用來解碼該行位址訊號；其中該行位址潛伏控制單 元包含在該行位址解碼器中。 經濟部智慧財產局員工消費合作社印制农 9 2 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）