JP2001195884A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体装置とシステムコントローラ等との間
のデータ伝達の高速化を図った半導体装置を提供する。 【解決手段】 入力バッファ２２は、Ｈデータが伝達さ
れた場合には、原則として、相補な２つのストローブ信
号のうちの立上りエッジを使用してデータを取込む。デ
ータがＬである場合には、原則として、相補なデータの
うちの立下がりエッジを利用してデータを取込む。Ｌデ
ータからＨデータに変化するデータとストローブ信号の
立上りエッジとは遅延量が同程度であるため、データの
極性による遅延の変化に応じて高速にデータを受信する
ことができる。
のデータ伝達の高速化を図った半導体装置を提供する。 【解決手段】 入力バッファ２２は、Ｈデータが伝達さ
れた場合には、原則として、相補な２つのストローブ信
号のうちの立上りエッジを使用してデータを取込む。デ
ータがＬである場合には、原則として、相補なデータの
うちの立下がりエッジを利用してデータを取込む。Ｌデ
ータからＨデータに変化するデータとストローブ信号の
立上りエッジとは遅延量が同程度であるため、データの
極性による遅延の変化に応じて高速にデータを受信する
ことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には外部にデータバスが接続されるイン
ターフェイスを含む半導体装置に関する。
し、より特定的には外部にデータバスが接続されるイン
ターフェイスを含む半導体装置に関する。
【０００２】
【従来の技術】半導体装置が用いられるシステムの高速
化に伴い、たとえば、半導体装置のなかでも半導体記憶
装置では、データを外部から取込むために、データに同
期して周期的に変化するデータストローブ信号を用いる
仕様が提案されている。データストローブ信号は、デー
タの送出側から出力され、プリント基板上をデータバス
と平行に配置される信号線上を伝わってデータを受信す
る半導体装置に入力される。
化に伴い、たとえば、半導体装置のなかでも半導体記憶
装置では、データを外部から取込むために、データに同
期して周期的に変化するデータストローブ信号を用いる
仕様が提案されている。データストローブ信号は、デー
タの送出側から出力され、プリント基板上をデータバス
と平行に配置される信号線上を伝わってデータを受信す
る半導体装置に入力される。
【０００３】たとえば、現在の半導体装置、特にＤＤＲ
ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic
Random Access Memory）では、データストローブ信号
を授受する端子をチップに対して１つ備えている。
ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic
Random Access Memory）では、データストローブ信号
を授受する端子をチップに対して１つ備えている。
【０００４】図３０は、従来のデータストローブ信号と
データの関係を説明するための波形図である。
データの関係を説明するための波形図である。
【０００５】図３０を参照して、時刻ｔ１におけるスト
ローブ信号ＳＴＲＢの立下りエッジにおいて、データ信
号ＤＱのＬ（ロー）レベルがラッチされ半導体装置に取
込まれる。
ローブ信号ＳＴＲＢの立下りエッジにおいて、データ信
号ＤＱのＬ（ロー）レベルがラッチされ半導体装置に取
込まれる。
【０００６】時刻ｔ２では、ストローブ信号ＳＴＲＢの
立上りエッジにおいて、データ信号ＤＱのＨ（ハイ）レ
ベルがラッチされ半導体装置に取込まれる。
立上りエッジにおいて、データ信号ＤＱのＨ（ハイ）レ
ベルがラッチされ半導体装置に取込まれる。
【０００７】時刻ｔ３では、時刻ｔ２における場合と異
なり、ストローブ信号ＳＴＲＢの立上りエッジでデータ
ＤＱのＬレベルを取込み、時刻ｔ４では、時刻ｔ１の場
合と異なり、ストローブ信号ＳＴＲＢの立下りエッジで
データＤＱのＨレベルを取込んでいる。
なり、ストローブ信号ＳＴＲＢの立上りエッジでデータ
ＤＱのＬレベルを取込み、時刻ｔ４では、時刻ｔ１の場
合と異なり、ストローブ信号ＳＴＲＢの立下りエッジで
データＤＱのＨレベルを取込んでいる。
【０００８】このように、データストローブが１本の場
合には、データストローブの立上りエッジでデータのＨ
（ハイ）データ、Ｌ（ロー）データを取込み、同様に、
データストローブの立下りエッジでもデータのＨデー
タ、Ｌデータを取込む必要がある。
合には、データストローブの立上りエッジでデータのＨ
（ハイ）データ、Ｌ（ロー）データを取込み、同様に、
データストローブの立下りエッジでもデータのＨデー
タ、Ｌデータを取込む必要がある。
【０００９】したがって、データストローブ信号に対し
て、立上りエッジ、立下りエッジ間のタイミング精度が
要求される。
て、立上りエッジ、立下りエッジ間のタイミング精度が
要求される。
【００１０】そのため、現在、ストローブ信号を２つ使
用してデータを取込むタイミングを決めようというデフ
ァレンシャルデータストローブ方式が提案されている。
用してデータを取込むタイミングを決めようというデフ
ァレンシャルデータストローブ方式が提案されている。
【００１１】図３１は、デファレンシャルデータストロ
ーブによってデータを取込む説明をするための動作波形
図である。
ーブによってデータを取込む説明をするための動作波形
図である。
【００１２】図３１を参照して、２つのストローブ信号
は、データに同期して送られる相補なストローブ信号Ｓ
ＴＲＢ１、ＳＴＲＢ２である。半導体装置では、この相
補なストローブ信号ＳＴＲＢ１、ＳＴＲＢ２の波形の交
点でデータを取込むタイミングを決定する。
は、データに同期して送られる相補なストローブ信号Ｓ
ＴＲＢ１、ＳＴＲＢ２である。半導体装置では、この相
補なストローブ信号ＳＴＲＢ１、ＳＴＲＢ２の波形の交
点でデータを取込むタイミングを決定する。
【００１３】時刻ｔ１において、ストローブ信号ＳＴＲ
Ｂ１の立下りエッジとストローブ信号ＳＴＲＢ２の立上
りエッジが交差する時刻で、データ信号ＤＱのＬレベル
が半導体装置に取込まれる。
Ｂ１の立下りエッジとストローブ信号ＳＴＲＢ２の立上
りエッジが交差する時刻で、データ信号ＤＱのＬレベル
が半導体装置に取込まれる。
【００１４】同様に、時刻ｔ２において、ストローブ信
号ＳＴＲＢ１の立上りエッジとストローブ信号ＳＴＲＢ
２の立下りエッジが交差し、その時刻にデータ信号ＤＱ
のＨレベルが半導体装置に取込まれる。
号ＳＴＲＢ１の立上りエッジとストローブ信号ＳＴＲＢ
２の立下りエッジが交差し、その時刻にデータ信号ＤＱ
のＨレベルが半導体装置に取込まれる。
【００１５】
【発明が解決しようとする課題】しかしながら、デファ
レンシャルデータストローブ方式においては、ＳＳＯ
（Simultaneously Switching Output）と呼ばれる現象
で発生するデータのスキューによりデータストローブ信
号の精度を高く保つことができない。
レンシャルデータストローブ方式においては、ＳＳＯ
（Simultaneously Switching Output）と呼ばれる現象
で発生するデータのスキューによりデータストローブ信
号の精度を高く保つことができない。
【００１６】ＳＳＯについて簡単に説明する。半導体記
憶装置のように、多数の出力端子を有するデバイスにお
いては、多数の出力端子が同時にＨデータを出力する
と、デバイス内で電源電位が電圧降下を起こす。このた
め、出力されるＨデータが遅れる場合がある。また、多
数の出力端子が同時にＬデータを出力すると、デバイス
内部で接地電位が浮き上がり、Ｌデータが遅れたりす
る。このような現象をＳＳＯという。
憶装置のように、多数の出力端子を有するデバイスにお
いては、多数の出力端子が同時にＨデータを出力する
と、デバイス内で電源電位が電圧降下を起こす。このた
め、出力されるＨデータが遅れる場合がある。また、多
数の出力端子が同時にＬデータを出力すると、デバイス
内部で接地電位が浮き上がり、Ｌデータが遅れたりす
る。このような現象をＳＳＯという。
【００１７】図３２は、ＳＳＯによるスキューを説明す
るための図である。図３２を参照して、多数の出力端子
が同時にＨデータを出力すると、デバイス内で電源電位
が電圧降下を起こす。このため、出力されるＨデータが
遅れる。また、多数の出力端子が同時にＬデータを出力
すると、デバイス内部で接地電位が浮き上がり、Ｌデー
タが遅れる。
るための図である。図３２を参照して、多数の出力端子
が同時にＨデータを出力すると、デバイス内で電源電位
が電圧降下を起こす。このため、出力されるＨデータが
遅れる。また、多数の出力端子が同時にＬデータを出力
すると、デバイス内部で接地電位が浮き上がり、Ｌデー
タが遅れる。
【００１８】図３３は、ＳＳＯが発生した場合のストロ
ーブ信号に対するデータのタイミングマージンを説明す
るための図である。
ーブ信号に対するデータのタイミングマージンを説明す
るための図である。
【００１９】図３３を参照して、データ信号ＤＱ１〜Ｄ
Ｑｎ−１がＨデータを出力し、このときにデータ信号Ｄ
ＱｎがＬデータを出力する場合を考える。ＳＳＯのた
め、データ信号ＤＱｎに対してデータ信号ＤＱ１〜ＤＱ
ｎ−１が、スキューＴＤだけ遅れてデータが確定する。
したがって、時刻ｔ１においてデータ信号ＤＱｎがＬレ
ベルに立下り、スキューＴＤ分だけ遅れた時刻ｔ２にお
いてデータ信号ＤＱ１〜ＤＱｎ−１がＨレベルに立上が
る。
Ｑｎ−１がＨデータを出力し、このときにデータ信号Ｄ
ＱｎがＬデータを出力する場合を考える。ＳＳＯのた
め、データ信号ＤＱｎに対してデータ信号ＤＱ１〜ＤＱ
ｎ−１が、スキューＴＤだけ遅れてデータが確定する。
したがって、時刻ｔ１においてデータ信号ＤＱｎがＬレ
ベルに立下り、スキューＴＤ分だけ遅れた時刻ｔ２にお
いてデータ信号ＤＱ１〜ＤＱｎ−１がＨレベルに立上が
る。
【００２０】続いて、データ信号ＤＱ１〜ＤＱｎを取込
むためのストローブ信号ＤＱＳは、データ信号ＤＱ１〜
ＤＱｎが確定してから固定遅延時間Ｔｆｄ後の時刻ｔ３
において変化する。
むためのストローブ信号ＤＱＳは、データ信号ＤＱ１〜
ＤＱｎが確定してから固定遅延時間Ｔｆｄ後の時刻ｔ３
において変化する。
【００２１】そして、時刻ｔ４においてデータ信号ＤＱ
ｎがＬレベルからＨレベルに立上がる。
ｎがＬレベルからＨレベルに立上がる。
【００２２】このようにデータ信号にＳＳＯによるスキ
ューが生じた場合には、データをストローブ信号ＤＱＳ
で取込むことができる有効なウィンドウは、スキューＴ
Ｄ分だけ狭まってしまう。したがって、ストローブ信号
の取込エッジに対してセットアップ時間Ｔｓおよびホー
ルド時間Ｔｈはともに小さくなってしまう。
ューが生じた場合には、データをストローブ信号ＤＱＳ
で取込むことができる有効なウィンドウは、スキューＴ
Ｄ分だけ狭まってしまう。したがって、ストローブ信号
の取込エッジに対してセットアップ時間Ｔｓおよびホー
ルド時間Ｔｈはともに小さくなってしまう。
【００２３】つまり、複数の出力端子から出力されるデ
ータの組合せによって、データが出力されるタイミング
が早かったり遅かったりする。したがって、ストローブ
信号ＳＴＲＢ１、ＳＴＲＢ２が仮に正しいタイミングで
出力された場合でも、このＳＳＯによるスキューＴＤ分
だけデータを取込むタイミングを調整しなければ正しく
データが取込めないという問題点があった。
ータの組合せによって、データが出力されるタイミング
が早かったり遅かったりする。したがって、ストローブ
信号ＳＴＲＢ１、ＳＴＲＢ２が仮に正しいタイミングで
出力された場合でも、このＳＳＯによるスキューＴＤ分
だけデータを取込むタイミングを調整しなければ正しく
データが取込めないという問題点があった。
【００２４】また、従来のシステムでは、端子をプルア
ップする出力トランジスタおよびプルダウンする出力ト
ランジスタを持つデバイスにおいては、両方の特性を合
わせる必要がある。しかし、以下２つの問題があり調整
が非常に難しい。
ップする出力トランジスタおよびプルダウンする出力ト
ランジスタを持つデバイスにおいては、両方の特性を合
わせる必要がある。しかし、以下２つの問題があり調整
が非常に難しい。
【００２５】第１には、プルアップトランジスタとプル
ダウントランジスタの回路特性が異なる点が問題とな
る。たとえば、出力トランジスタとして、ＮチャネルＭ
ＯＳトランジスタを使用する場合、プルダウン用として
使うときには主として非飽和領域で動作する。一方、プ
ルアップ用として使うときには、主として飽和領域で動
作する。
ダウントランジスタの回路特性が異なる点が問題とな
る。たとえば、出力トランジスタとして、ＮチャネルＭ
ＯＳトランジスタを使用する場合、プルダウン用として
使うときには主として非飽和領域で動作する。一方、プ
ルアップ用として使うときには、主として飽和領域で動
作する。
【００２６】第２には、プルアップトランジスタとプル
ダウントランジスタがプロセスによる相異なる変動をす
るという点が問題となる。たとえば、プルアップ用とし
てＰチャネルＭＯＳトランジスタ、プルダウン用として
ＮチャネルＭＯＳトランジスタを使うときには、製造ば
らつきがＰチャネルＭＯＳトランジスタ、ＮチャネルＭ
ＯＳトランジスタで異なってしまう。
ダウントランジスタがプロセスによる相異なる変動をす
るという点が問題となる。たとえば、プルアップ用とし
てＰチャネルＭＯＳトランジスタ、プルダウン用として
ＮチャネルＭＯＳトランジスタを使うときには、製造ば
らつきがＰチャネルＭＯＳトランジスタ、ＮチャネルＭ
ＯＳトランジスタで異なってしまう。
【００２７】さらに、従来のオープンドレインシステム
ではプルダウントランジスタしか持っておらず、立上り
時間はターミネーションの抵抗によって定まる。このた
め、出力信号の立上り波形と立下り波形の遅延時間を合
せ込むことは非常に難しい。
ではプルダウントランジスタしか持っておらず、立上り
時間はターミネーションの抵抗によって定まる。このた
め、出力信号の立上り波形と立下り波形の遅延時間を合
せ込むことは非常に難しい。
【００２８】この発明の目的は、出力されるデータの極
性によってデータの遅延量が変化する場合でも正しく高
速にデータを取込むことができる半導体装置を提供する
ことである。
性によってデータの遅延量が変化する場合でも正しく高
速にデータを取込むことができる半導体装置を提供する
ことである。
【００２９】
【課題を解決するための手段】請求項１に記載の半導体
装置は、外部から与えられるデータ信号を受ける第１の
端子と、データ信号に同期してデータ信号の取込み時刻
の基準として外部から与えられる第１のストローブ信号
を受ける第２の端子と、第１のストローブ信号と相補な
第２のストローブ信号を外部から受ける第３の端子と、
信号波形が表わす論理値が遷移する部分をエッジと称す
るとき、第１、第２のストローブ信号のエッジからデー
タ信号を取込むデータ取込エッジを選択し、データ取込
エッジを基準にデータ信号を取込み、内部データ信号を
出力するデータ入力回路とを備え、データ入力回路は、
第１のストローブ信号のエッジと、第１のストローブ信
号のエッジに対応する第２のストローブ信号のエッジの
うち遅く入力されたいずれか一方のエッジをデータ取込
エッジとして選択する選択回路を含み、内部データ信号
に応じて動作する内部回路をさらに備える。
装置は、外部から与えられるデータ信号を受ける第１の
端子と、データ信号に同期してデータ信号の取込み時刻
の基準として外部から与えられる第１のストローブ信号
を受ける第２の端子と、第１のストローブ信号と相補な
第２のストローブ信号を外部から受ける第３の端子と、
信号波形が表わす論理値が遷移する部分をエッジと称す
るとき、第１、第２のストローブ信号のエッジからデー
タ信号を取込むデータ取込エッジを選択し、データ取込
エッジを基準にデータ信号を取込み、内部データ信号を
出力するデータ入力回路とを備え、データ入力回路は、
第１のストローブ信号のエッジと、第１のストローブ信
号のエッジに対応する第２のストローブ信号のエッジの
うち遅く入力されたいずれか一方のエッジをデータ取込
エッジとして選択する選択回路を含み、内部データ信号
に応じて動作する内部回路をさらに備える。
【００３０】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、選択回路は、第１
のストローブ信号のエッジが入力されたことを示す第１
の情報を保持する第１の保持回路と、第２のストローブ
信号のエッジが入力されたことを示す第２の情報を保持
する第２の保持回路と、第１の保持回路が第１の情報を
保持しており、かつ、第２の保持回路が第２の情報を保
持しているときに、データ取込エッジを出力するエッジ
出力回路と、エッジ出力回路の出力に応じて、第１、第
２の保持回路を初期状態にリセットするパルス発生回路
とを有する。
に記載の半導体装置の構成に加えて、選択回路は、第１
のストローブ信号のエッジが入力されたことを示す第１
の情報を保持する第１の保持回路と、第２のストローブ
信号のエッジが入力されたことを示す第２の情報を保持
する第２の保持回路と、第１の保持回路が第１の情報を
保持しており、かつ、第２の保持回路が第２の情報を保
持しているときに、データ取込エッジを出力するエッジ
出力回路と、エッジ出力回路の出力に応じて、第１、第
２の保持回路を初期状態にリセットするパルス発生回路
とを有する。
【００３１】請求項３に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、データ入力回路
は、第１のストローブ信号の立上りエッジおよび第２の
ストローブ信号の立上りエッジに応じてデータ信号を取
込む第１のデータ取込回路と、第１のストローブ信号の
立下りエッジおよび第２のストローブ信号の立下りエッ
ジに応じてデータ信号を取込む第２のデータ取込回路
と、データ取込エッジに応じて第１、第２のデータ取込
回路の出力を取込み、内部データ信号を確定させるデー
タ保持回路とをさらに含む。
に記載の半導体装置の構成に加えて、データ入力回路
は、第１のストローブ信号の立上りエッジおよび第２の
ストローブ信号の立上りエッジに応じてデータ信号を取
込む第１のデータ取込回路と、第１のストローブ信号の
立下りエッジおよび第２のストローブ信号の立下りエッ
ジに応じてデータ信号を取込む第２のデータ取込回路
と、データ取込エッジに応じて第１、第２のデータ取込
回路の出力を取込み、内部データ信号を確定させるデー
タ保持回路とをさらに含む。
【００３２】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置の構成に加えて、データ入力回路
は、第１のストローブ信号を受けて、第１の内部取込信
号および第１の内部取込信号と相補な第１の相補内部取
込信号を出力する第１の信号発生回路と、第２のストロ
ーブ信号を受けて、第２の内部取込信号および第２の内
部取込信号と相補な第２の相補内部取込信号を出力する
第２の信号発生回路と、第１の内部取込信号の立上りエ
ッジおよび第２の内部取込信号の立上りエッジにおいて
第１のデータ取込回路にデータの取込指示を行なう第１
の取込制御回路と、第１の相補内部取込信号の立上りエ
ッジおよび第２の相補内部取込信号の立上りエッジにお
いて第２のデータ取込回路にデータの取込指示を行なう
第２の取込制御回路とをさらに含む。
に記載の半導体装置の構成に加えて、データ入力回路
は、第１のストローブ信号を受けて、第１の内部取込信
号および第１の内部取込信号と相補な第１の相補内部取
込信号を出力する第１の信号発生回路と、第２のストロ
ーブ信号を受けて、第２の内部取込信号および第２の内
部取込信号と相補な第２の相補内部取込信号を出力する
第２の信号発生回路と、第１の内部取込信号の立上りエ
ッジおよび第２の内部取込信号の立上りエッジにおいて
第１のデータ取込回路にデータの取込指示を行なう第１
の取込制御回路と、第１の相補内部取込信号の立上りエ
ッジおよび第２の相補内部取込信号の立上りエッジにお
いて第２のデータ取込回路にデータの取込指示を行なう
第２の取込制御回路とをさらに含む。
【００３３】請求項５に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、第１の取込制御回
路は、第１の取込制御回路の出力信号の立上りエッジに
応じてパルスを発生する第１のパルス発生回路と、第２
の取込制御回路の出力信号の立上りエッジに応じてパル
スを発生する第２のパルス発生回路と、第１、第２のパ
ルス発生回路の出力に応じて第１、第２のストローブ信
号の立上りエッジに応じたパルスを出力するパルス合成
回路とを含む。
に記載の半導体装置の構成に加えて、第１の取込制御回
路は、第１の取込制御回路の出力信号の立上りエッジに
応じてパルスを発生する第１のパルス発生回路と、第２
の取込制御回路の出力信号の立上りエッジに応じてパル
スを発生する第２のパルス発生回路と、第１、第２のパ
ルス発生回路の出力に応じて第１、第２のストローブ信
号の立上りエッジに応じたパルスを出力するパルス合成
回路とを含む。
【００３４】請求項６に記載の半導体装置は、請求項３
に記載の半導体装置の構成に加えて、データ入力回路
は、データ信号を受けて中間データ信号と中間データ信
号と相補な相補中間データ信号とを出力する相補データ
発生回路をさらに含み、第１のデータ取込回路は、中間
データ信号を入力に受け、第２のデータ取込回路は、相
補中間データ信号を入力に受ける。
に記載の半導体装置の構成に加えて、データ入力回路
は、データ信号を受けて中間データ信号と中間データ信
号と相補な相補中間データ信号とを出力する相補データ
発生回路をさらに含み、第１のデータ取込回路は、中間
データ信号を入力に受け、第２のデータ取込回路は、相
補中間データ信号を入力に受ける。
【００３５】請求項７に記載の半導体装置は、請求項６
に記載の半導体装置の構成に加えて、相補データ発生回
路は、参照電位を負入力ノードに受け、データ信号を正
入力ノードに受けて中間データ信号を発生する第１の差
動増幅回路と、参照電位を正入力ノードに受け、データ
信号を負入力ノードに受けて相補中間データ信号を発生
する第２の差動増幅回路とを有する。
に記載の半導体装置の構成に加えて、相補データ発生回
路は、参照電位を負入力ノードに受け、データ信号を正
入力ノードに受けて中間データ信号を発生する第１の差
動増幅回路と、参照電位を正入力ノードに受け、データ
信号を負入力ノードに受けて相補中間データ信号を発生
する第２の差動増幅回路とを有する。
【００３６】請求項８に記載の半導体装置は、請求項６
に記載の半導体装置の構成に加えて、相補データ発生回
路は、データ信号を参照電位と比較して内部データ信号
および相補内部データ信号を出力する差動増幅回路を有
する。
に記載の半導体装置の構成に加えて、相補データ発生回
路は、データ信号を参照電位と比較して内部データ信号
および相補内部データ信号を出力する差動増幅回路を有
する。
【００３７】請求項９に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第１の端子は、第
１の電源電位に抵抗を介して固定される外部データバス
に接続され、内部回路の出力に応じて第１の端子を第１
の電源電位と異なる第２の電源電位に結合させるトラン
ジスタをさらに備える。
に記載の半導体装置の構成に加えて、第１の端子は、第
１の電源電位に抵抗を介して固定される外部データバス
に接続され、内部回路の出力に応じて第１の端子を第１
の電源電位と異なる第２の電源電位に結合させるトラン
ジスタをさらに備える。
【００３８】請求項１０に記載の半導体装置は、外部か
ら与えられるデータ信号を受ける第１の端子と、データ
信号に同期してデータ信号の取込み時刻の基準として外
部から与えられる第１のストローブ信号を受ける第２の
端子と、第１のストローブ信号と相補な第２のストロー
ブ信号を外部から受ける第３の端子と、信号波形が表わ
す論理値が遷移する部分をエッジと称するとき、第１、
第２のストローブ信号のエッジからデータ信号を取込む
データ取込エッジを選択し、データ取込エッジを基準に
データ信号を取込み、内部データ信号を出力するデータ
入力回路とを備え、データ入力回路は、データ信号のレ
ベルがハイレベルの場合には、第１、第２のストローブ
信号のうちの立上りエッジで取込み時刻を示す信号に応
じてデータ信号を取込み、データ信号のレベルがローレ
ベルの場合には、第１、第２のストローブ信号のうち立
下りエッジで取込み時刻を示す信号に応じてデータ信号
を取込む。
ら与えられるデータ信号を受ける第１の端子と、データ
信号に同期してデータ信号の取込み時刻の基準として外
部から与えられる第１のストローブ信号を受ける第２の
端子と、第１のストローブ信号と相補な第２のストロー
ブ信号を外部から受ける第３の端子と、信号波形が表わ
す論理値が遷移する部分をエッジと称するとき、第１、
第２のストローブ信号のエッジからデータ信号を取込む
データ取込エッジを選択し、データ取込エッジを基準に
データ信号を取込み、内部データ信号を出力するデータ
入力回路とを備え、データ入力回路は、データ信号のレ
ベルがハイレベルの場合には、第１、第２のストローブ
信号のうちの立上りエッジで取込み時刻を示す信号に応
じてデータ信号を取込み、データ信号のレベルがローレ
ベルの場合には、第１、第２のストローブ信号のうち立
下りエッジで取込み時刻を示す信号に応じてデータ信号
を取込む。
【００３９】請求項１１に記載の半導体装置は、請求項
１０に記載の半導体装置の構成に加えて、データ入力回
路は、第１のストローブ信号の立上りエッジおよび第２
のストローブ信号の立上りエッジに応じてデータ信号を
取込む第１のデータ取込回路と、第１のストローブ信号
の立下りエッジおよび第２のストローブ信号の立下りエ
ッジに応じてデータ信号を取込む第２のデータ取込回路
と、第１、第２のデータ取込回路の出力を取込み、内部
データ信号を確定させるデータ保持回路とをさらに含
む。
１０に記載の半導体装置の構成に加えて、データ入力回
路は、第１のストローブ信号の立上りエッジおよび第２
のストローブ信号の立上りエッジに応じてデータ信号を
取込む第１のデータ取込回路と、第１のストローブ信号
の立下りエッジおよび第２のストローブ信号の立下りエ
ッジに応じてデータ信号を取込む第２のデータ取込回路
と、第１、第２のデータ取込回路の出力を取込み、内部
データ信号を確定させるデータ保持回路とをさらに含
む。
【００４０】請求項１２に記載の半導体装置は、外部か
ら与えられるデータ信号を受ける第１の端子と、データ
信号に同期してデータ信号の取込み時刻の基準として外
部から与えられる第１のストローブ信号を受ける第２の
端子と、第１のストローブ信号と相補な第２のストロー
ブ信号を外部から受ける第３の端子と、信号波形が表わ
す論理値が遷移する部分をエッジと称するとき、第１、
第２のストローブ信号のエッジからデータ信号を取込む
データ取込エッジを選択し、データ取込エッジを基準に
データ信号を取込み、内部データ信号を出力するデータ
入力回路とを備え、データ信号は、第１のデータと、第
１のデータの後に入力される第２のデータとを含み、デ
ータ入力回路は、第２のデータに同期して入力される第
１、第２のストローブ信号のエッジのうちのいずれか一
方を第２のデータを取込むためのデータ取込みエッジと
して、第１のデータに応じて選択するストローブ選択回
路を含み、内部データ信号に応じて動作する内部回路を
さらに備える。
ら与えられるデータ信号を受ける第１の端子と、データ
信号に同期してデータ信号の取込み時刻の基準として外
部から与えられる第１のストローブ信号を受ける第２の
端子と、第１のストローブ信号と相補な第２のストロー
ブ信号を外部から受ける第３の端子と、信号波形が表わ
す論理値が遷移する部分をエッジと称するとき、第１、
第２のストローブ信号のエッジからデータ信号を取込む
データ取込エッジを選択し、データ取込エッジを基準に
データ信号を取込み、内部データ信号を出力するデータ
入力回路とを備え、データ信号は、第１のデータと、第
１のデータの後に入力される第２のデータとを含み、デ
ータ入力回路は、第２のデータに同期して入力される第
１、第２のストローブ信号のエッジのうちのいずれか一
方を第２のデータを取込むためのデータ取込みエッジと
して、第１のデータに応じて選択するストローブ選択回
路を含み、内部データ信号に応じて動作する内部回路を
さらに備える。
【００４１】請求項１３に記載の半導体装置は、請求項
１２に記載の半導体装置の構成に加えて、データ入力回
路は、第１のストローブ信号に応じてデータ信号を保持
する第１の保持回路と、第２のストローブ信号に応じて
データ信号を保持する第２の保持回路と、ストローブ選
択回路の出力に応じて第１、第２の保持回路のいずれか
一方を選択するデータ選択回路とをさらに含む。
１２に記載の半導体装置の構成に加えて、データ入力回
路は、第１のストローブ信号に応じてデータ信号を保持
する第１の保持回路と、第２のストローブ信号に応じて
データ信号を保持する第２の保持回路と、ストローブ選
択回路の出力に応じて第１、第２の保持回路のいずれか
一方を選択するデータ選択回路とをさらに含む。
【００４２】請求項１４に記載の半導体装置は、請求項
１３に記載の半導体装置の構成に加えて、データ入力回
路は、データ選択回路の出力を保持するラッチ回路をさ
らに含み、ストロープ選択回路は、ハイレベルのデータ
信号が与えられた場合にラッチ回路の保持値が相当する
ときは、第１、第２の保持回路のうち立下りエッジでデ
ータ信号を取込んだ保持回路を選択するようにデータ選
択回路に指示し、ローレベルのデータ信号が与えられた
場合にラッチ回路の保持値が相当するときは、第１、第
２の保持回路のうち立上りエッジでデータ信号を取込ん
だ保持回路を選択するようにデータ選択回路に指示す
る。
１３に記載の半導体装置の構成に加えて、データ入力回
路は、データ選択回路の出力を保持するラッチ回路をさ
らに含み、ストロープ選択回路は、ハイレベルのデータ
信号が与えられた場合にラッチ回路の保持値が相当する
ときは、第１、第２の保持回路のうち立下りエッジでデ
ータ信号を取込んだ保持回路を選択するようにデータ選
択回路に指示し、ローレベルのデータ信号が与えられた
場合にラッチ回路の保持値が相当するときは、第１、第
２の保持回路のうち立上りエッジでデータ信号を取込ん
だ保持回路を選択するようにデータ選択回路に指示す
る。
【００４３】請求項１５に記載の半導体装置は、請求項
１４に記載の半導体装置の構成に加えて、データ入力回
路は、第１のストローブ信号の立上りエッジと立下りエ
ッジとに応じてそれぞれ第１、第２のパルス信号を発生
し、第２のストローブ信号の立上りエッジと立下りエッ
ジとに応じてそれぞれ第３、第４のパルス信号を発生す
るパルス信号発生回路をさらに含み、第１の保持回路
は、第１、第２のパルス信号に応じてデータ信号を保持
し、第２の保持回路は、第３、第４のパルス信号に応じ
てデータ信号を保持し、ストロープ選択回路は、第１、
第２のパルス信号を受けて、第１の保持回路が第１のス
トローブ信号の立上りエッジと立下りエッジのいずれに
応じてデータを保持したかを判断し、第３、第４のパル
ス信号を受けて、第２の保持回路が第２のストローブ信
号の立上りエッジと立下りエッジのいずれに応じてデー
タを保持したかを判断する。
１４に記載の半導体装置の構成に加えて、データ入力回
路は、第１のストローブ信号の立上りエッジと立下りエ
ッジとに応じてそれぞれ第１、第２のパルス信号を発生
し、第２のストローブ信号の立上りエッジと立下りエッ
ジとに応じてそれぞれ第３、第４のパルス信号を発生す
るパルス信号発生回路をさらに含み、第１の保持回路
は、第１、第２のパルス信号に応じてデータ信号を保持
し、第２の保持回路は、第３、第４のパルス信号に応じ
てデータ信号を保持し、ストロープ選択回路は、第１、
第２のパルス信号を受けて、第１の保持回路が第１のス
トローブ信号の立上りエッジと立下りエッジのいずれに
応じてデータを保持したかを判断し、第３、第４のパル
ス信号を受けて、第２の保持回路が第２のストローブ信
号の立上りエッジと立下りエッジのいずれに応じてデー
タを保持したかを判断する。
【００４４】請求項１６に記載の半導体装置は、請求項
１５に記載の半導体装置の構成に加えて、第１の保持回
路は、データ信号を第２、第１のパルス信号に応じてそ
れぞれ保持する第１、第２の副保持回路を有し、第２の
保持回路は、データ信号を第４、第３のパルス信号に応
じてそれぞれ保持する第３、第４の副保持回路を有し、
データ選択回路は、請求項１５に記載の半導体装置の構
成に加えて、第１、第４の副保持回路の出力のいずれか
一方を選択する第１の副選択回路と、第２、第３の副保
持回路の出力のいずれか一方を選択する第２の副選択回
路とを有し、ラッチ回路は、第１、第２の副選択回路の
出力をそれぞれ保持する第１、第２の副ラッチ回路を有
し、ストロープ選択回路は、第２の副ラッチ回路の出力
に応じて第１の副選択回路に選択指示をする第１のゲー
ト回路と、第１の副ラッチ回路の出力に応じて第２の副
選択回路に選択指示をする第２のゲート回路とを有し、
データ入力回路は、データ信号をシリアル−パラレル変
換して内部回路に伝達する。
１５に記載の半導体装置の構成に加えて、第１の保持回
路は、データ信号を第２、第１のパルス信号に応じてそ
れぞれ保持する第１、第２の副保持回路を有し、第２の
保持回路は、データ信号を第４、第３のパルス信号に応
じてそれぞれ保持する第３、第４の副保持回路を有し、
データ選択回路は、請求項１５に記載の半導体装置の構
成に加えて、第１、第４の副保持回路の出力のいずれか
一方を選択する第１の副選択回路と、第２、第３の副保
持回路の出力のいずれか一方を選択する第２の副選択回
路とを有し、ラッチ回路は、第１、第２の副選択回路の
出力をそれぞれ保持する第１、第２の副ラッチ回路を有
し、ストロープ選択回路は、第２の副ラッチ回路の出力
に応じて第１の副選択回路に選択指示をする第１のゲー
ト回路と、第１の副ラッチ回路の出力に応じて第２の副
選択回路に選択指示をする第２のゲート回路とを有し、
データ入力回路は、データ信号をシリアル−パラレル変
換して内部回路に伝達する。
【００４５】請求項１７に記載の半導体装置は、請求項
１２に記載の半導体装置の構成に加えて、内部回路から
複数の出力データを受けて、外部に接続されるデータバ
スに連続して出力するデータ出力回路をさらに備え、デ
ータ出力回路は、複数の出力データを出力する前に、デ
ータバスを所定の論理レベルに設定する。
１２に記載の半導体装置の構成に加えて、内部回路から
複数の出力データを受けて、外部に接続されるデータバ
スに連続して出力するデータ出力回路をさらに備え、デ
ータ出力回路は、複数の出力データを出力する前に、デ
ータバスを所定の論理レベルに設定する。
【００４６】請求項１８に記載の半導体装置は、請求項
１７に記載の半導体装置の構成に加えて、データ出力回
路は、クロック信号に同期して複数の出力データを出力
し、クロック信号に応じてカウント動作をするカウンタ
回路と、カウンタ回路のカウント値に応じてリセット信
号を発生するリセット発生回路と、リセット信号が活性
化されると出力を所定値に対応する値にリセットし、リ
セット信号が非活性化されると内部回路から出力される
出力データを受けて保持するラッチ回路とを含む。
１７に記載の半導体装置の構成に加えて、データ出力回
路は、クロック信号に同期して複数の出力データを出力
し、クロック信号に応じてカウント動作をするカウンタ
回路と、カウンタ回路のカウント値に応じてリセット信
号を発生するリセット発生回路と、リセット信号が活性
化されると出力を所定値に対応する値にリセットし、リ
セット信号が非活性化されると内部回路から出力される
出力データを受けて保持するラッチ回路とを含む。
【００４７】請求項１９に記載の半導体装置は、請求項
１８に記載の半導体装置の構成に加えて、データバス
は、第１の端子に接続され、データ出力回路は、出力活
性化信号に応じて活性化し、ラッチ回路の出力に応じて
第１の端子を駆動する駆動回路と、カウント値に応じ
て、出力活性化信号を出力する出力制御回路とをさらに
含む。
１８に記載の半導体装置の構成に加えて、データバス
は、第１の端子に接続され、データ出力回路は、出力活
性化信号に応じて活性化し、ラッチ回路の出力に応じて
第１の端子を駆動する駆動回路と、カウント値に応じ
て、出力活性化信号を出力する出力制御回路とをさらに
含む。
【００４８】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００４９】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置１の構成を示す概略ブロック図であ
る。
形態１の半導体装置１の構成を示す概略ブロック図であ
る。
【００５０】図１を参照して、半導体装置１は、各々が
行列状に配列される複数のメモリセルを有するメモリア
レイバンク１４＃０〜１４＃３と、外部から与えられる
アドレス信号Ａ０〜Ａ１２およびバンクアドレス信号Ｂ
Ａ０〜ＢＡ１をクロック信号ＣＬＫＩに同期して取込
み、内部行アドレス、内部列アドレスおよび内部バンク
アドレスを出力するアドレスバッファ２と、外部からク
ロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥ
を受けて半導体記憶装置内部で用いられるクロック信号
ＣＬＫＩ、ＣＬＫＱを出力するクロックバッファ４と、
外部から与えられる制御信号／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥおよびマスク信号ＤＱＭＵ／Ｌをクロック信
号ＣＬＫＩに同期して取込む制御信号入力バッファ６と
を含む。
行列状に配列される複数のメモリセルを有するメモリア
レイバンク１４＃０〜１４＃３と、外部から与えられる
アドレス信号Ａ０〜Ａ１２およびバンクアドレス信号Ｂ
Ａ０〜ＢＡ１をクロック信号ＣＬＫＩに同期して取込
み、内部行アドレス、内部列アドレスおよび内部バンク
アドレスを出力するアドレスバッファ２と、外部からク
ロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥ
を受けて半導体記憶装置内部で用いられるクロック信号
ＣＬＫＩ、ＣＬＫＱを出力するクロックバッファ４と、
外部から与えられる制御信号／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥおよびマスク信号ＤＱＭＵ／Ｌをクロック信
号ＣＬＫＩに同期して取込む制御信号入力バッファ６と
を含む。
【００５１】半導体記憶装置１は、さらに、アドレスバ
ッファ２から内部アドレス信号を受け、かつ、制御信号
入力バッファ６からクロック信号に同期化された制御信
号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受
けてクロック信号ＣＬＫＩに同期して各ブロックに制御
信号を出力するコントロール回路と、コントロール回路
で認識された動作モードを保持するモードレジスタとを
含む。図１においては、コントロール回路とモードレジ
スタとを１つのブロック８で示す。
ッファ２から内部アドレス信号を受け、かつ、制御信号
入力バッファ６からクロック信号に同期化された制御信
号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受
けてクロック信号ＣＬＫＩに同期して各ブロックに制御
信号を出力するコントロール回路と、コントロール回路
で認識された動作モードを保持するモードレジスタとを
含む。図１においては、コントロール回路とモードレジ
スタとを１つのブロック８で示す。
【００５２】コントロール回路は、内部バンクアドレス
信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバ
ンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎ
ｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマン
ドデコーダとを含んでいる。
信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバ
ンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎ
ｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマン
ドデコーダとを含んでいる。
【００５３】半導体記憶装置１は、さらに、メモリアレ
イバンク１４＃０〜１４＃３にそれぞれ対応して設けら
れ、アドレスバッファ２から与えられた行アドレス信号
Ｘをデコードする行デコーダと、これらの行デコーダの
出力信号に従ってメモリアレイバンク１４＃０〜１４＃
３の内部のアドレス指定された行（ワード線）を選択状
態へ駆動するためのワードドライバとを含む。図１で
は、行デコーダとワードドライバをまとめてブロック１
０＃０〜１０＃３として示す。
イバンク１４＃０〜１４＃３にそれぞれ対応して設けら
れ、アドレスバッファ２から与えられた行アドレス信号
Ｘをデコードする行デコーダと、これらの行デコーダの
出力信号に従ってメモリアレイバンク１４＃０〜１４＃
３の内部のアドレス指定された行（ワード線）を選択状
態へ駆動するためのワードドライバとを含む。図１で
は、行デコーダとワードドライバをまとめてブロック１
０＃０〜１０＃３として示す。
【００５４】半導体記憶装置１は、さらに、アドレスバ
ッファ２から与えられた内部列アドレス信号Ｙをデコー
ドして列選択信号を発生する列デコーダ１２＃０〜１２
＃３と、メモリアレイバンク１４＃０〜１４＃３の選択
行に接続されるメモリセルのデータの検知および増幅を
行なうセンスアンプ１６＃０〜１６＃３とを含む。
ッファ２から与えられた内部列アドレス信号Ｙをデコー
ドして列選択信号を発生する列デコーダ１２＃０〜１２
＃３と、メモリアレイバンク１４＃０〜１４＃３の選択
行に接続されるメモリセルのデータの検知および増幅を
行なうセンスアンプ１６＃０〜１６＃３とを含む。
【００５５】半導体記憶装置１は、さらに、外部から書
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。
【００５６】プリアンプおよびライトドライバはメモリ
アレイバンク１４＃０〜１４＃３に対応してそれぞれ設
けられている。図１では、プリアンプとライトドライバ
は１つのブロックとしてブロック１８＃０〜１８＃３と
して示される。
アレイバンク１４＃０〜１４＃３に対応してそれぞれ設
けられている。図１では、プリアンプとライトドライバ
は１つのブロックとしてブロック１８＃０〜１８＃３と
して示される。
【００５７】入力バッファ２２は、外部から端子に与え
られるデータＤＱ０〜ＤＱ１５を互いに相補なストロー
ブ信号ＳＴＲＢ１、ＳＴＲＢ２に応じて内部に取込む。
このストローブ信号ＳＴＲＢ１、ＳＴＲＢ２は、半導体
記憶装置１に対してデータを出力する他の半導体装置等
が、データと同期して出力するデータの取込時刻の基準
となる信号である。半導体記憶装置１は、外部からデー
タと並行して伝達され、２つの端子にそれぞれ与えられ
るストローブ信号ＳＴＲＢ１、ＳＴＲＢ２を受けとり、
データ信号の取込基準とする。
られるデータＤＱ０〜ＤＱ１５を互いに相補なストロー
ブ信号ＳＴＲＢ１、ＳＴＲＢ２に応じて内部に取込む。
このストローブ信号ＳＴＲＢ１、ＳＴＲＢ２は、半導体
記憶装置１に対してデータを出力する他の半導体装置等
が、データと同期して出力するデータの取込時刻の基準
となる信号である。半導体記憶装置１は、外部からデー
タと並行して伝達され、２つの端子にそれぞれ与えられ
るストローブ信号ＳＴＲＢ１、ＳＴＲＢ２を受けとり、
データ信号の取込基準とする。
【００５８】半導体記憶装置１は、さらに、参照電位Ｖ
ｒｅｆを発生するＶｒｅｆ発生回路２４を含む。参照電
位Ｖｒｅｆは入力バッファに入力され、データを取り込
む際のしきい値の基準となる。
ｒｅｆを発生するＶｒｅｆ発生回路２４を含む。参照電
位Ｖｒｅｆは入力バッファに入力され、データを取り込
む際のしきい値の基準となる。
【００５９】出力バッファ２０は、半導体記憶装置１が
外部にデータを出力するときには、クロック信号ＣＬＫ
Ｑに同期してデータＤＱ０〜ＤＱ１５を出力するととも
に、このデータ信号を他の半導体装置が取込むためのス
トローブ信号ＳＴＲＢ１、ＳＴＲＢ２を外部に出力す
る。
外部にデータを出力するときには、クロック信号ＣＬＫ
Ｑに同期してデータＤＱ０〜ＤＱ１５を出力するととも
に、このデータ信号を他の半導体装置が取込むためのス
トローブ信号ＳＴＲＢ１、ＳＴＲＢ２を外部に出力す
る。
【００６０】図２は、図１に示した入力バッファ２２の
構成を示す回路図である。図２を参照して、入力バッフ
ァ２２は、ストローブ信号ＳＴＲＢ１および参照電位Ｖ
ｒｅｆを受けて相補な内部ストローブ信号ＩＳＴＲＢ
１、／ＩＳＴＲＢ１を出力する内部ストローブ発生回路
３４と、ストローブ信号ＳＴＲＢ２および参照電位Ｖｒ
ｅｆを受けて内部ストローブ信号ＩＳＴＲＢ２、／ＩＳ
ＴＲＢ２を出力する内部ストローブ発生回路３６と、内
部ストローブ信号ＩＳＴＲＢ１、／ＩＳＴＲＢ１、ＩＳ
ＴＲＢ２、／ＩＳＴＲＢ２を受けてＨデータ取込用のス
トローブ信号ＳＴＨおよびＬデータ取込用のストローブ
信号ＳＴＬを出力する変換回路３８とを含む。
構成を示す回路図である。図２を参照して、入力バッフ
ァ２２は、ストローブ信号ＳＴＲＢ１および参照電位Ｖ
ｒｅｆを受けて相補な内部ストローブ信号ＩＳＴＲＢ
１、／ＩＳＴＲＢ１を出力する内部ストローブ発生回路
３４と、ストローブ信号ＳＴＲＢ２および参照電位Ｖｒ
ｅｆを受けて内部ストローブ信号ＩＳＴＲＢ２、／ＩＳ
ＴＲＢ２を出力する内部ストローブ発生回路３６と、内
部ストローブ信号ＩＳＴＲＢ１、／ＩＳＴＲＢ１、ＩＳ
ＴＲＢ２、／ＩＳＴＲＢ２を受けてＨデータ取込用のス
トローブ信号ＳＴＨおよびＬデータ取込用のストローブ
信号ＳＴＬを出力する変換回路３８とを含む。
【００６１】入力バッファ２２は、さらに、データ信号
ＤＱｎおよび参照電位Ｖｒｅｆを受けて相補な内部デー
タＤＱＨ、ＤＱＬを出力する相補データ発生回路３２
と、Ｈデータである内部データＤＱＨをストローブ信号
ＳＴＨに応じて取込むデータ取込回路４０と、Ｌデータ
である内部データＤＱＬをストローブ信号ＳＴＬに応じ
て取込むデータ取込回路４２とを含む。
ＤＱｎおよび参照電位Ｖｒｅｆを受けて相補な内部デー
タＤＱＨ、ＤＱＬを出力する相補データ発生回路３２
と、Ｈデータである内部データＤＱＨをストローブ信号
ＳＴＨに応じて取込むデータ取込回路４０と、Ｌデータ
である内部データＤＱＬをストローブ信号ＳＴＬに応じ
て取込むデータ取込回路４２とを含む。
【００６２】データがＨレベルである場合はそのままの
極性でデータが取り込まれ、データがＬレベルである場
合はデータが反転して内部に取込まれ、データが伝達さ
れるので、データの極性が内部の処理に与える影響を少
なくすることができる。
極性でデータが取り込まれ、データがＬレベルである場
合はデータが反転して内部に取込まれ、データが伝達さ
れるので、データの極性が内部の処理に与える影響を少
なくすることができる。
【００６３】入力バッファ２２は、さらに、ストローブ
信号ＳＴＨ、ＳＴＬのうち遅い方のストローブ信号を選
択する信号選択回路４４と、信号選択回路４４の出力に
応じてデータ取込回路４０、４２のデータを取込むデー
タラッチ回路４６とを含む。データラッチ回路４６から
は内部データＩＤＱｎが出力される。
信号ＳＴＨ、ＳＴＬのうち遅い方のストローブ信号を選
択する信号選択回路４４と、信号選択回路４４の出力に
応じてデータ取込回路４０、４２のデータを取込むデー
タラッチ回路４６とを含む。データラッチ回路４６から
は内部データＩＤＱｎが出力される。
【００６４】相補データ発生回路３２は、データ信号Ｄ
Ｑｎを＋入力ノードに受け参照電位Ｖｒｅｆを−入力ノ
ードに受けて内部データ信号ＤＱＨを出力する差動増幅
回路４８と、参照電位Ｖｒｅｆを＋入力ノードに受けデ
ータ信号ＤＱｎを−入力ノードに受ける差動増幅回路５
０とを含む。
Ｑｎを＋入力ノードに受け参照電位Ｖｒｅｆを−入力ノ
ードに受けて内部データ信号ＤＱＨを出力する差動増幅
回路４８と、参照電位Ｖｒｅｆを＋入力ノードに受けデ
ータ信号ＤＱｎを−入力ノードに受ける差動増幅回路５
０とを含む。
【００６５】内部ストローブ発生回路３４は、ストロー
ブ信号ＳＴＲＢ１を＋入力ノードに受け参照電位Ｖｒｅ
ｆを−入力ノードに受け内部ストローブ信号ＩＳＴＲＢ
１を出力する差動増幅回路５２と、参照電位Ｖｒｅｆを
＋入力ノードに受けストローブ信号ＳＴＲＢ１を−入力
ノードに受け内部ストローブ信号／ＩＳＴＲＢ１を出力
する差動増幅回路５４とを含む。
ブ信号ＳＴＲＢ１を＋入力ノードに受け参照電位Ｖｒｅ
ｆを−入力ノードに受け内部ストローブ信号ＩＳＴＲＢ
１を出力する差動増幅回路５２と、参照電位Ｖｒｅｆを
＋入力ノードに受けストローブ信号ＳＴＲＢ１を−入力
ノードに受け内部ストローブ信号／ＩＳＴＲＢ１を出力
する差動増幅回路５４とを含む。
【００６６】内部ストローブ発生回路３６は、ストロー
ブ信号ＳＴＲＢ２を＋入力ノードに受け参照電位Ｖｒｅ
ｆを−入力ノードに受け内部ストローブ信号ＩＳＴＲＢ
２を出力する差動増幅回路５６と、参照電位Ｖｒｅｆを
＋入力ノードに受けストローブ信号ＳＴＲＢ２を−入力
ノードに受け内部ストローブ信号／ＩＳＴＲＢ２を出力
する差動増幅回路５８とを含む。
ブ信号ＳＴＲＢ２を＋入力ノードに受け参照電位Ｖｒｅ
ｆを−入力ノードに受け内部ストローブ信号ＩＳＴＲＢ
２を出力する差動増幅回路５６と、参照電位Ｖｒｅｆを
＋入力ノードに受けストローブ信号ＳＴＲＢ２を−入力
ノードに受け内部ストローブ信号／ＩＳＴＲＢ２を出力
する差動増幅回路５８とを含む。
【００６７】変換回路３８は、内部ストローブ信号ＩＳ
ＴＲＢ１、ＩＳＴＲＢ２を受けて、Ｈデータを取込むス
トローブ信号ＳＴＨを出力する取込制御回路６０と、内
部ストローブ信号／ＩＳＴＲＢ１、／ＩＳＴＲＢ２を受
けて、Ｌデータを取込むストローブ信号ＳＴＬを出力す
る取込制御回路６２とを含む。
ＴＲＢ１、ＩＳＴＲＢ２を受けて、Ｈデータを取込むス
トローブ信号ＳＴＨを出力する取込制御回路６０と、内
部ストローブ信号／ＩＳＴＲＢ１、／ＩＳＴＲＢ２を受
けて、Ｌデータを取込むストローブ信号ＳＴＬを出力す
る取込制御回路６２とを含む。
【００６８】図３は、図２における差動増幅回路４８の
構成を示す回路図である。図３を参照して、差動増幅回
路４８は、参照電位Ｖｒｅｆをゲートに受けるＮチャネ
ルＭＯＳトランジスタ７６と、ＮチャネルＭＯＳトラン
ジスタ７６のドレインにゲートおよびドレインが接続さ
れソースが電源ノードに接続されるＰチャネルＭＯＳト
ランジスタ７２と、ＮチャネルＭＯＳトランジスタ７６
のドレインとゲートが接続され電源ノードにソースが接
続されるＰチャネルＭＯＳトランジスタ７４と、入力信
号ＩＮをゲートに受けてソースがＮチャネルＭＯＳトラ
ンジスタ７６のソースと接続され、ドレインがＰチャネ
ルＭＯＳトランジスタ７４のドレインと接続されるＮチ
ャネルＭＯＳトランジスタ７８と、信号ＢＩＡＳをゲー
トに受けＮチャネルＭＯＳトランジスタ７６のソースと
接地ノードとの間に接続されるＮチャネルＭＯＳトラン
ジスタ８０と、ＮチャネルＭＯＳトランジスタ７８のド
レインの電位を入力に受けて反転し、出力信号ＯＵＴを
出力するインバータ８２とを含む。
構成を示す回路図である。図３を参照して、差動増幅回
路４８は、参照電位Ｖｒｅｆをゲートに受けるＮチャネ
ルＭＯＳトランジスタ７６と、ＮチャネルＭＯＳトラン
ジスタ７６のドレインにゲートおよびドレインが接続さ
れソースが電源ノードに接続されるＰチャネルＭＯＳト
ランジスタ７２と、ＮチャネルＭＯＳトランジスタ７６
のドレインとゲートが接続され電源ノードにソースが接
続されるＰチャネルＭＯＳトランジスタ７４と、入力信
号ＩＮをゲートに受けてソースがＮチャネルＭＯＳトラ
ンジスタ７６のソースと接続され、ドレインがＰチャネ
ルＭＯＳトランジスタ７４のドレインと接続されるＮチ
ャネルＭＯＳトランジスタ７８と、信号ＢＩＡＳをゲー
トに受けＮチャネルＭＯＳトランジスタ７６のソースと
接地ノードとの間に接続されるＮチャネルＭＯＳトラン
ジスタ８０と、ＮチャネルＭＯＳトランジスタ７８のド
レインの電位を入力に受けて反転し、出力信号ＯＵＴを
出力するインバータ８２とを含む。
【００６９】なお、図２の差動増幅回路５０〜５８は、
差動増幅回路４８と同様な構成を有するため説明は繰返
さない。
差動増幅回路４８と同様な構成を有するため説明は繰返
さない。
【００７０】図４は、図２における変換回路３８の構成
を示す回路図である。図４を参照して、変換回路３８
は、取込制御回路６０、６２を含む。
を示す回路図である。図４を参照して、変換回路３８
は、取込制御回路６０、６２を含む。
【００７１】取込制御回路６０は、ストローブ信号ＩＳ
ＴＲＢ１を受けてその立上りに応じてパルスを発生する
パルス発生回路９２と、内部ストローブ信号ＩＳＴＲＢ
２の立上りに応じてパルスを発生するパルス発生回路９
４と、パルス発生回路９２、９４の出力を受けてストロ
ーブ信号ＳＴＨを出力するＯＲ回路９６とを含む。
ＴＲＢ１を受けてその立上りに応じてパルスを発生する
パルス発生回路９２と、内部ストローブ信号ＩＳＴＲＢ
２の立上りに応じてパルスを発生するパルス発生回路９
４と、パルス発生回路９２、９４の出力を受けてストロ
ーブ信号ＳＴＨを出力するＯＲ回路９６とを含む。
【００７２】取込制御回路６２は、内部ストローブ信号
／ＩＳＴＲＢ１の立上りに応じてパルスを発生するパル
ス発生回路９８と、内部ストローブ信号／ＩＳＴＲＢ２
の立上りに応じてパルスを発生するパルス発生回路１０
０と、パルス発生回路９８、１００の出力を受けてスト
ローブ信号ＳＴＬを出力するＯＲ回路１０２とを含む。
／ＩＳＴＲＢ１の立上りに応じてパルスを発生するパル
ス発生回路９８と、内部ストローブ信号／ＩＳＴＲＢ２
の立上りに応じてパルスを発生するパルス発生回路１０
０と、パルス発生回路９８、１００の出力を受けてスト
ローブ信号ＳＴＬを出力するＯＲ回路１０２とを含む。
【００７３】なお、図４では、差動増幅回路の出力から
ワンショットパルスを生成し、ワンショットパルスのＯ
Ｒを取る方法を示したが、他にも、データの取込トリガ
にストローブ信号ＳＴＲＢ１、ＳＴＲＢ２のエッジを使
ったトリガ方式、すなわちいわゆるエッジトリガ方式を
用いる回路を使用しても良い。
ワンショットパルスを生成し、ワンショットパルスのＯ
Ｒを取る方法を示したが、他にも、データの取込トリガ
にストローブ信号ＳＴＲＢ１、ＳＴＲＢ２のエッジを使
ったトリガ方式、すなわちいわゆるエッジトリガ方式を
用いる回路を使用しても良い。
【００７４】図５は、図２におけるデータ取込回路４０
の構成を示す回路図である。図５を参照して、データ取
込回路４０は、データ入力ＤＩＮを受けて反転するイン
バータ１１２と、ストローブ信号入力ＳＴを受けて反転
するインバータ１１４と、インバータ１１２の出力を一
方の入力に受けるＮＡＮＤ回路１１８と、インバータ１
１４の出力およびＮＡＮＤ回路１１８の出力を受けてデ
ータ出力信号ＤＯＵＴを出力するＮＡＮＤ回路１１６と
を含む。
の構成を示す回路図である。図５を参照して、データ取
込回路４０は、データ入力ＤＩＮを受けて反転するイン
バータ１１２と、ストローブ信号入力ＳＴを受けて反転
するインバータ１１４と、インバータ１１２の出力を一
方の入力に受けるＮＡＮＤ回路１１８と、インバータ１
１４の出力およびＮＡＮＤ回路１１８の出力を受けてデ
ータ出力信号ＤＯＵＴを出力するＮＡＮＤ回路１１６と
を含む。
【００７５】ＮＡＮＤ回路１１８の他方の入力には、デ
ータ出力信号ＤＯＵＴが与えられる。
ータ出力信号ＤＯＵＴが与えられる。
【００７６】なお、図２におけるデータ取込回路４２
は、データ取込回路４０と同様な構成を有するため説明
は繰返さない。
は、データ取込回路４０と同様な構成を有するため説明
は繰返さない。
【００７７】図６は、図２における信号選択回路４４の
構成を示す回路図である。図６を参照して、信号選択回
路４４は、ストローブ信号ＳＴＨを受けて反転するイン
バータ１３２と、ストローブ信号ＳＴＬを受けて反転す
るインバータ１３４と、交差結合型のフリップフロップ
を構成するＮＡＮＤ回路１３８、１３６と、交差結合型
のフリップフロップを構成するＮＡＮＤ回路１４２、１
４０と、ＮＡＮＤ回路１３８の出力およびＮＡＮＤ回路
１４２の出力を受けて、信号選択回路４４の出力である
信号ＯＵＴを出力するＮＯＲ回路１４４と、信号ＯＵＴ
を受けて遅延させる遅延回路１４６と、遅延回路１４６
の出力から一定幅のＬレベルのパルスを発生するパルス
発生回路１４８とを含む。
構成を示す回路図である。図６を参照して、信号選択回
路４４は、ストローブ信号ＳＴＨを受けて反転するイン
バータ１３２と、ストローブ信号ＳＴＬを受けて反転す
るインバータ１３４と、交差結合型のフリップフロップ
を構成するＮＡＮＤ回路１３８、１３６と、交差結合型
のフリップフロップを構成するＮＡＮＤ回路１４２、１
４０と、ＮＡＮＤ回路１３８の出力およびＮＡＮＤ回路
１４２の出力を受けて、信号選択回路４４の出力である
信号ＯＵＴを出力するＮＯＲ回路１４４と、信号ＯＵＴ
を受けて遅延させる遅延回路１４６と、遅延回路１４６
の出力から一定幅のＬレベルのパルスを発生するパルス
発生回路１４８とを含む。
【００７８】ＮＡＮＤ回路１３８、１４２にはパルス発
生回路１４８の出力が与えられ、ＮＡＮＤ回路１３６に
はインバータ１３２の出力が与えられ、ＮＡＮＤ回路１
４０にはインバータ１３４の出力が与えられる。
生回路１４８の出力が与えられ、ＮＡＮＤ回路１３６に
はインバータ１３２の出力が与えられ、ＮＡＮＤ回路１
４０にはインバータ１３４の出力が与えられる。
【００７９】信号選択回路４４の動作を簡単に説明す
る。初期状態において、パルス発生回路１４８の出力は
図示しないパワーオンリセット信号等により一旦Ｌレベ
ルにされる。ＮＡＮＤ回路１３８、１３６により構成さ
れるフリップフロップ、ＮＡＮＤ回路１４０、１４２に
より構成されるフリップフロップは、ともに出力がＨレ
ベルとなり、信号ＯＵＴはＬレベルとなる。
る。初期状態において、パルス発生回路１４８の出力は
図示しないパワーオンリセット信号等により一旦Ｌレベ
ルにされる。ＮＡＮＤ回路１３８、１３６により構成さ
れるフリップフロップ、ＮＡＮＤ回路１４０、１４２に
より構成されるフリップフロップは、ともに出力がＨレ
ベルとなり、信号ＯＵＴはＬレベルとなる。
【００８０】その後、パルス発生回路１４８のリセット
が解除され出力はＨレベルになる。この状態で選択回路
４４はストローブ信号の入力を待つ待機状態となる。
が解除され出力はＨレベルになる。この状態で選択回路
４４はストローブ信号の入力を待つ待機状態となる。
【００８１】次に、ストローブ信号ＳＴＨがＨレベルに
なると、ＮＡＮＤ回路１３８の出力は、Ｌレベルにな
る。この時は、まだ信号ＯＵＴは変化しない。
なると、ＮＡＮＤ回路１３８の出力は、Ｌレベルにな
る。この時は、まだ信号ＯＵＴは変化しない。
【００８２】さらに、ストローブ信号ＳＴＬがＨレベル
になると、ＮＡＮＤ回路１４２の出力は、Ｌレベルにな
る。すると、ＮＯＲ回路１４４の入力はともにＬレベル
となり信号ＯＵＴは、Ｈレベルに立上がる。すなわち、
２つのストローブ信号のうち遅く入力されたストローブ
信号のエッジで信号ＯＵＴが立上がる。
になると、ＮＡＮＤ回路１４２の出力は、Ｌレベルにな
る。すると、ＮＯＲ回路１４４の入力はともにＬレベル
となり信号ＯＵＴは、Ｈレベルに立上がる。すなわち、
２つのストローブ信号のうち遅く入力されたストローブ
信号のエッジで信号ＯＵＴが立上がる。
【００８３】信号ＯＵＴは遅延回路１４６を経由して、
パルス発生回路１４８に伝達される。パルス発生回路１
４８は、信号ＯＵＴの立上りに応じて所定時間Ｌレベル
となるパルスを発生する。すると、ＮＡＮＤ回路１３
８、１３６により構成されるフリップフロップ、ＮＡＮ
Ｄ回路１４０、１４２により構成されるフリップフロッ
プは、ともに出力がＨレベルとなり、信号ＯＵＴはＬレ
ベルとなる。そして、再び、選択回路４４はストローブ
信号の入力を待つ待機状態となる。
パルス発生回路１４８に伝達される。パルス発生回路１
４８は、信号ＯＵＴの立上りに応じて所定時間Ｌレベル
となるパルスを発生する。すると、ＮＡＮＤ回路１３
８、１３６により構成されるフリップフロップ、ＮＡＮ
Ｄ回路１４０、１４２により構成されるフリップフロッ
プは、ともに出力がＨレベルとなり、信号ＯＵＴはＬレ
ベルとなる。そして、再び、選択回路４４はストローブ
信号の入力を待つ待機状態となる。
【００８４】図７は、データラッチ回路４６の構成を示
す回路図である。図７を参照して、データラッチ回路４
６は、３入力のＮＡＮＤ回路１２２、１２４を含む。Ｎ
ＡＮＤ回路１２２は、ＮＡＮＤ回路１２４の出力、デー
タ取込回路４０の出力および信号選択回路４４の出力を
受けて内部データ信号ＩＤＱｎを出力する。ＮＡＮＤ回
路１２４は、データ取込回路４２の出力、信号選択回路
４４の出力および内部データ信号ＩＤＱｎを受けＮＡＮ
Ｄ回路１２２の入力に対して信号を出力する。
す回路図である。図７を参照して、データラッチ回路４
６は、３入力のＮＡＮＤ回路１２２、１２４を含む。Ｎ
ＡＮＤ回路１２２は、ＮＡＮＤ回路１２４の出力、デー
タ取込回路４０の出力および信号選択回路４４の出力を
受けて内部データ信号ＩＤＱｎを出力する。ＮＡＮＤ回
路１２４は、データ取込回路４２の出力、信号選択回路
４４の出力および内部データ信号ＩＤＱｎを受けＮＡＮ
Ｄ回路１２２の入力に対して信号を出力する。
【００８５】図８は、図２に示した入力バッファ２２が
信号を取込む説明をするための動作波形図である。
信号を取込む説明をするための動作波形図である。
【００８６】図２、図８を参照して、時刻ｔ１において
外部からＬレベルのデータ信号ＤＱｎが与えられると、
信号選択回路４４によって、ストローブＳＴＲＢ１の立
下りに応じて発生された信号によってデータ信号ＤＱｎ
のＬレベルが内部データＩＤＱｎとして内部に取込まれ
る。
外部からＬレベルのデータ信号ＤＱｎが与えられると、
信号選択回路４４によって、ストローブＳＴＲＢ１の立
下りに応じて発生された信号によってデータ信号ＤＱｎ
のＬレベルが内部データＩＤＱｎとして内部に取込まれ
る。
【００８７】時刻ｔ２において、データ信号ＤＱｎがＨ
レベルになるときには、信号選択回路４４によってスト
ローブ信号ＳＴＲＢ１の立上りに応じて発生された信号
によってデータ信号ＤＱｎのＨレベルが内部データ信号
ＩＤＱｎとして取込まれる。
レベルになるときには、信号選択回路４４によってスト
ローブ信号ＳＴＲＢ１の立上りに応じて発生された信号
によってデータ信号ＤＱｎのＨレベルが内部データ信号
ＩＤＱｎとして取込まれる。
【００８８】時刻ｔ３においても、同様に、ストローブ
信号ＳＴＲＢ１の立下りエッジに応じてデータ信号ＤＱ
ｎのＬレベルが取込まれる。
信号ＳＴＲＢ１の立下りエッジに応じてデータ信号ＤＱ
ｎのＬレベルが取込まれる。
【００８９】時刻ｔ４では、データ信号がＬレベルであ
るが、データストローブ信号ＳＴＲＢ１のエッジは立上
りエッジである。このような場合には、ストローブ信号
ＳＴＲＢ２の立下りエッジに応じて発生される信号でデ
ータ信号ＤＱｎのＬレベルが半導体装置に取込まれる。
るが、データストローブ信号ＳＴＲＢ１のエッジは立上
りエッジである。このような場合には、ストローブ信号
ＳＴＲＢ２の立下りエッジに応じて発生される信号でデ
ータ信号ＤＱｎのＬレベルが半導体装置に取込まれる。
【００９０】また、時刻ｔ５においては、データ信号Ｄ
ＱｎはＨレベルであり、このときストローブ信号ＳＴＲ
Ｂ１は立下りエッジである。このような場合には、スト
ローブ信号ＳＴＲＢ２の立上りエッジに応じてデータ信
号ＤＱｎのＨレベルが取込まれる。
ＱｎはＨレベルであり、このときストローブ信号ＳＴＲ
Ｂ１は立下りエッジである。このような場合には、スト
ローブ信号ＳＴＲＢ２の立上りエッジに応じてデータ信
号ＤＱｎのＨレベルが取込まれる。
【００９１】すなわち、Ｈデータの取込は、その時点に
おけるデータストローブ信号ＳＴＲＢ１、ＳＴＲＢ２の
うちの立上りエッジであるものを使用してデータを取込
む。反対に、データがＬである場合には、データストロ
ーブ信号ＳＴＲＢ１、ＳＴＲＢ２のうち立下りエッジで
あるものを使いデータを取込む。
おけるデータストローブ信号ＳＴＲＢ１、ＳＴＲＢ２の
うちの立上りエッジであるものを使用してデータを取込
む。反対に、データがＬである場合には、データストロ
ーブ信号ＳＴＲＢ１、ＳＴＲＢ２のうち立下りエッジで
あるものを使いデータを取込む。
【００９２】このように、入力されたデータに応じてデ
ータストローブ信号の取込エッジを選択する。
ータストローブ信号の取込エッジを選択する。
【００９３】図９は、取込エッジとデータの遅延との関
係を説明するための図である。図９を参照して、時刻ｔ
１においては、入力されてくるＬデータが半導体装置に
到達する。このときＬデータに対するＳＳＯやシステム
バス線上での悪影響は、ストローブ信号ＳＴＲＢ１の立
下りエッジに対する影響と同じである。
係を説明するための図である。図９を参照して、時刻ｔ
１においては、入力されてくるＬデータが半導体装置に
到達する。このときＬデータに対するＳＳＯやシステム
バス線上での悪影響は、ストローブ信号ＳＴＲＢ１の立
下りエッジに対する影響と同じである。
【００９４】したがって、データの遅延時間とストロー
ブ信号ＳＴＲＢ１の遅延時間は同じであるため、内部取
込タイミングの調整をほとんどする必要がなくなる。
ブ信号ＳＴＲＢ１の遅延時間は同じであるため、内部取
込タイミングの調整をほとんどする必要がなくなる。
【００９５】同様に、Ｈデータが伝達されてきた場合に
は、２つの相補なストローブ信号のうち立上りエッジに
あるものを使用すれば、同様に、伝達されたデータの取
込のミスを少なくすることができる。
は、２つの相補なストローブ信号のうち立上りエッジに
あるものを使用すれば、同様に、伝達されたデータの取
込のミスを少なくすることができる。
【００９６】［実施の形態２］図１０は、本発明の実施
の形態２において用いられる入力バッファ１２２の構成
を示す回路図である。
の形態２において用いられる入力バッファ１２２の構成
を示す回路図である。
【００９７】図１０を参照して、入力バッファ１２２
は、図２に示した入力バッファ２２の構成において、相
補データ発生回路３２に代えて差動増幅回路１５２を備
え、内部ストローブ発生回路３４に代えて差動増幅回路
１５４を備え、内部ストローブ発生回路３６に代えて差
動増幅回路１５６を備える点が実施の形態１の半導体装
置と異なる。
は、図２に示した入力バッファ２２の構成において、相
補データ発生回路３２に代えて差動増幅回路１５２を備
え、内部ストローブ発生回路３４に代えて差動増幅回路
１５４を備え、内部ストローブ発生回路３６に代えて差
動増幅回路１５６を備える点が実施の形態１の半導体装
置と異なる。
【００９８】他の構成は、図２に示した入力バッファ２
２と同様であるので説明は繰返さない。
２と同様であるので説明は繰返さない。
【００９９】図１１は、図１０における差動増幅回路１
５２の構成を示す回路図である。図１１を参照して、差
動増幅回路１５２は、参照電位Ｖｒｅｆをゲートに受け
るＮチャネルＭＯＳトランジスタ１７６と、ゲートおよ
びドレインがＮチャネルＭＯＳトランジスタ１７６のド
レインと接続されソースが電源ノードに接続されるＰチ
ャネルＭＯＳトランジスタ１７２と、ゲートがＮチャネ
ルＭＯＳトランジスタ１７６のドレインと接続されソー
スが電源ノードに接続されるＰチャネルＭＯＳトランジ
スタ１７４と、ゲートに入力信号ＩＮを受けＰチャネル
ＭＯＳトランジスタ１７４のドレインとＮチャネルＭＯ
Ｓトランジスタ１７６のソースとの間に接続されるＮチ
ャネルＭＯＳトランジスタ１７８と、ＮチャネルＭＯＳ
トランジスタ１７６のソースと接地ノードとの間に接続
され、ゲートに信号ＢＩＡＳを受けるＮチャネルＭＯＳ
トランジスタ１８０とを含む。
５２の構成を示す回路図である。図１１を参照して、差
動増幅回路１５２は、参照電位Ｖｒｅｆをゲートに受け
るＮチャネルＭＯＳトランジスタ１７６と、ゲートおよ
びドレインがＮチャネルＭＯＳトランジスタ１７６のド
レインと接続されソースが電源ノードに接続されるＰチ
ャネルＭＯＳトランジスタ１７２と、ゲートがＮチャネ
ルＭＯＳトランジスタ１７６のドレインと接続されソー
スが電源ノードに接続されるＰチャネルＭＯＳトランジ
スタ１７４と、ゲートに入力信号ＩＮを受けＰチャネル
ＭＯＳトランジスタ１７４のドレインとＮチャネルＭＯ
Ｓトランジスタ１７６のソースとの間に接続されるＮチ
ャネルＭＯＳトランジスタ１７８と、ＮチャネルＭＯＳ
トランジスタ１７６のソースと接地ノードとの間に接続
され、ゲートに信号ＢＩＡＳを受けるＮチャネルＭＯＳ
トランジスタ１８０とを含む。
【０１００】ＮチャネルＭＯＳトランジスタ１７６のド
レインからは出力信号ＯＵＴが出力され、ＮチャネルＭ
ＯＳトランジスタ１７８のドレインからは出力信号ＯＵ
Ｔと相補な反転出力信号／ＯＵＴが出力される。差動増
幅回路１５４および１５６も同様の構成である。
レインからは出力信号ＯＵＴが出力され、ＮチャネルＭ
ＯＳトランジスタ１７８のドレインからは出力信号ＯＵ
Ｔと相補な反転出力信号／ＯＵＴが出力される。差動増
幅回路１５４および１５６も同様の構成である。
【０１０１】以上説明したような構成を取ることによ
り、実施の形態１の場合よりも回路規模を削減し、同様
な効果を得ることができる。
り、実施の形態１の場合よりも回路規模を削減し、同様
な効果を得ることができる。
【０１０２】［実施の形態３］図１２は、実施の形態３
の半導体装置１８２の構成を示す回路図である。
の半導体装置１８２の構成を示す回路図である。
【０１０３】図１２を参照して、半導体装置１８２は、
端子から入力されてくるデータを内部に取込む入力バッ
ファ１８６と、データ端子を駆動するためにデータ端子
と接地ノードとの間に接続されるＮチャネルＭＯＳトラ
ンジスタ１８４とを含む。
端子から入力されてくるデータを内部に取込む入力バッ
ファ１８６と、データ端子を駆動するためにデータ端子
と接地ノードとの間に接続されるＮチャネルＭＯＳトラ
ンジスタ１８４とを含む。
【０１０４】入力バッファ１８６は、実施の形態１およ
び実施の形態２で示したようなストローブ信号に応じて
データを取込む入力バッファである。
び実施の形態２で示したようなストローブ信号に応じて
データを取込む入力バッファである。
【０１０５】データ端子に接続されるデータバスは抵抗
１８８によって所定の電位に結合されている。このよう
なデータバスに用いられる出力として、データ端子を内
部で接地ノードに結合する素子のみを設けた出力端子を
オープンドレイン端子といい、このようなインターフェ
イスをオープンドレイン型インターフェイスと呼ぶ。
１８８によって所定の電位に結合されている。このよう
なデータバスに用いられる出力として、データ端子を内
部で接地ノードに結合する素子のみを設けた出力端子を
オープンドレイン端子といい、このようなインターフェ
イスをオープンドレイン型インターフェイスと呼ぶ。
【０１０６】データバスには、他の半導体装置１９０が
接続されており、この他の半導体装置１９０もストロー
ブ信号によりデータを取込む入力バッファ１９４と、端
子を接地ノードに内部で結合するためのトランジスタ１
９２とを含む。
接続されており、この他の半導体装置１９０もストロー
ブ信号によりデータを取込む入力バッファ１９４と、端
子を接地ノードに内部で結合するためのトランジスタ１
９２とを含む。
【０１０７】このようなオープンドレイン型インターフ
ェイスにおいては、データの立上り時間は、抵抗１８８
で決定され、データの立下り時間は、トランジスタ１８
４、１９２によって決定される。データバスの放電はデ
ータ出力を行なう半導体装置の出力トランジスタにより
行なわれ、データバスの充電は抵抗１８８によって行な
われるため、データの立上り時の遅延時間と立下り時の
遅延時間との間に差が出やすい。このようなインターフ
ェイスにおいては、データの極性によりストローブ信号
のエッジを選択することは特に有効である。
ェイスにおいては、データの立上り時間は、抵抗１８８
で決定され、データの立下り時間は、トランジスタ１８
４、１９２によって決定される。データバスの放電はデ
ータ出力を行なう半導体装置の出力トランジスタにより
行なわれ、データバスの充電は抵抗１８８によって行な
われるため、データの立上り時の遅延時間と立下り時の
遅延時間との間に差が出やすい。このようなインターフ
ェイスにおいては、データの極性によりストローブ信号
のエッジを選択することは特に有効である。
【０１０８】［実施の形態４］図１３は、入力されるデ
ータの特性に応じてストローブ信号の極性を選択して取
込動作を行なう説明をするための波形図である。
ータの特性に応じてストローブ信号の極性を選択して取
込動作を行なう説明をするための波形図である。
【０１０９】図１３を参照して、図３３で説明されたよ
うに、データ信号ＤＱ１〜ＤＱｎの間にはスキューＴＤ
が生じている。ストローブ信号ＤＱＳ，／ＤＱＳは、デ
ータ信号の有効な部分を取込むためにデータ信号の確定
に対して所定の固定遅延時間Ｔｆｄだけ遅れて取込エッ
ジが受信側に到達するように考慮されている。
うに、データ信号ＤＱ１〜ＤＱｎの間にはスキューＴＤ
が生じている。ストローブ信号ＤＱＳ，／ＤＱＳは、デ
ータ信号の有効な部分を取込むためにデータ信号の確定
に対して所定の固定遅延時間Ｔｆｄだけ遅れて取込エッ
ジが受信側に到達するように考慮されている。
【０１１０】しかし、ストローブ信号の極性によってデ
ータ信号の場合と同様なスキューが生じるため、ストロ
ーブ信号ＤＱＳとストローブ信号／ＤＱＳとの間にもス
キューＴＤが生する。
ータ信号の場合と同様なスキューが生じるため、ストロ
ーブ信号ＤＱＳとストローブ信号／ＤＱＳとの間にもス
キューＴＤが生する。
【０１１１】ただし、ＳＳＯによってデータとストロー
ブ信号に生じる遅延時間は、データの極性によって双方
にほぼ一律に生じると考えられる。そこで、Ｌレベルか
らＨレベルに立上がるデータ信号ＤＱ１〜ＤＱｎ−１に
対しては、確定するデータに対応してＬレベルからＨレ
ベルに立上がるエッジが入力されるストローブ信号ＤＱ
Ｓを使用すれば、データの確定した時刻ｔ１とストロー
ブ信号の取込エッジの時刻ｔ３との時間差はＳＳＯが発
生しても固定遅延時間Ｔｆｄがほぼ保たれる。
ブ信号に生じる遅延時間は、データの極性によって双方
にほぼ一律に生じると考えられる。そこで、Ｌレベルか
らＨレベルに立上がるデータ信号ＤＱ１〜ＤＱｎ−１に
対しては、確定するデータに対応してＬレベルからＨレ
ベルに立上がるエッジが入力されるストローブ信号ＤＱ
Ｓを使用すれば、データの確定した時刻ｔ１とストロー
ブ信号の取込エッジの時刻ｔ３との時間差はＳＳＯが発
生しても固定遅延時間Ｔｆｄがほぼ保たれる。
【０１１２】同様に、ＨレベルからＬレベルに立下がる
データ信号ＤＱｎとストローブ信号／ＤＱＳとの間にも
同様の関係がある。
データ信号ＤＱｎとストローブ信号／ＤＱＳとの間にも
同様の関係がある。
【０１１３】時刻ｔ１においてデータ信号ＤＱｎがＨレ
ベルからＬレベルに立下り、続いて時刻ｔ２においてス
キューＴＤだけ遅れてデータ信号ＤＱ１〜ＤＱｎ−１が
立上がる。
ベルからＬレベルに立下り、続いて時刻ｔ２においてス
キューＴＤだけ遅れてデータ信号ＤＱ１〜ＤＱｎ−１が
立上がる。
【０１１４】図１３では、スキューＴＤと固定遅延時間
Ｔｆｄとがちょうど同じ時間となっているので、時刻ｔ
２において、ストローブ信号／ＤＱＳがＨレベルからＬ
レベルに立下がっている。このストローブ信号／ＤＱＳ
の立下りエッジでデータ信号ＤＱｎを取込めば、セット
アップ時間はＴｓ１となり、ホール時間はＴｈ１とな
る。
Ｔｆｄとがちょうど同じ時間となっているので、時刻ｔ
２において、ストローブ信号／ＤＱＳがＨレベルからＬ
レベルに立下がっている。このストローブ信号／ＤＱＳ
の立下りエッジでデータ信号ＤＱｎを取込めば、セット
アップ時間はＴｓ１となり、ホール時間はＴｈ１とな
る。
【０１１５】続いてストローブ信号／ＤＱＳからスキュ
ー時間ＴＤだけ遅れて時刻ｔ３にストローブ信号ＤＱＳ
がＬレベルからＨレベルに立上がる。ストローブ信号Ｄ
ＱＳの立上りエッジでデータ信号ＤＱ１〜ＤＱｎ−１を
取込めば、セットアップ時間はＴｓ２となり、ホールド
時間はＴｈ２となる。
ー時間ＴＤだけ遅れて時刻ｔ３にストローブ信号ＤＱＳ
がＬレベルからＨレベルに立上がる。ストローブ信号Ｄ
ＱＳの立上りエッジでデータ信号ＤＱ１〜ＤＱｎ−１を
取込めば、セットアップ時間はＴｓ２となり、ホールド
時間はＴｈ２となる。
【０１１６】このようにデータの極性によって取込に使
用するストローブ信号を選択すれば、図３３に示した場
合よりもセットアップ時間およびホールド時間のマージ
ンが広がることになる。
用するストローブ信号を選択すれば、図３３に示した場
合よりもセットアップ時間およびホールド時間のマージ
ンが広がることになる。
【０１１７】しかし、必ずしも常にデータの極性によっ
て取込むストローブ信号を選択する必要はない。ある時
刻においてデータがＬレベルであったとすると、続いて
出力されるデータによって波形に生じる変化はＬレベル
からＨレベルに遷移するか、それともＬレベルのままデ
ータが保持されるかのどちらかである。
て取込むストローブ信号を選択する必要はない。ある時
刻においてデータがＬレベルであったとすると、続いて
出力されるデータによって波形に生じる変化はＬレベル
からＨレベルに遷移するか、それともＬレベルのままデ
ータが保持されるかのどちらかである。
【０１１８】データがＬレベルのまま保持される場合に
は、データはストローブ信号の前は１データ区間変化し
ていないということであるので、ストローブ信号はどち
らの極性のものを用いても先に説明したセットアップ時
間には問題は生じない。
は、データはストローブ信号の前は１データ区間変化し
ていないということであるので、ストローブ信号はどち
らの極性のものを用いても先に説明したセットアップ時
間には問題は生じない。
【０１１９】一方、データがＬレベルからＨレベルに遷
移した場合には、図１３で説明したように、データと同
様にＬレベルからＨレベルに遷移するストローブ信号で
データを取込むべきである。
移した場合には、図１３で説明したように、データと同
様にＬレベルからＨレベルに遷移するストローブ信号で
データを取込むべきである。
【０１２０】同様に考えて、前状態のデータがＨレベル
の場合に、引続きデータとしてＨレベルが出力される場
合にはストローブ信号はいずれの極性のストローブ信号
を用いてもよい。データがＨレベルからＬレベルに遷移
する場合にはストローブ信号もＨレベルからＬレベルに
遷移するものを用いるべきである。
の場合に、引続きデータとしてＨレベルが出力される場
合にはストローブ信号はいずれの極性のストローブ信号
を用いてもよい。データがＨレベルからＬレベルに遷移
する場合にはストローブ信号もＨレベルからＬレベルに
遷移するものを用いるべきである。
【０１２１】図１４は、本発明の実施の形態４の入力バ
ッファ２００の構成を示すブロック図である。
ッファ２００の構成を示すブロック図である。
【０１２２】図１４を参照して、入力バッファ２００
は、ストローブ信号ＳＴＲＢ１と参照電位Ｖｒｅｆとを
受けて相補なストローブ信号ＤＱＳ１およびＺＤＱＳ１
を出力する差動増幅回路２０２と、ストローブ信号ＳＴ
ＲＢ２と参照電位Ｖｒｅｆとを受けて相補なストローブ
信号ＤＱＳ２，ＺＤＱＳ２を出力する差動増幅回路２０
４と、参照電位Ｖｒｅｆを第１の入力に受けデータ信号
ＤＱ１〜ＤＱｎを第２の入力にそれぞれ受けるデータ入
力回路２０６〜２１０とを含む。データ入力回路２０６
〜２１０は、４つのストローブ信号ＤＱＳ１、ＺＤＱＳ
１、ＤＱＳ２、ＺＤＱＳ２に応じてデータを取り込み、
それぞれ内部データ信号ＩＤ１ａ，ＩＤ１ｂ〜ＩＤｎ
ａ，ＩＤｎｂを出力する。
は、ストローブ信号ＳＴＲＢ１と参照電位Ｖｒｅｆとを
受けて相補なストローブ信号ＤＱＳ１およびＺＤＱＳ１
を出力する差動増幅回路２０２と、ストローブ信号ＳＴ
ＲＢ２と参照電位Ｖｒｅｆとを受けて相補なストローブ
信号ＤＱＳ２，ＺＤＱＳ２を出力する差動増幅回路２０
４と、参照電位Ｖｒｅｆを第１の入力に受けデータ信号
ＤＱ１〜ＤＱｎを第２の入力にそれぞれ受けるデータ入
力回路２０６〜２１０とを含む。データ入力回路２０６
〜２１０は、４つのストローブ信号ＤＱＳ１、ＺＤＱＳ
１、ＤＱＳ２、ＺＤＱＳ２に応じてデータを取り込み、
それぞれ内部データ信号ＩＤ１ａ，ＩＤ１ｂ〜ＩＤｎ
ａ，ＩＤｎｂを出力する。
【０１２３】差動増幅回路２０２，２０４は、図１１に
示した差動増幅回路１５２と同様な構成を示しており、
説明は繰返さない。
示した差動増幅回路１５２と同様な構成を示しており、
説明は繰返さない。
【０１２４】図１５は、図１４に示したデータ入力回路
２１０の構成を示したブロック図である。
２１０の構成を示したブロック図である。
【０１２５】図１５を参照して、データ入力回路２１０
は、データ信号ＤＱｎと参照電位Ｖｒｅｆとを受けて信
号Ｓ１を出力する差動増幅回路２１２と、信号Ｓ１をス
トローブ信号ＤＱＳ１，ＺＤＱＳ１に応じて取込むラッ
チ回路２１４と、信号Ｓ１をストローブ信号ＤＱＳ２，
ＺＤＱＳ２に応じて取込むラッチ回路２１６と、ラッチ
回路２１４の出力およびラッチ回路２１６の出力を受
け、いずれか一方を出力するセレクタ２１７と、セレク
タ２１７の出力を保持して内部データ信号ＩＤｎａ，Ｉ
Ｄｎｂとして出力するラッチ回路２２１とを含む。
は、データ信号ＤＱｎと参照電位Ｖｒｅｆとを受けて信
号Ｓ１を出力する差動増幅回路２１２と、信号Ｓ１をス
トローブ信号ＤＱＳ１，ＺＤＱＳ１に応じて取込むラッ
チ回路２１４と、信号Ｓ１をストローブ信号ＤＱＳ２，
ＺＤＱＳ２に応じて取込むラッチ回路２１６と、ラッチ
回路２１４の出力およびラッチ回路２１６の出力を受
け、いずれか一方を出力するセレクタ２１７と、セレク
タ２１７の出力を保持して内部データ信号ＩＤｎａ，Ｉ
Ｄｎｂとして出力するラッチ回路２２１とを含む。
【０１２６】データ入力回路２１０は、さらに、ストロ
ーブ信号ＤＱＳ１，ＺＤＱＳ１，ＤＱＳ２，ＺＤＱＳ２
を受けてそれぞれの波形のエッジでパルス信号を発生す
るパルス発生回路２２６と、パルス発生回路２２６の出
力および内部データ信号ＩＤｎａ，ＩＤｎｂを受けて選
択信号ＳＥＬ１Ｒ，ＳＥＬ２Ｆ，ＳＥＬ１Ｆ，ＳＥＬ２
Ｒを出力する選択信号発生回路２２８とを含む。
ーブ信号ＤＱＳ１，ＺＤＱＳ１，ＤＱＳ２，ＺＤＱＳ２
を受けてそれぞれの波形のエッジでパルス信号を発生す
るパルス発生回路２２６と、パルス発生回路２２６の出
力および内部データ信号ＩＤｎａ，ＩＤｎｂを受けて選
択信号ＳＥＬ１Ｒ，ＳＥＬ２Ｆ，ＳＥＬ１Ｆ，ＳＥＬ２
Ｒを出力する選択信号発生回路２２８とを含む。
【０１２７】セレクタ２１７は、ラッチ回路２１４の出
力する信号Ｓ２およびラッチ回路２１６の出力する信号
Ｓ５を受け、選択信号ＳＥＬ１Ｒ，ＳＥＬ２Ｆに応じて
いずれか一方を信号Ｓ６として出力するセレクタ２１８
と、ラッチ回路２１４の出力する信号Ｓ３とラッチ回路
２１６の出力する信号Ｓ４とを受け、いずれか一方を選
択信号ＳＥＬ１Ｆ，ＳＥＬ２Ｒに応じて信号Ｓ７として
出力するセレクタ２２０とを含む。
力する信号Ｓ２およびラッチ回路２１６の出力する信号
Ｓ５を受け、選択信号ＳＥＬ１Ｒ，ＳＥＬ２Ｆに応じて
いずれか一方を信号Ｓ６として出力するセレクタ２１８
と、ラッチ回路２１４の出力する信号Ｓ３とラッチ回路
２１６の出力する信号Ｓ４とを受け、いずれか一方を選
択信号ＳＥＬ１Ｆ，ＳＥＬ２Ｒに応じて信号Ｓ７として
出力するセレクタ２２０とを含む。
【０１２８】ラッチ回路２２１は、信号Ｓ６を保持して
内部データ信号ＩＤｎａとして出力するラッチ回路２２
２と、信号Ｓ７を保持して内部データ信号ＩＤｎｂとし
て出力するラッチ回路２２４とを含む。
内部データ信号ＩＤｎａとして出力するラッチ回路２２
２と、信号Ｓ７を保持して内部データ信号ＩＤｎｂとし
て出力するラッチ回路２２４とを含む。
【０１２９】図１６は、図１５におけるラッチ回路２１
４の構成を示す回路図である。図１６を参照して、ラッ
チ回路２１４は、信号Ｓ１を受けて信号Ｓ２を出力する
ラッチ回路２３０と、信号Ｓ１を受けて信号Ｓ３を出力
するラッチ回路２３２とを含む。
４の構成を示す回路図である。図１６を参照して、ラッ
チ回路２１４は、信号Ｓ１を受けて信号Ｓ２を出力する
ラッチ回路２３０と、信号Ｓ１を受けて信号Ｓ３を出力
するラッチ回路２３２とを含む。
【０１３０】ラッチ回路２３０は、信号Ｓ１をストロー
ブ信号ＺＤＱＳ１に応じて取込むＤフリップフロップ２
４０と、Ｄフリップフロップ２４０の出力をストローブ
信号ＤＱＳ１に応じて取込むＤフリップフロップ２４２
とを含む。Ｄフリップフロップ２４２は信号Ｓ２を出力
する。
ブ信号ＺＤＱＳ１に応じて取込むＤフリップフロップ２
４０と、Ｄフリップフロップ２４０の出力をストローブ
信号ＤＱＳ１に応じて取込むＤフリップフロップ２４２
とを含む。Ｄフリップフロップ２４２は信号Ｓ２を出力
する。
【０１３１】ラッチ回路２３２は、信号Ｓ１をストロー
ブ信号ＤＱＳ１に応じて取込むＤフリップフロップ２４
４と、Ｄフリップフロップ２４４の出力をストローブ信
号ＺＤＱＳ１に応じて取込むＤフリップフロップ２４６
とを含む。Ｄフリップフロップ２４６は信号Ｓ３を出力
する。
ブ信号ＤＱＳ１に応じて取込むＤフリップフロップ２４
４と、Ｄフリップフロップ２４４の出力をストローブ信
号ＺＤＱＳ１に応じて取込むＤフリップフロップ２４６
とを含む。Ｄフリップフロップ２４６は信号Ｓ３を出力
する。
【０１３２】図１７は、図１５におけるラッチ回路２１
６の構成を示した回路図である。図１７を参照して、ラ
ッチ回路２１６は、信号Ｓ１を受けて信号Ｓ４を出力す
るラッチ回路２３４と、信号Ｓ１を受けて信号Ｓ５を出
力するラッチ回路２３６とを含む。
６の構成を示した回路図である。図１７を参照して、ラ
ッチ回路２１６は、信号Ｓ１を受けて信号Ｓ４を出力す
るラッチ回路２３４と、信号Ｓ１を受けて信号Ｓ５を出
力するラッチ回路２３６とを含む。
【０１３３】ラッチ回路２３４は、信号Ｓ１をストロー
ブ信号ＺＤＱＳ２に応じて取込むＤフリップフロップ２
５０と、Ｄフリップフロップ２５０の出力をストローブ
信号ＤＱＳ２に応じて取込むＤフリップフロップ２５２
とを含む。Ｄフリップフロップ２５２は信号Ｓ４を出力
する。
ブ信号ＺＤＱＳ２に応じて取込むＤフリップフロップ２
５０と、Ｄフリップフロップ２５０の出力をストローブ
信号ＤＱＳ２に応じて取込むＤフリップフロップ２５２
とを含む。Ｄフリップフロップ２５２は信号Ｓ４を出力
する。
【０１３４】ラッチ回路２３６は、信号Ｓ１をストロー
ブ信号ＤＱＳ２に応じて取込むＤフリップフロップ２５
４と、Ｄフリップフロップ２５４の出力をストローブ信
号ＺＤＱＳ２に応じて取込むＤフリップフロップ２５６
とを含む。Ｄフリップフロップ２５６は信号Ｓ５を出力
する。
ブ信号ＤＱＳ２に応じて取込むＤフリップフロップ２５
４と、Ｄフリップフロップ２５４の出力をストローブ信
号ＺＤＱＳ２に応じて取込むＤフリップフロップ２５６
とを含む。Ｄフリップフロップ２５６は信号Ｓ５を出力
する。
【０１３５】図１８は、図１５におけるセレクタ２１８
の構成を示す回路図である。図１８を参照して、セレク
タ２１８は、選択信号ＳＥＬ１Ｒに応じて導通し信号Ｓ
２を信号Ｓ６として出力するためのＮチャネルＭＯＳト
ランジスタ２６２と、選択信号ＳＥＬ２Ｆに応じて導通
し信号Ｓ５を信号Ｓ６として出力するためのＮチャネル
ＭＯＳトランジスタ２６４とを含む。
の構成を示す回路図である。図１８を参照して、セレク
タ２１８は、選択信号ＳＥＬ１Ｒに応じて導通し信号Ｓ
２を信号Ｓ６として出力するためのＮチャネルＭＯＳト
ランジスタ２６２と、選択信号ＳＥＬ２Ｆに応じて導通
し信号Ｓ５を信号Ｓ６として出力するためのＮチャネル
ＭＯＳトランジスタ２６４とを含む。
【０１３６】図１９は、図１５におけるセレクタ２２０
の構成を示す回路図である。図１９を参照して、セレク
タ２２０は、選択信号ＳＥＬ２Ｒに応じて導通し信号Ｓ
４を信号Ｓ７として出力するためのＮチャネルＭＯＳト
ランジスタ２６６と、選択信号ＳＥＬ１Ｆに応じて導通
し信号Ｓ３を信号Ｓ７として出力するためのＮチャネル
ＭＯＳトランジスタ２６８とを含む。
の構成を示す回路図である。図１９を参照して、セレク
タ２２０は、選択信号ＳＥＬ２Ｒに応じて導通し信号Ｓ
４を信号Ｓ７として出力するためのＮチャネルＭＯＳト
ランジスタ２６６と、選択信号ＳＥＬ１Ｆに応じて導通
し信号Ｓ３を信号Ｓ７として出力するためのＮチャネル
ＭＯＳトランジスタ２６８とを含む。
【０１３７】図２０は、図１５におけるパルス発生回路
２２６の構成を示した回路図である。
２２６の構成を示した回路図である。
【０１３８】図２０を参照して、パルス発生回路２２６
は、ストローブ信号ＤＱＳ１を受けてパルス信号Ｓ１Ｒ
を出力するパルス発生回路２７０と、ストローブ信号Ｚ
ＤＱＳ１を受けてパルス信号Ｓ１Ｆを出力するパルス発
生回路２７２と、ストローブ信号ＤＱＳ２を受けてパル
ス信号Ｓ２Ｒを出力するパルス発生回路２７４と、スト
ローブ信号ＺＤＱＳ２を受けてパルス信号Ｓ２Ｆを出力
するパルス発生回路２７６とを含む。
は、ストローブ信号ＤＱＳ１を受けてパルス信号Ｓ１Ｒ
を出力するパルス発生回路２７０と、ストローブ信号Ｚ
ＤＱＳ１を受けてパルス信号Ｓ１Ｆを出力するパルス発
生回路２７２と、ストローブ信号ＤＱＳ２を受けてパル
ス信号Ｓ２Ｒを出力するパルス発生回路２７４と、スト
ローブ信号ＺＤＱＳ２を受けてパルス信号Ｓ２Ｆを出力
するパルス発生回路２７６とを含む。
【０１３９】パルス発生回路２７６は、ストローブ信号
ＺＤＱＳ２を受ける直列に接続されたインバータ２８
２，２８４，２８６と、インバータ２８６の出力とスト
ローブ信号ＺＤＱＳ２とを受けるＡＮＤ回路２８８とを
含む。ＡＮＤ回路２８８はパルス信号Ｓ２Ｆを出力す
る。
ＺＤＱＳ２を受ける直列に接続されたインバータ２８
２，２８４，２８６と、インバータ２８６の出力とスト
ローブ信号ＺＤＱＳ２とを受けるＡＮＤ回路２８８とを
含む。ＡＮＤ回路２８８はパルス信号Ｓ２Ｆを出力す
る。
【０１４０】パルス発生回路２７０，２７２，２７４は
パルス発生回路２７６と同様な構成を有するため説明は
繰返さない。
パルス発生回路２７６と同様な構成を有するため説明は
繰返さない。
【０１４１】図２１は、図１５における選択信号発生回
路２２８の構成を示す回路図である。
路２２８の構成を示す回路図である。
【０１４２】図２１を参照して、選択信号発生回路２２
８は、内部データ信号ＩＤｎｂに応じてパルス信号Ｓ１
Ｒ、Ｓ２Ｆのいずれかを選択的に出力するゲート回路２
９０と、内部データ信号ＩＤｎａに応じてパルス信号Ｓ
１Ｆ、Ｓ２Ｒのいずれかを選択的に出力するゲート回路
２９１とを含む。
８は、内部データ信号ＩＤｎｂに応じてパルス信号Ｓ１
Ｒ、Ｓ２Ｆのいずれかを選択的に出力するゲート回路２
９０と、内部データ信号ＩＤｎａに応じてパルス信号Ｓ
１Ｆ、Ｓ２Ｒのいずれかを選択的に出力するゲート回路
２９１とを含む。
【０１４３】ゲート回路２９０は、内部データ信号ＩＤ
ｎｂを受けるインバータ２９２と、パルス信号Ｓ１Ｒと
インバータ２９２の出力とを受けるＮＡＮＤ回路２９４
と、ＮＡＮＤ回路２９４の出力を受けて反転し選択信号
ＳＥＬ１Ｒを出力するインバータ２９６と、内部データ
信号ＩＤｎｂとパルス信号Ｓ２Ｆとを受けるＮＡＮＤ回
路２９８と、ＮＡＮＤ回路２９８の出力を受けて反転し
選択信号ＳＥＬ２Ｆを出力するインバータ３００とを含
む。
ｎｂを受けるインバータ２９２と、パルス信号Ｓ１Ｒと
インバータ２９２の出力とを受けるＮＡＮＤ回路２９４
と、ＮＡＮＤ回路２９４の出力を受けて反転し選択信号
ＳＥＬ１Ｒを出力するインバータ２９６と、内部データ
信号ＩＤｎｂとパルス信号Ｓ２Ｆとを受けるＮＡＮＤ回
路２９８と、ＮＡＮＤ回路２９８の出力を受けて反転し
選択信号ＳＥＬ２Ｆを出力するインバータ３００とを含
む。
【０１４４】ゲート回路２９１は、内部データ信号ＩＤ
ｎａを受けて反転するインバータ３０２と、パルス信号
Ｓ１Ｆと内部データ信号ＩＤｎａとを受けるＮＡＮＤ回
路３０４と、ＮＡＮＤ回路３０４の出力を受けて反転し
選択信号ＳＥＬ１Ｆを出力するインバータ３０６と、イ
ンバータ３０２の出力とパルス信号Ｓ２Ｒとを受けるＮ
ＡＮＤ回路３０８と、ＮＡＮＤ回路３０８の出力を受け
て反転し選択信号ＳＥＬ２Ｒを出力するインバータ３１
０とを含む。
ｎａを受けて反転するインバータ３０２と、パルス信号
Ｓ１Ｆと内部データ信号ＩＤｎａとを受けるＮＡＮＤ回
路３０４と、ＮＡＮＤ回路３０４の出力を受けて反転し
選択信号ＳＥＬ１Ｆを出力するインバータ３０６と、イ
ンバータ３０２の出力とパルス信号Ｓ２Ｒとを受けるＮ
ＡＮＤ回路３０８と、ＮＡＮＤ回路３０８の出力を受け
て反転し選択信号ＳＥＬ２Ｒを出力するインバータ３１
０とを含む。
【０１４５】選択信号発生回路２２８は、内部データ信
号ＩＤｎａ，ＩＤｎｂがＨレベルであるときには、次に
スキューが問題となるＬレベルのデータが入力された場
合のために、ＨレベルからＬレベルに立下がるストロー
ブ信号をデータの取込みに使用するため選択する。Ｓ１
Ｆ、Ｓ２Ｆはそれぞれストローブ信号ＳＴＲＢ１，ＳＴ
ＲＢ２の立下りに応じて発生するパルス信号であり、こ
れらのパルス信号がそれぞれ、以前に保持している内部
データ信号ＩＤｎａ，ＩＤｎｂがＨレベルであるときに
選択される。
号ＩＤｎａ，ＩＤｎｂがＨレベルであるときには、次に
スキューが問題となるＬレベルのデータが入力された場
合のために、ＨレベルからＬレベルに立下がるストロー
ブ信号をデータの取込みに使用するため選択する。Ｓ１
Ｆ、Ｓ２Ｆはそれぞれストローブ信号ＳＴＲＢ１，ＳＴ
ＲＢ２の立下りに応じて発生するパルス信号であり、こ
れらのパルス信号がそれぞれ、以前に保持している内部
データ信号ＩＤｎａ，ＩＤｎｂがＨレベルであるときに
選択される。
【０１４６】一方、選択信号発生回路２２８は、内部デ
ータ信号ＩＤｎａ，ＩＤｎｂがＬレベルであるときに
は、次にスキューが問題となるＨレベルのデータが入力
された場合のために、ＬレベルからＨレベルに立上がる
ストローブ信号をデータの取込みに使用するため選択す
る。Ｓ１Ｒ、Ｓ２Ｒはそれぞれストローブ信号ＳＴＲＢ
１，ＳＴＲＢ２の立上りに応じて発生するパルス信号で
あり、これらのパルス信号がそれぞれ、以前に保持して
いる内部データ信号ＩＤｎａ，ＩＤｎｂがＬレベルであ
るときに選択される。
ータ信号ＩＤｎａ，ＩＤｎｂがＬレベルであるときに
は、次にスキューが問題となるＨレベルのデータが入力
された場合のために、ＬレベルからＨレベルに立上がる
ストローブ信号をデータの取込みに使用するため選択す
る。Ｓ１Ｒ、Ｓ２Ｒはそれぞれストローブ信号ＳＴＲＢ
１，ＳＴＲＢ２の立上りに応じて発生するパルス信号で
あり、これらのパルス信号がそれぞれ、以前に保持して
いる内部データ信号ＩＤｎａ，ＩＤｎｂがＬレベルであ
るときに選択される。
【０１４７】図２２は、実施の形態４の半導体装置にお
いて入力バッファの動作を説明するための動作波形図で
ある。
いて入力バッファの動作を説明するための動作波形図で
ある。
【０１４８】図１５、図２２を参照して、データ入力回
路２１０は、外部から入力されたデータ信号ＤＱｎを２
ビットの内部データ信号ＩＤｎａ，ＩＤｎｂにシリアル
−パラレル変換して出力するデータ入力回路である。
路２１０は、外部から入力されたデータ信号ＤＱｎを２
ビットの内部データ信号ＩＤｎａ，ＩＤｎｂにシリアル
−パラレル変換して出力するデータ入力回路である。
【０１４９】時刻ｔ１において、データ入力回路２１０
の内部データ信号ＩＤｎａはＬレベルであり、入力され
たＨレベルのデータ信号ＤＱｎがラッチ２２４に取込ま
れて、内部データ信号ＩＤｎｂはＨレベルになったとす
る。
の内部データ信号ＩＤｎａはＬレベルであり、入力され
たＨレベルのデータ信号ＤＱｎがラッチ２２４に取込ま
れて、内部データ信号ＩＤｎｂはＨレベルになったとす
る。
【０１５０】時刻ｔ１に入力されたデータ信号ＤＱｎが
Ｈレベルであったことが、内部データ信号ＩＤｎｂを参
照することによってわかる。この場合、次にデータ信号
を内部に取込む時刻ｔ２でストローブ信号として使用さ
れるべき信号は、ＨレベルからＬレベルに立下がるスト
ローブ信号である。したがって、図２１に示した選択信
号発生回路２２８はパルス信号Ｓ２Ｆによって選択信号
ＳＥＬ２Ｆを活性化する。応じて図１８に示したセレク
タ２１８は信号Ｓ５をラッチ回路２２２に出力する。
Ｈレベルであったことが、内部データ信号ＩＤｎｂを参
照することによってわかる。この場合、次にデータ信号
を内部に取込む時刻ｔ２でストローブ信号として使用さ
れるべき信号は、ＨレベルからＬレベルに立下がるスト
ローブ信号である。したがって、図２１に示した選択信
号発生回路２２８はパルス信号Ｓ２Ｆによって選択信号
ＳＥＬ２Ｆを活性化する。応じて図１８に示したセレク
タ２１８は信号Ｓ５をラッチ回路２２２に出力する。
【０１５１】この信号Ｓ５はラッチ回路２３６によって
ラッチされた信号である。ラッチ回路２３０は時刻ｔ２
において、ストローブ信号ＺＤＱＳ２に従い、つまりＨ
レベルからＬレベルに立下がるストローブ信号ＳＴＲＢ
２に応じて信号Ｓ１を取込みＨデータを保持している。
したがって、セレクタ２１８はＨデータを出力し、応じ
て内部データ信号ＩＤｎａはＬレベルからＨレベルに変
化する。
ラッチされた信号である。ラッチ回路２３０は時刻ｔ２
において、ストローブ信号ＺＤＱＳ２に従い、つまりＨ
レベルからＬレベルに立下がるストローブ信号ＳＴＲＢ
２に応じて信号Ｓ１を取込みＨデータを保持している。
したがって、セレクタ２１８はＨデータを出力し、応じ
て内部データ信号ＩＤｎａはＬレベルからＨレベルに変
化する。
【０１５２】次に、時刻ｔ３におけるデータ信号ＤＱｎ
の取込みついて説明する。時刻ｔ２に入力されたデータ
信号ＤＱｎがＨレベルであったことが、内部データ信号
ＩＤｎａを参照することによってわかる。この場合、次
にデータ信号を内部に取込む時刻ｔ３でストローブ信号
として使用されるべき信号は、ＨレベルからＬレベルに
立下がるストローブ信号である。したがって、図２１に
示した選択信号発生回路２２８はパルス信号Ｓ１Ｆによ
って選択信号ＳＥＬ１Ｆを活性化する。応じて図１９に
示したセレクタ２２０は信号Ｓ３をラッチ回路２２２に
伝達する。信号Ｓ３は時刻ｔ３においてラッチ回路２３
２によりストローブ信号ＺＤＱＳ１に従い、つまりＨレ
ベルからＬレベルに立下がるストローブ信号ＳＴＲＢ１
に応じて取込まれた信号であるため、スキューによって
マージンが減少することはない。
の取込みついて説明する。時刻ｔ２に入力されたデータ
信号ＤＱｎがＨレベルであったことが、内部データ信号
ＩＤｎａを参照することによってわかる。この場合、次
にデータ信号を内部に取込む時刻ｔ３でストローブ信号
として使用されるべき信号は、ＨレベルからＬレベルに
立下がるストローブ信号である。したがって、図２１に
示した選択信号発生回路２２８はパルス信号Ｓ１Ｆによ
って選択信号ＳＥＬ１Ｆを活性化する。応じて図１９に
示したセレクタ２２０は信号Ｓ３をラッチ回路２２２に
伝達する。信号Ｓ３は時刻ｔ３においてラッチ回路２３
２によりストローブ信号ＺＤＱＳ１に従い、つまりＨレ
ベルからＬレベルに立下がるストローブ信号ＳＴＲＢ１
に応じて取込まれた信号であるため、スキューによって
マージンが減少することはない。
【０１５３】以降同様にして、時刻ｔ３において取込ま
れ、ラッチ回路２２４に保持されていた内部データ信号
ＩＤｎｂがＬレベルであるので、時刻ｔ４においては、
ＬレベルからＨレベルに立上がるストローブ信号ＳＴＲ
Ｂ１に応じてラッチ回路２３０でラッチされた信号Ｓ２
が、内部データ信号ＩＤｎａとなる。また、時刻ｔ４に
おいて取込まれ、ラッチ回路２２２に保持されていた内
部データ信号ＩＤｎａがＨレベルであるので、時刻ｔ５
においては、ＨレベルからＬレベルに立下がるストロー
ブ信号ＳＴＲＢ１に応じてラッチ回路２３２でラッチさ
れた信号Ｓ３が、内部データ信号ＩＤｎｂとなる。
れ、ラッチ回路２２４に保持されていた内部データ信号
ＩＤｎｂがＬレベルであるので、時刻ｔ４においては、
ＬレベルからＨレベルに立上がるストローブ信号ＳＴＲ
Ｂ１に応じてラッチ回路２３０でラッチされた信号Ｓ２
が、内部データ信号ＩＤｎａとなる。また、時刻ｔ４に
おいて取込まれ、ラッチ回路２２２に保持されていた内
部データ信号ＩＤｎａがＨレベルであるので、時刻ｔ５
においては、ＨレベルからＬレベルに立下がるストロー
ブ信号ＳＴＲＢ１に応じてラッチ回路２３２でラッチさ
れた信号Ｓ３が、内部データ信号ＩＤｎｂとなる。
【０１５４】以上、データの取込について説明したが、
ここで１つ注意しなければならない点がある。それは、
シンクロナスＤＲＡＭでバーストリードやバーストライ
ト時にデータの出力を開始する際の先頭のデータをどの
ように扱うかについてである。以前にデータが出力され
ていない先頭のデータでは当然ながら前状態は不定であ
る。
ここで１つ注意しなければならない点がある。それは、
シンクロナスＤＲＡＭでバーストリードやバーストライ
ト時にデータの出力を開始する際の先頭のデータをどの
ように扱うかについてである。以前にデータが出力され
ていない先頭のデータでは当然ながら前状態は不定であ
る。
【０１５５】図２３は、半導体装置のデータ授受を行な
うデータバスを説明するための図である。
うデータバスを説明するための図である。
【０１５６】図２３を参照して、半導体装置ＬＳＩ１と
半導体装置ＬＳＩ２との間のデータ授受はデータバス３
５０によって行なわれる。この場合、データバス３５０
は、通常は抵抗３５２によって所定の固定電位Ｖｔｔに
結合されている。したがって、半導体装置ＬＳＩ１，Ｌ
ＳＩ２の双方がデータをデータバスに出力していない場
合には、データバス３５０の電位は固定電位Ｖｔｔとな
る。
半導体装置ＬＳＩ２との間のデータ授受はデータバス３
５０によって行なわれる。この場合、データバス３５０
は、通常は抵抗３５２によって所定の固定電位Ｖｔｔに
結合されている。したがって、半導体装置ＬＳＩ１，Ｌ
ＳＩ２の双方がデータをデータバスに出力していない場
合には、データバス３５０の電位は固定電位Ｖｔｔとな
る。
【０１５７】しかしながら、一般のＤＲＡＭの場合で
は、固定電位ＶｔｔはデータのＨレベルの電位とＬレベ
ルの電位との中間電位に設定される場合が多いため、バ
ースト長に相当するデータを出力する前に強制的に前状
態を決定する必要がある。すなわち、バースト動作開始
前のデータのスタンバイ電位をＬレベルもしくはＨレベ
ルのいずれかに固定する必要がある。このようにバース
ト動作開始前のデータを固定した部分は、プリアンブル
と一般に呼ばれる。したがって、バースト動作時に有効
なデータを出力する前にプリアンブルを出力する出力バ
ッファ回路を備える必要がある。
は、固定電位ＶｔｔはデータのＨレベルの電位とＬレベ
ルの電位との中間電位に設定される場合が多いため、バ
ースト長に相当するデータを出力する前に強制的に前状
態を決定する必要がある。すなわち、バースト動作開始
前のデータのスタンバイ電位をＬレベルもしくはＨレベ
ルのいずれかに固定する必要がある。このようにバース
ト動作開始前のデータを固定した部分は、プリアンブル
と一般に呼ばれる。したがって、バースト動作時に有効
なデータを出力する前にプリアンブルを出力する出力バ
ッファ回路を備える必要がある。
【０１５８】図２４は、一般のＤＤＲ（ダブルデータレ
ート）シンクロナスＤＲＡＭのストローブ信号ＤＱＳと
データ信号ＤＱとの関係を示した図である。
ート）シンクロナスＤＲＡＭのストローブ信号ＤＱＳと
データ信号ＤＱとの関係を示した図である。
【０１５９】図２４を見てわかるように、バースト出力
動作時の先頭データ以前にストローブ信号ＤＱＳはＬレ
ベルに確定している。すなわち、ストローブ信号ＤＱＳ
は、時刻ｔ１において先頭データが取込まれるタイミン
グに対して、ｔＤＳＬで示される時間分前からＬレベル
に確定していなければならない。したがって半導体装置
がデータ信号を出力する際にも、ストローブ信号ＤＱＳ
が出力しているＬレベルのプリアンブルをデータ信号に
も加えてやればよい。
動作時の先頭データ以前にストローブ信号ＤＱＳはＬレ
ベルに確定している。すなわち、ストローブ信号ＤＱＳ
は、時刻ｔ１において先頭データが取込まれるタイミン
グに対して、ｔＤＳＬで示される時間分前からＬレベル
に確定していなければならない。したがって半導体装置
がデータ信号を出力する際にも、ストローブ信号ＤＱＳ
が出力しているＬレベルのプリアンブルをデータ信号に
も加えてやればよい。
【０１６０】図２５は、プリアンブルを出力するための
出力バッファ４００の構成を示した回路図である。
出力バッファ４００の構成を示した回路図である。
【０１６１】図２５を参照して、出力バッファ４００
は、クロック信号ＣＬＫを受けてバースト長に相当する
時刻をカウントするバースト長カウンタ４０２と、バー
スト長カウンタのカウント値に応じてリセット信号ＲＥ
ＳＥＴを出力するリセット回路４０４と、バースト長カ
ウンタのカウント値に応じて出力制御信号ＯＥを出力す
る出力制御回路４０５と、出力制御信号ＯＥとクロック
信号ＣＬＫとを受けて出力クロック信号／ＣＬＫＤを出
力するＮＡＮＤ回路４０６と、出力クロック信号／ＣＬ
ＫＤを受けて反転して出力クロック信号ＣＬＫＤを出力
するインバータ４０７とを含む。
は、クロック信号ＣＬＫを受けてバースト長に相当する
時刻をカウントするバースト長カウンタ４０２と、バー
スト長カウンタのカウント値に応じてリセット信号ＲＥ
ＳＥＴを出力するリセット回路４０４と、バースト長カ
ウンタのカウント値に応じて出力制御信号ＯＥを出力す
る出力制御回路４０５と、出力制御信号ＯＥとクロック
信号ＣＬＫとを受けて出力クロック信号／ＣＬＫＤを出
力するＮＡＮＤ回路４０６と、出力クロック信号／ＣＬ
ＫＤを受けて反転して出力クロック信号ＣＬＫＤを出力
するインバータ４０７とを含む。
【０１６２】出力バッファ４００は、さらに、リセット
信号ＲＥＳＥＴに応じてＬレベルに出力がリセットさ
れ、内部データ信号Ｄｉを受けて保持するラッチ回路４
０８と、ラッチ回路の出力信号Ｄｏを受けて反転するイ
ンバータ４１０と、出力クロック信号ＣＬＫＤ，／ＣＬ
ＫＤに応じて活性化され、インバータ４１０の出力を反
転して外部端子にデータ信号ＤＱとして出力するクロッ
クドインバータ４１２とを含む。
信号ＲＥＳＥＴに応じてＬレベルに出力がリセットさ
れ、内部データ信号Ｄｉを受けて保持するラッチ回路４
０８と、ラッチ回路の出力信号Ｄｏを受けて反転するイ
ンバータ４１０と、出力クロック信号ＣＬＫＤ，／ＣＬ
ＫＤに応じて活性化され、インバータ４１０の出力を反
転して外部端子にデータ信号ＤＱとして出力するクロッ
クドインバータ４１２とを含む。
【０１６３】クロックドインバータ４１２の出力は、図
１の出力バッファ２０に図２５の出力バッファ４００を
使用する場合にはデータ入出力端子ＤＱに接続される場
合が一般的であるが、入力端子と出力端子とを分離した
場合には出力端子に接続される。
１の出力バッファ２０に図２５の出力バッファ４００を
使用する場合にはデータ入出力端子ＤＱに接続される場
合が一般的であるが、入力端子と出力端子とを分離した
場合には出力端子に接続される。
【０１６４】図２６は、出力バッファ４００の動作を説
明するための動作波形図である。図２５、図２６を参照
して、時刻ｔ１においてバースト長カウンタ４０２にク
ロック信号が入力され、時刻ｔ２〜ｔ３の間、リセット
回路４０４はバースト長カウンタ４０２のカウント値に
応じてリセット信号ＲＥＳＥＴを活性化する。応じてラ
ッチ回路４０８はリセットされ出力信号ＤｏはＬレベル
となる。このとき出力制御回路４０５は出力制御信号Ｏ
Ｅを活性化しており、したがってＬレベルとなっている
出力信号Ｄｏは、インバータ４１０およびクロックドイ
ンバータ４１２によって外部に出力されデータ信号ＤＱ
はＬレベルになる。
明するための動作波形図である。図２５、図２６を参照
して、時刻ｔ１においてバースト長カウンタ４０２にク
ロック信号が入力され、時刻ｔ２〜ｔ３の間、リセット
回路４０４はバースト長カウンタ４０２のカウント値に
応じてリセット信号ＲＥＳＥＴを活性化する。応じてラ
ッチ回路４０８はリセットされ出力信号ＤｏはＬレベル
となる。このとき出力制御回路４０５は出力制御信号Ｏ
Ｅを活性化しており、したがってＬレベルとなっている
出力信号Ｄｏは、インバータ４１０およびクロックドイ
ンバータ４１２によって外部に出力されデータ信号ＤＱ
はＬレベルになる。
【０１６５】続いて、時刻ｔ３においてリセット回路４
０４はリセット信号ＲＥＳＥＴをリセットし、ラッチ回
路４０８にはデータＤ１が入力され、インバータ４１０
およびクロックドインバータ４１２によって外部に対し
てデータＤ１が出力される。
０４はリセット信号ＲＥＳＥＴをリセットし、ラッチ回
路４０８にはデータＤ１が入力され、インバータ４１０
およびクロックドインバータ４１２によって外部に対し
てデータＤ１が出力される。
【０１６６】続いて時刻ｔ４において内部データ信号Ｄ
ｉにデータＤ２が入力され、同様に外部に対してデータ
Ｄ２が出力される。このようにすることによりデータ信
号ＤＱに有効なデータの前状態としてＬレベルのプリア
ンブルを付加することができる。
ｉにデータＤ２が入力され、同様に外部に対してデータ
Ｄ２が出力される。このようにすることによりデータ信
号ＤＱに有効なデータの前状態としてＬレベルのプリア
ンブルを付加することができる。
【０１６７】図２７は、プリアンブルが付加されたデー
タを受ける半導体装置に設けられるプリセット回路４１
０の構成を示す回路図である。
タを受ける半導体装置に設けられるプリセット回路４１
０の構成を示す回路図である。
【０１６８】図２７を参照して、プリセット回路４１０
は、ライト命令信号ＺＷＲＩＴＥをクロック信号ＺＣＬ
Ｋに同期して受けるＤフリップフロップ４１１と、Ｄフ
リップフロップ４１１の出力をクロック信号ＣＬＫに同
期して受けるＤフリップフロップ４１２と、Ｄフリップ
フロップ４１２の出力を受けて反転し内部ライト信号Ｉ
ＷＲＩＴＥを出力するインバータ４１３と、クロック信
号ＣＬＫ、ＺＣＬＫに応じて内部ライト信号ＩＷＲＩＴ
Ｅを受けてからの書込サイクルをカウントする２ＢＩＴ
カウンタ４１４と２ＢＩＴカウンタ４１４の出力するカ
ウント値Ａ０，Ａ１がともに“１”になった時にリセッ
トパルスＲＳＴを出力するゲート回路４１６と、内部ラ
イト信号ＩＷＲＩＴＥによりセットされ、リセット信号
ＲＳＴによりリセットされ信号ＷＣＹＣＬＥを出力する
ラッチ回路４１８と、信号ＷＣＹＣＬＥを受けて立ち下
がりエッジを検出しパルス信号ＰＲＥＲＳＴを出力する
パルス発生回路４２０とを含む。
は、ライト命令信号ＺＷＲＩＴＥをクロック信号ＺＣＬ
Ｋに同期して受けるＤフリップフロップ４１１と、Ｄフ
リップフロップ４１１の出力をクロック信号ＣＬＫに同
期して受けるＤフリップフロップ４１２と、Ｄフリップ
フロップ４１２の出力を受けて反転し内部ライト信号Ｉ
ＷＲＩＴＥを出力するインバータ４１３と、クロック信
号ＣＬＫ、ＺＣＬＫに応じて内部ライト信号ＩＷＲＩＴ
Ｅを受けてからの書込サイクルをカウントする２ＢＩＴ
カウンタ４１４と２ＢＩＴカウンタ４１４の出力するカ
ウント値Ａ０，Ａ１がともに“１”になった時にリセッ
トパルスＲＳＴを出力するゲート回路４１６と、内部ラ
イト信号ＩＷＲＩＴＥによりセットされ、リセット信号
ＲＳＴによりリセットされ信号ＷＣＹＣＬＥを出力する
ラッチ回路４１８と、信号ＷＣＹＣＬＥを受けて立ち下
がりエッジを検出しパルス信号ＰＲＥＲＳＴを出力する
パルス発生回路４２０とを含む。
【０１６９】２ＢＩＴカウンタ４１４は、内部ライト信
号ＩＷＲＩＴＥを受けて反転するインバータ４３８と、
クロック信号ＺＣＬＫを一方の入力に受けるＮＡＮＤ回
路４２２と、クロック信号ＺＣＬＫと信号Ａ０とを受け
るＮＡＮＤ回路４２４と、交差結合されるＮＡＮＤ回路
４２６、４２８とを含む。ＮＡＮＤ回路４２８は、３入
力のＮＡＮＤ回路であり、第２、第３の入力にはそれぞ
れインバータ４３８の出力とＮＡＮＤ回路４２４の出力
とを受ける。ＮＡＮＤ回路４２６は、２入力のＮＡＮＤ
回路であり、第２の入力にはＮＡＮＤ回路４２２の出力
を受ける。
号ＩＷＲＩＴＥを受けて反転するインバータ４３８と、
クロック信号ＺＣＬＫを一方の入力に受けるＮＡＮＤ回
路４２２と、クロック信号ＺＣＬＫと信号Ａ０とを受け
るＮＡＮＤ回路４２４と、交差結合されるＮＡＮＤ回路
４２６、４２８とを含む。ＮＡＮＤ回路４２８は、３入
力のＮＡＮＤ回路であり、第２、第３の入力にはそれぞ
れインバータ４３８の出力とＮＡＮＤ回路４２４の出力
とを受ける。ＮＡＮＤ回路４２６は、２入力のＮＡＮＤ
回路であり、第２の入力にはＮＡＮＤ回路４２２の出力
を受ける。
【０１７０】２ＢＩＴカウンタ４１４は、さらに、クロ
ック信号ＣＬＫとＮＡＮＤ回路４２６の出力とを受ける
ＮＡＮＤ回路４３０と、クロック信号ＣＬＫとＮＡＮＤ
回路４２８の出力とを受けるＮＡＮＤ回路４３２と、交
差結合されるＮＡＮＤ回路４３４、４３６とを含む。Ｎ
ＡＮＤ回路４３４は、２入力のＮＡＮＤ回路であり、第
２の入力にはＮＡＮＤ回路４３０の出力を受ける。ＮＡ
ＮＤ回路４３６は、２入力のＮＡＮＤ回路であり、第２
の入力にはＮＡＮＤ回路４３２の出力を受ける。ＮＡＮ
Ｄ回路４３４は、信号Ａ０を出力し、ＮＡＮＤ回路４３
６の出力は、ＮＡＮＤ回路４２２の第２の入力に与えら
れる。
ック信号ＣＬＫとＮＡＮＤ回路４２６の出力とを受ける
ＮＡＮＤ回路４３０と、クロック信号ＣＬＫとＮＡＮＤ
回路４２８の出力とを受けるＮＡＮＤ回路４３２と、交
差結合されるＮＡＮＤ回路４３４、４３６とを含む。Ｎ
ＡＮＤ回路４３４は、２入力のＮＡＮＤ回路であり、第
２の入力にはＮＡＮＤ回路４３０の出力を受ける。ＮＡ
ＮＤ回路４３６は、２入力のＮＡＮＤ回路であり、第２
の入力にはＮＡＮＤ回路４３２の出力を受ける。ＮＡＮ
Ｄ回路４３４は、信号Ａ０を出力し、ＮＡＮＤ回路４３
６の出力は、ＮＡＮＤ回路４２２の第２の入力に与えら
れる。
【０１７１】２ＢＩＴカウンタ４１４は、さらに、内部
ライト信号ＩＷＲＩＴＥを受けて反転するインバータ４
５８と、クロック信号ＺＣＬＫ、信号Ａ０をそれぞれ第
１、第２の入力に受ける３入力のＮＡＮＤ回路４４２
と、クロック信号ＺＣＬＫと信号Ａ１とを受けるＮＡＮ
Ｄ回路４４４と、交差結合されるＮＡＮＤ回路４４６、
４４８とを含む。ＮＡＮＤ回路４４８は、３入力のＮＡ
ＮＤ回路であり、第２、第３の入力にはそれぞれインバ
ータ４５８の出力とＮＡＮＤ回路４４４の出力とを受け
る。ＮＡＮＤ回路４４６は、２入力のＮＡＮＤ回路であ
り、第２の入力にはＮＡＮＤ回路４４２の出力を受け
る。
ライト信号ＩＷＲＩＴＥを受けて反転するインバータ４
５８と、クロック信号ＺＣＬＫ、信号Ａ０をそれぞれ第
１、第２の入力に受ける３入力のＮＡＮＤ回路４４２
と、クロック信号ＺＣＬＫと信号Ａ１とを受けるＮＡＮ
Ｄ回路４４４と、交差結合されるＮＡＮＤ回路４４６、
４４８とを含む。ＮＡＮＤ回路４４８は、３入力のＮＡ
ＮＤ回路であり、第２、第３の入力にはそれぞれインバ
ータ４５８の出力とＮＡＮＤ回路４４４の出力とを受け
る。ＮＡＮＤ回路４４６は、２入力のＮＡＮＤ回路であ
り、第２の入力にはＮＡＮＤ回路４４２の出力を受け
る。
【０１７２】２ＢＩＴカウンタ４１４は、さらに、クロ
ック信号ＣＬＫとＮＡＮＤ回路４４６の出力とを受ける
ＮＡＮＤ回路４５０と、クロック信号ＣＬＫとＮＡＮＤ
回路４４８の出力とを受けるＮＡＮＤ回路４５２と、交
差結合されるＮＡＮＤ回路４５４、４５６とを含む。Ｎ
ＡＮＤ回路４５４は、２入力のＮＡＮＤ回路であり、第
２の入力にはＮＡＮＤ回路４５０の出力を受ける。ＮＡ
ＮＤ回路４５６は、２入力のＮＡＮＤ回路であり、第２
の入力にはＮＡＮＤ回路４５２の出力を受ける。ＮＡＮ
Ｄ回路４５４は、信号Ａ１を出力し、ＮＡＮＤ回路４５
６の出力は、ＮＡＮＤ回路４４２の第３の入力に与えら
れる。
ック信号ＣＬＫとＮＡＮＤ回路４４６の出力とを受ける
ＮＡＮＤ回路４５０と、クロック信号ＣＬＫとＮＡＮＤ
回路４４８の出力とを受けるＮＡＮＤ回路４５２と、交
差結合されるＮＡＮＤ回路４５４、４５６とを含む。Ｎ
ＡＮＤ回路４５４は、２入力のＮＡＮＤ回路であり、第
２の入力にはＮＡＮＤ回路４５０の出力を受ける。ＮＡ
ＮＤ回路４５６は、２入力のＮＡＮＤ回路であり、第２
の入力にはＮＡＮＤ回路４５２の出力を受ける。ＮＡＮ
Ｄ回路４５４は、信号Ａ１を出力し、ＮＡＮＤ回路４５
６の出力は、ＮＡＮＤ回路４４２の第３の入力に与えら
れる。
【０１７３】ゲート回路４１６は、信号Ａ０、Ａ１を受
けるＮＡＮＤ回路４６０と、ＮＡＮＤ回路４６０の出力
を受けて反転しリセット信号ＲＳＴを出力するインバー
タ４６２とを含む。
けるＮＡＮＤ回路４６０と、ＮＡＮＤ回路４６０の出力
を受けて反転しリセット信号ＲＳＴを出力するインバー
タ４６２とを含む。
【０１７４】ラッチ回路４１８は、内部ライト信号ＩＷ
ＲＩＴＥを受けて反転するインバータ４６６と、リセッ
ト信号ＲＳＴを受けて反転するインバータ４６４と、イ
ンバータ４６６、４６４の出力をそれぞれ受ける交差結
合されたＮＡＮＤ回路４６８，４７０とを含む。ＮＡＮ
Ｄ回路４６８は信号ＷＣＹＣＬＥを出力する。
ＲＩＴＥを受けて反転するインバータ４６６と、リセッ
ト信号ＲＳＴを受けて反転するインバータ４６４と、イ
ンバータ４６６、４６４の出力をそれぞれ受ける交差結
合されたＮＡＮＤ回路４６８，４７０とを含む。ＮＡＮ
Ｄ回路４６８は信号ＷＣＹＣＬＥを出力する。
【０１７５】パルス発生回路４２０は、信号ＷＣＹＣＬ
Ｅを受けて反転するインバータ４７２と、インバータ４
７２の出力を受ける直列に接続されたインバータ４７
４，４７６，４７８と、インバータ４７２，４７８の出
力を受けるＮＡＮＤ回路４８０と、ＮＡＮＤ回路４８０
の出力を受けて反転し、パルス信号ＰＲＥＲＳＴを出力
するインバータ４８２とを含む。
Ｅを受けて反転するインバータ４７２と、インバータ４
７２の出力を受ける直列に接続されたインバータ４７
４，４７６，４７８と、インバータ４７２，４７８の出
力を受けるＮＡＮＤ回路４８０と、ＮＡＮＤ回路４８０
の出力を受けて反転し、パルス信号ＰＲＥＲＳＴを出力
するインバータ４８２とを含む。
【０１７６】図２８は、図１５に示したラッチ回路２２
４の構成を示す回路図である。図２８を参照して、ラッ
チ回路２２４は、パルス信号ＰＲＥＲＳＴを受けて反転
するインバータ４９２と、信号Ｓ７とインバータ４９２
の出力を受けるＮＡＮＤ回路４９４とＮＡＮＤ回路４９
４の出力を受けて信号Ｓ７に帰還するインバータ４９６
と、ＮＡＮＤ回路４９６の出力を受けて反転し内部デー
タ信号ＩＤｎｂを出力するインバータ４９８とを含む。
４の構成を示す回路図である。図２８を参照して、ラッ
チ回路２２４は、パルス信号ＰＲＥＲＳＴを受けて反転
するインバータ４９２と、信号Ｓ７とインバータ４９２
の出力を受けるＮＡＮＤ回路４９４とＮＡＮＤ回路４９
４の出力を受けて信号Ｓ７に帰還するインバータ４９６
と、ＮＡＮＤ回路４９６の出力を受けて反転し内部デー
タ信号ＩＤｎｂを出力するインバータ４９８とを含む。
【０１７７】図２９は、プリセット回路４１０とラッチ
回路２２４の動作を説明するための動作波形図である。
回路２２４の動作を説明するための動作波形図である。
【０１７８】図２９を参照して、時刻ｔ１のライトコマ
ンドにより書込みが開始される。２ＢＩＴカウンタのカ
ウント値Ａ１，Ａ０はクロック信号ＣＬＫに応じて“０
０”，“０１”，“１０”とカウントアップされ、時刻
ｔ４には“１１”となる。
ンドにより書込みが開始される。２ＢＩＴカウンタのカ
ウント値Ａ１，Ａ０はクロック信号ＣＬＫに応じて“０
０”，“０１”，“１０”とカウントアップされ、時刻
ｔ４には“１１”となる。
【０１７９】時刻ｔ４には、リセット信号ＲＳＴが出力
され、応じて信号ＷＣＹＣＬＥは立下り、パルス信号Ｐ
ＲＥＲＳＴが出力される。このパルス信号ＰＲＥＲＳＴ
によって、ライトサイクルが終了する度に、内部データ
信号ＩＤｎｂはＬレベルにセットされる。
され、応じて信号ＷＣＹＣＬＥは立下り、パルス信号Ｐ
ＲＥＲＳＴが出力される。このパルス信号ＰＲＥＲＳＴ
によって、ライトサイクルが終了する度に、内部データ
信号ＩＤｎｂはＬレベルにセットされる。
【０１８０】このようにしておけば、プリアンブルでＤ
ＱにＬレベルを出力する図２６に示したような波形が入
力された時に、プリアンブルのＬレベルを取込む準備が
できる。したがって、プリアンブルのＬレベルデータを
正常に図１５のラッチ回路２２２に取込むことができ、
プリアンブルに引き続き入力されるデータを高速に受信
することができる。
ＱにＬレベルを出力する図２６に示したような波形が入
力された時に、プリアンブルのＬレベルを取込む準備が
できる。したがって、プリアンブルのＬレベルデータを
正常に図１５のラッチ回路２２２に取込むことができ、
プリアンブルに引き続き入力されるデータを高速に受信
することができる。
【０１８１】以上説明したように、実施の形態４では、
ストローブ信号の立上りエッジと立下りエッジの両方で
データを保持しておき、以前に受信したデータの極性に
応じて、保持したデータのいずれを有効なデータとして
内部回路に伝達するかを決定する。したがって、セット
アップ時間のマージンを広げることができるので、より
高速な動作が可能となる。
ストローブ信号の立上りエッジと立下りエッジの両方で
データを保持しておき、以前に受信したデータの極性に
応じて、保持したデータのいずれを有効なデータとして
内部回路に伝達するかを決定する。したがって、セット
アップ時間のマージンを広げることができるので、より
高速な動作が可能となる。
【０１８２】なお、実施の形態４では、１ビットの入力
データを２ビットにシリアル−パラレル変換して内部に
伝達する入力バッファ回路について説明したが、１ビッ
トのまま内部に伝達する入力バッファ回路に対しても適
用は可能である。また、シリアル−パラレル変換をたと
えば１ビットから４ビットに変換するように、さらに多
ビットに変換して内部に伝達する入力バッファ回路に対
しても適用は可能である。
データを２ビットにシリアル−パラレル変換して内部に
伝達する入力バッファ回路について説明したが、１ビッ
トのまま内部に伝達する入力バッファ回路に対しても適
用は可能である。また、シリアル−パラレル変換をたと
えば１ビットから４ビットに変換するように、さらに多
ビットに変換して内部に伝達する入力バッファ回路に対
しても適用は可能である。
【０１８３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１８４】
【発明の効果】請求項１〜３に記載の半導体装置は、相
補なストローブ信号のエッジの遅いほうを使用してデー
タの取込を行なう。したがって、出力されるデータの極
性によってデータの遅延量が変化する場合でも内部取込
タイミングの調整をほとんどする必要がなく、正しく高
速にデータを取込むことができる。
補なストローブ信号のエッジの遅いほうを使用してデー
タの取込を行なう。したがって、出力されるデータの極
性によってデータの遅延量が変化する場合でも内部取込
タイミングの調整をほとんどする必要がなく、正しく高
速にデータを取込むことができる。
【０１８５】請求項４〜５に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、データ
がＨレベルである場合とＬレベルである場合で別々にデ
ータを取込むため、確実に必要なデータを取込むことが
できる。
項１に記載の半導体装置の奏する効果に加えて、データ
がＨレベルである場合とＬレベルである場合で別々にデ
ータを取込むため、確実に必要なデータを取込むことが
できる。
【０１８６】請求項６、７に記載の半導体装置は、請求
項４に記載の半導体装置が奏する効果に加えて、データ
がＨレベルである場合とＬレベルである場合でデータが
反転して内部にデータが伝達されるので、データの極性
に依存する内部の処理の影響を少なくすることができ
る。
項４に記載の半導体装置が奏する効果に加えて、データ
がＨレベルである場合とＬレベルである場合でデータが
反転して内部にデータが伝達されるので、データの極性
に依存する内部の処理の影響を少なくすることができ
る。
【０１８７】請求項８に記載の半導体装置は、請求項６
に記載の半導体装置の奏する効果に加えて、より少ない
回路規模で処理を実現できる。
に記載の半導体装置の奏する効果に加えて、より少ない
回路規模で処理を実現できる。
【０１８８】請求項９に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、オープンド
レイン型インターフェイスのようにデータの立上りと立
下りとの遅延時間に差が出やすい場合に、特に有効にデ
ータ伝送を正確に速く行える。
に記載の半導体装置の奏する効果に加えて、オープンド
レイン型インターフェイスのようにデータの立上りと立
下りとの遅延時間に差が出やすい場合に、特に有効にデ
ータ伝送を正確に速く行える。
【０１８９】請求項１０、１１に記載の半導体装置は、
出力されるデータの極性によってデータの遅延量が変化
する場合でも内部取込タイミングの調整をほとんどする
必要がなく、正しく高速にデータを取込むことができ
る。
出力されるデータの極性によってデータの遅延量が変化
する場合でも内部取込タイミングの調整をほとんどする
必要がなく、正しく高速にデータを取込むことができ
る。
【０１９０】請求項１２〜１５に記載の半導体装置は、
以前に受信していたデータの極性で次に受信するための
データを取込むストローブ信号を選択する。したがっ
て、データの受信のタイミングマージンが改善され高速
動作が可能となる。
以前に受信していたデータの極性で次に受信するための
データを取込むストローブ信号を選択する。したがっ
て、データの受信のタイミングマージンが改善され高速
動作が可能となる。
【０１９１】請求項１６に記載の半導体装置は、請求項
１５に記載の半導体装置の奏する効果に加えて、シリア
ル−パラレル変換して内部にデータを伝達する入力バッ
ファ回路の動作速度をさらに改善することができる。
１５に記載の半導体装置の奏する効果に加えて、シリア
ル−パラレル変換して内部にデータを伝達する入力バッ
ファ回路の動作速度をさらに改善することができる。
【０１９２】請求項１７〜１９に記載の半導体装置は、
請求項１２に記載の半導体装置の奏する効果に加えて、
データ出力の際に、前もって所定の論理に外部に接続さ
れるデータバスを固定するので、非活性化時のデータバ
スの論理レベルがハイ、ローいずれのレベルでもない場
合においても第１番目に受信するデータの前状態が決ま
るのでデータ受信側の高速化を図ることができる。
請求項１２に記載の半導体装置の奏する効果に加えて、
データ出力の際に、前もって所定の論理に外部に接続さ
れるデータバスを固定するので、非活性化時のデータバ
スの論理レベルがハイ、ローいずれのレベルでもない場
合においても第１番目に受信するデータの前状態が決ま
るのでデータ受信側の高速化を図ることができる。
【図１】 本発明の実施の形態１の半導体装置１の構成
を示す概略ブロック図である。
を示す概略ブロック図である。
【図２】 図１に示した入力バッファ２２の構成を示す
回路図である。
回路図である。
【図３】 図２における差動増幅回路４８の構成を示す
回路図である。
回路図である。
【図４】 図２における変換回路３８の構成を示す回路
図である。
図である。
【図５】 図２におけるデータ取込回路４０の構成を示
す回路図である。
す回路図である。
【図６】 図２における信号選択回路４４の構成を示す
回路図である。
回路図である。
【図７】 データラッチ回路４６の構成を示す回路図で
ある。
ある。
【図８】 図２に示した入力バッファ２２が信号を取込
む説明をするための動作波形図である。
む説明をするための動作波形図である。
【図９】 取込エッジとデータの遅延との関係を説明す
るための図である。
るための図である。
【図１０】 本発明の実施の形態２において用いられる
入力バッファ１２２の構成を示す回路図である。
入力バッファ１２２の構成を示す回路図である。
【図１１】 図１０における差動増幅回路１５２の構成
を示す回路図である。
を示す回路図である。
【図１２】 実施の形態３の半導体装置１８２の構成を
示す回路図である。
示す回路図である。
【図１３】 入力されるデータの特性に応じてストロー
ブ信号の極性を選択して取込動作を行なう説明をするた
めの波形図である。
ブ信号の極性を選択して取込動作を行なう説明をするた
めの波形図である。
【図１４】 本発明の実施の形態４の入力バッファ２０
０の構成を示すブロック図である。
０の構成を示すブロック図である。
【図１５】 図１４に示したデータ入力回路２１０の構
成を示したブロック図である。
成を示したブロック図である。
【図１６】 図１５におけるラッチ回路２１４の構成を
示す回路図である。
示す回路図である。
【図１７】 図１５におけるラッチ回路２１６の構成を
示した回路図である。
示した回路図である。
【図１８】 図１５におけるセレクタ２１８の構成を示
す回路図である。
す回路図である。
【図１９】 図１５におけるセレクタ２２０の構成を示
す回路図である。
す回路図である。
【図２０】 図１５におけるパルス発生回路２２６の構
成を示した回路図である。
成を示した回路図である。
【図２１】 図１５における選択信号発生回路２２８の
構成を示す回路図である。
構成を示す回路図である。
【図２２】 実施の形態４の半導体装置において入力バ
ッファの動作を説明するための動作波形図である。
ッファの動作を説明するための動作波形図である。
【図２３】 半導体装置のデータ授受を行なうデータバ
スを説明するための図である。
スを説明するための図である。
【図２４】 一般のＤＤＲ（ダブルデータレート）シン
クロナスＤＲＡＭのストローブ信号ＤＱＳとデータ信号
ＤＱとの関係を示した図である。
クロナスＤＲＡＭのストローブ信号ＤＱＳとデータ信号
ＤＱとの関係を示した図である。
【図２５】 プリアンブルを出力するための出力バッフ
ァ４００の構成を示した回路図である。
ァ４００の構成を示した回路図である。
【図２６】 出力バッファ４００の動作を説明するため
の動作波形図である。
の動作波形図である。
【図２７】 プリアンブルが付加されたデータを受ける
半導体装置に設けられるプリセット回路４１０の構成を
示す回路図である。
半導体装置に設けられるプリセット回路４１０の構成を
示す回路図である。
【図２８】 図１５に示したラッチ回路２２４の構成を
示す回路図である。
示す回路図である。
【図２９】 プリセット回路４１０とラッチ回路２２４
の動作を説明するための動作波形図である。
の動作を説明するための動作波形図である。
【図３０】 従来のデータストローブ信号とデータの関
係を説明するための波形図である。
係を説明するための波形図である。
【図３１】 デファレンシャルデータストローブによっ
てデータを取込む説明をするための動作波形図である。
てデータを取込む説明をするための動作波形図である。
【図３２】 ＳＳＯによるスキューを説明するための図
である。
である。
【図３３】 ＳＳＯが発生した場合のストローブ信号に
対するデータのタイミングマージンを説明するための図
である。
対するデータのタイミングマージンを説明するための図
である。
１，１８２ 半導体装置、２２，１８６，１９４ 入力
バッファ、２０ 出力バッファ、４ クロックバッフ
ァ、３２ 相補データ発生回路、３４，３６ 内部スト
ローブ発生回路、４０，４２ データ取込回路、３８
変換回路、６０，６２ 取込制御回路、４６ データラ
ッチ回路、４４ 信号選択回路、７２，７４，１７２，
１７４ ＰチャネルＭＯＳトランジスタ、１６，７８，
８０，１７６，１７８，１８０，１８４，１９２ Ｎチ
ャネルＭＯＳトランジスタ、８２，１１２，１１４，１
３２，１３４ インバータ、９２，９４，９８，１００
パルス発生回路、９６，１０２ ＯＲ回路、１２２，
１２４，１１６，１１８，１３８，３６，１４２，１４
０ ＮＡＮＤ回路、１４４ ＮＯＲ回路、１４６ 遅延
回路、１４８ パルス発生回路、４８，５０，５２〜５
８，１５２〜１５６差動増幅回路、１８８ 抵抗、２０
２，２０４，２１２ 差動増幅回路、２００入力バッフ
ァ、２０６，２１０ データ入力回路、２１４，２１
６，２２２，２２４，２３０〜２３６，４０８ ラッチ
回路、２１８，２２０ セレクタ、２２６，２７０〜２
７６ パルス発生回路、２２８ 選択信号発生回路、２
４０〜２５６ Ｄフリップフロップ、２６２〜２６８
ＮチャネルＭＯＳトランジスタ、２８２，２８４，２８
６，２９２，２９６，３００，３０２，３０６，３１
０，４１０ インバータ、２８８ ＡＮＤ回路、２９
４，２９８，３０４，３０８ＮＡＮＤ回路、２０２，２
０４ 差動増幅回路、２７０，２７２，２７４ パルス
発生回路、３５０ データバス、３５２ 抵抗、４００
出力バッファ、４０２ バースト長カウンタ、４０４
リセット回路、４０５ 出力制御回路、４１２ クロ
ックドインバータ。
バッファ、２０ 出力バッファ、４ クロックバッフ
ァ、３２ 相補データ発生回路、３４，３６ 内部スト
ローブ発生回路、４０，４２ データ取込回路、３８
変換回路、６０，６２ 取込制御回路、４６ データラ
ッチ回路、４４ 信号選択回路、７２，７４，１７２，
１７４ ＰチャネルＭＯＳトランジスタ、１６，７８，
８０，１７６，１７８，１８０，１８４，１９２ Ｎチ
ャネルＭＯＳトランジスタ、８２，１１２，１１４，１
３２，１３４ インバータ、９２，９４，９８，１００
パルス発生回路、９６，１０２ ＯＲ回路、１２２，
１２４，１１６，１１８，１３８，３６，１４２，１４
０ ＮＡＮＤ回路、１４４ ＮＯＲ回路、１４６ 遅延
回路、１４８ パルス発生回路、４８，５０，５２〜５
８，１５２〜１５６差動増幅回路、１８８ 抵抗、２０
２，２０４，２１２ 差動増幅回路、２００入力バッフ
ァ、２０６，２１０ データ入力回路、２１４，２１
６，２２２，２２４，２３０〜２３６，４０８ ラッチ
回路、２１８，２２０ セレクタ、２２６，２７０〜２
７６ パルス発生回路、２２８ 選択信号発生回路、２
４０〜２５６ Ｄフリップフロップ、２６２〜２６８
ＮチャネルＭＯＳトランジスタ、２８２，２８４，２８
６，２９２，２９６，３００，３０２，３０６，３１
０，４１０ インバータ、２８８ ＡＮＤ回路、２９
４，２９８，３０４，３０８ＮＡＮＤ回路、２０２，２
０４ 差動増幅回路、２７０，２７２，２７４ パルス
発生回路、３５０ データバス、３５２ 抵抗、４００
出力バッファ、４０２ バースト長カウンタ、４０４
リセット回路、４０５ 出力制御回路、４１２ クロ
ックドインバータ。
Claims (19)
- 【請求項１】 外部から与えられるデータ信号を受ける
第１の端子と、 前記データ信号に同期して前記データ信号の取込み時刻
の基準として外部から与えられる第１のストローブ信号
を受ける第２の端子と、 前記第１のストローブ信号と相補な第２のストローブ信
号を外部から受ける第３の端子と、 信号波形が表わす論理値が遷移する部分をエッジと称す
るとき、前記第１、第２のストローブ信号のエッジから
前記データ信号を取込むデータ取込エッジを選択し、前
記データ取込エッジを基準に前記データ信号を取込み、
内部データ信号を出力するデータ入力回路とを備え、 前記データ入力回路は、 前記第１のストローブ信号のエッジと、前記第１のスト
ローブ信号のエッジに対応する第２のストローブ信号の
エッジのうち遅く入力されたいずれか一方のエッジを前
記データ取込エッジとして選択する選択回路を含み、 前記内部データ信号に応じて動作する内部回路をさらに
備える、半導体装置。 - 【請求項２】 前記選択回路は、 前記第１のストローブ信号のエッジが入力されたことを
示す第１の情報を保持する第１の保持回路と、 前記第２のストローブ信号のエッジが入力されたことを
示す第２の情報を保持する第２の保持回路と、 前記第１の保持回路が前記第１の情報を保持しており、
かつ、前記第２の保持回路が前記第２の情報を保持して
いるときに、前記データ取込エッジを出力するエッジ出
力回路と、 前記エッジ出力回路の出力に応じて、前記第１、第２の
保持回路を初期状態にリセットするパルス発生回路とを
有する、請求項１に記載の半導体装置。 - 【請求項３】 前記データ入力回路は、 前記第１のストローブ信号の立上りエッジおよび前記第
２のストローブ信号の立上りエッジに応じて前記データ
信号を取込む第１のデータ取込回路と、 前記第１のストローブ信号の立下りエッジおよび前記第
２のストローブ信号の立下りエッジに応じて前記データ
信号を取込む第２のデータ取込回路と、 前記データ取込エッジに応じて前記第１、第２のデータ
取込回路の出力を取込み、前記内部データ信号を確定さ
せるデータ保持回路とをさらに含む、請求項１に記載の
半導体装置。 - 【請求項４】 前記データ入力回路は、 前記第１のストローブ信号を受けて、第１の内部取込信
号および前記第１の内部取込信号と相補な第１の相補内
部取込信号を出力する第１の信号発生回路と、 前記第２のストローブ信号を受けて、第２の内部取込信
号および前記第２の内部取込信号と相補な第２の相補内
部取込信号を出力する第２の信号発生回路と、 前記第１の内部取込信号の立上りエッジおよび前記第２
の内部取込信号の立上りエッジにおいて前記第１のデー
タ取込回路にデータの取込指示を行なう第１の取込制御
回路と、 前記第１の相補内部取込信号の立上りエッジおよび前記
第２の相補内部取込信号の立上りエッジにおいて前記第
２のデータ取込回路にデータの取込指示を行なう第２の
取込制御回路とをさらに含む、請求項３に記載の半導体
装置。 - 【請求項５】 前記第１の取込制御回路は、 前記第１の取込制御回路の出力信号の立上りエッジに応
じてパルスを発生する第１のパルス発生回路と、 前記第２の取込制御回路の出力信号の立上りエッジに応
じてパルスを発生する第２のパルス発生回路と、 前記第１、第２のパルス発生回路の出力に応じて前記第
１、第２のストローブ信号の立上りエッジに応じたパル
スを出力するパルス合成回路とを含む、請求項４に記載
の半導体装置。 - 【請求項６】 前記データ入力回路は、 前記データ信号を受けて中間データ信号と前記中間デー
タ信号と相補な相補中間データ信号とを出力する相補デ
ータ発生回路をさらに含み、 前記第１のデータ取込回路は、前記中間データ信号を入
力に受け、 前記第２のデータ取込回路は、前記相補中間データ信号
を入力に受ける、請求項３に記載の半導体装置。 - 【請求項７】 前記相補データ発生回路は、 参照電位を負入力ノードに受け、前記データ信号を正入
力ノードに受けて前記中間データ信号を発生する第１の
差動増幅回路と、 前記参照電位を正入力ノードに受け、前記データ信号を
負入力ノードに受けて前記相補中間データ信号を発生す
る第２の差動増幅回路とを有する、請求項６に記載の半
導体装置。 - 【請求項８】 前記相補データ発生回路は、 前記データ信号を参照電位と比較して前記内部データ信
号および前記相補内部データ信号を出力する差動増幅回
路を有する、請求項６に記載の半導体装置。 - 【請求項９】 前記第１の端子は、第１の電源電位に抵
抗を介して固定される外部データバスに接続され、 前記内部回路の出力に応じて前記第１の端子を前記第１
の電源電位と異なる第２の電源電位に結合させるトラン
ジスタをさらに備える、請求項１に記載の半導体装置。 - 【請求項１０】 外部から与えられるデータ信号を受け
る第１の端子と、 前記データ信号に同期して前記データ信号の取込み時刻
の基準として外部から与えられる第１のストローブ信号
を受ける第２の端子と、 前記第１のストローブ信号と相補な第２のストローブ信
号を外部から受ける第３の端子と、 信号波形が表わす論理値が遷移する部分をエッジと称す
るとき、前記第１、第２のストローブ信号のエッジから
前記データ信号を取込むデータ取込エッジを選択し、前
記データ取込エッジを基準に前記データ信号を取込み、
内部データ信号を出力するデータ入力回路とを備え、 前記データ入力回路は、前記データ信号のレベルがハイ
レベルの場合には、前記第１、第２のストローブ信号の
うちの立上りエッジで前記取込み時刻を示す信号に応じ
て前記データ信号を取込み、前記データ信号のレベルが
ローレベルの場合には、前記第１、第２のストローブ信
号のうち立下りエッジで前記取込み時刻を示す信号に応
じて前記データ信号を取込む、半導体装置。 - 【請求項１１】 前記データ入力回路は、 前記第１のストローブ信号の立上りエッジおよび前記第
２のストローブ信号の立上りエッジに応じて前記データ
信号を取込む第１のデータ取込回路と、 前記第１のストローブ信号の立下りエッジおよび前記第
２のストローブ信号の立下りエッジに応じて前記データ
信号を取込む第２のデータ取込回路と、 前記第１、第２のデータ取込回路の出力を取込み、前記
内部データ信号を確定させるデータ保持回路とをさらに
含む、請求項１０に記載の半導体装置。 - 【請求項１２】 外部から与えられるデータ信号を受け
る第１の端子と、 前記データ信号に同期して前記データ信号の取込み時刻
の基準として外部から与えられる第１のストローブ信号
を受ける第２の端子と、 前記第１のストローブ信号と相補な第２のストローブ信
号を外部から受ける第３の端子と、 信号波形が表わす論理値が遷移する部分をエッジと称す
るとき、前記第１、第２のストローブ信号のエッジから
前記データ信号を取込むデータ取込エッジを選択し、前
記データ取込エッジを基準に前記データ信号を取込み、
内部データ信号を出力するデータ入力回路とを備え、 前記データ信号は、 第１のデータと、 前記第１のデータの後に入力される第２のデータとを含
み、 前記データ入力回路は、 前記第２のデータに同期して入力される前記第１、第２
のストローブ信号のエッジのうちのいずれか一方を前記
第２のデータを取込むためのデータ取込みエッジとし
て、前記第１のデータに応じて選択するストローブ選択
回路を含み、 前記内部データ信号に応じて動作する内部回路をさらに
備える、半導体装置。 - 【請求項１３】 前記データ入力回路は、 前記第１のストローブ信号に応じて前記データ信号を保
持する第１の保持回路と、 前記第２のストローブ信号に応じて前記データ信号を保
持する第２の保持回路と、 前記ストローブ選択回路の出力に応じて前記第１、第２
の保持回路のいずれか一方を選択するデータ選択回路と
をさらに含む、請求項１２に記載の半導体装置。 - 【請求項１４】 前記データ入力回路は、 前記データ選択回路の出力を保持するラッチ回路をさら
に含み、 前記ストロープ選択回路は、ハイレベルの前記データ信
号が与えられた場合に前記ラッチ回路の保持値が相当す
るときは、前記第１、第２の保持回路のうち立下りエッ
ジで前記データ信号を取込んだ保持回路を選択するよう
に前記データ選択回路に指示し、ローレベルの前記デー
タ信号が与えられた場合に前記ラッチ回路の保持値が相
当するときは、前記第１、第２の保持回路のうち立上り
エッジで前記データ信号を取込んだ保持回路を選択する
ように前記データ選択回路に指示する、請求項１３に記
載の半導体装置。 - 【請求項１５】 前記データ入力回路は、 前記第１のストローブ信号の立上りエッジと立下りエッ
ジとに応じてそれぞれ第１、第２のパルス信号を発生
し、前記第２のストローブ信号の立上りエッジと立下り
エッジとに応じてそれぞれ第３、第４のパルス信号を発
生するパルス信号発生回路をさらに含み、 前記第１の保持回路は、前記第１、第２のパルス信号に
応じて前記データ信号を保持し、 前記第２の保持回路は、前記第３、第４のパルス信号に
応じて前記データ信号を保持し、 前記ストロープ選択回路は、前記第１、第２のパルス信
号を受けて、前記第１の保持回路が前記第１のストロー
ブ信号の立上りエッジと立下りエッジのいずれに応じて
前記データを保持したかを判断し、前記第３、第４のパ
ルス信号を受けて、前記第２の保持回路が前記第２のス
トローブ信号の立上りエッジと立下りエッジのいずれに
応じて前記データを保持したかを判断する、請求項１４
に記載の半導体装置。 - 【請求項１６】 前記第１の保持回路は、 前記データ信号を前記第２、第１のパルス信号に応じて
それぞれ保持する第１、第２の副保持回路を有し、 前記第２の保持回路は、 前記データ信号を前記第４、第３のパルス信号に応じて
それぞれ保持する第３、第４の副保持回路を有し、 前記データ選択回路は、 前記第１、第４の副保持回路の出力のいずれか一方を選
択する第１の副選択回路と、 前記第２、第３の副保持回路の出力のいずれか一方を選
択する第２の副選択回路とを有し、 前記ラッチ回路は、 前記第１、第２の副選択回路の出力をそれぞれ保持する
第１、第２の副ラッチ回路を有し、 前記ストロープ選択回路は、 前記第２の副ラッチ回路の出力に応じて前記第１の副選
択回路に選択指示をする第１のゲート回路と、 前記第１の副ラッチ回路の出力に応じて前記第２の副選
択回路に選択指示をする第２のゲート回路とを有し、 前記データ入力回路は、前記データ信号をシリアル−パ
ラレル変換して前記内部回路に伝達する、請求項１５に
記載の半導体装置。 - 【請求項１７】 前記内部回路から複数の出力データを
受けて、外部に接続されるデータバスに連続して出力す
るデータ出力回路をさらに備え、 前記データ出力回路は、前記複数の出力データを出力す
る前に、前記データバスを所定の論理レベルに設定す
る、請求項１２に記載の半導体装置。 - 【請求項１８】 前記データ出力回路は、クロック信号
に同期して前記複数の出力データを出力し、 前記クロック信号に応じてカウント動作をするカウンタ
回路と、 前記カウンタ回路のカウント値に応じてリセット信号を
発生するリセット発生回路と、 前記リセット信号が活性化されると出力を前記所定値に
対応する値にリセットし、前記リセット信号が非活性化
されると前記内部回路から出力される前記出力データを
受けて保持するラッチ回路とを含む、請求項１７に記載
の半導体装置。 - 【請求項１９】 前記データバスは、前記第１の端子に
接続され、 前記データ出力回路は、 出力活性化信号に応じて活性化し、前記ラッチ回路の出
力に応じて前記第１の端子を駆動する駆動回路と、 前記カウント値に応じて、前記出力活性化信号を出力す
る出力制御回路とをさらに含む、請求項１８に記載の半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125945A JP4683690B2 (ja) | 1999-11-05 | 2000-04-26 | 半導体装置 |
| US09/704,048 US6317369B1 (en) | 1999-11-05 | 2000-11-02 | Semiconductor device allowing higher speed data transmission to and from external unit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-315357 | 1999-11-05 | ||
| JP31535799 | 1999-11-05 | ||
| JP2000125945A JP4683690B2 (ja) | 1999-11-05 | 2000-04-26 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001195884A true JP2001195884A (ja) | 2001-07-19 |
| JP2001195884A5 JP2001195884A5 (ja) | 2007-05-17 |
| JP4683690B2 JP4683690B2 (ja) | 2011-05-18 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US (1) | US6317369B1 (ja) |
| JP (1) | JP4683690B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2002099810A1 (ja) * | 2001-05-30 | 2004-09-24 | 株式会社日立製作所 | 半導体装置 |
| JP2005044494A (ja) * | 2003-07-21 | 2005-02-17 | Samsung Electronics Co Ltd | 半導体メモリ装置およびメモリモジュール |
| JP2006065470A (ja) * | 2004-08-25 | 2006-03-09 | Fuji Xerox Co Ltd | メモリ制御方法および装置 |
| US7161336B2 (en) | 2003-09-19 | 2007-01-09 | Rohm Co., Ltd. | Power supply device and electronic equipment comprising same |
| JP2007265399A (ja) * | 2006-02-28 | 2007-10-11 | Fujitsu Ltd | データ取込み回路、データ取込みシステム、およびデータ取込み回路の制御方法 |
| JP2008510387A (ja) * | 2004-08-12 | 2008-04-03 | マイクロン テクノロジー，インコーポレイテッド | 高速入力サンプリングのための方法及び装置 |
| WO2011021357A1 (ja) * | 2009-08-17 | 2011-02-24 | パナソニック株式会社 | データ受信回路 |
| JP2012216265A (ja) * | 2011-03-31 | 2012-11-08 | Toshiba Corp | 入力回路 |
| CN108647171A (zh) * | 2018-05-25 | 2018-10-12 | 深圳市度信科技有限公司 | 一种信号斜率控制***和方法 |
| KR101909913B1 (ko) | 2011-07-06 | 2018-10-19 | 에이알엠 리미티드 | 차동 데이터 스트로브 신호 수신 장치 및 방법 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI228259B (en) * | 2000-05-22 | 2005-02-21 | Samsung Electronics Co Ltd | Method and circuit for inputting and outputting data, and system using semiconductor memory device including the same |
| JP2002313079A (ja) * | 2001-04-18 | 2002-10-25 | Seiko Epson Corp | 半導体メモリ装置の電源ノイズの抑制化 |
| US6633178B2 (en) * | 2001-09-28 | 2003-10-14 | Intel Corporation | Apparatus and method for power efficient line driver |
| US6556457B1 (en) | 2002-01-03 | 2003-04-29 | Kokusan Denki Co., Ltd. | Method of controlling inverter power generation apparatus |
| KR100496857B1 (ko) * | 2002-05-17 | 2005-06-22 | 삼성전자주식회사 | 외부적으로 데이터 로드 신호를 갖는 반도체 메모리 장치및 이 반도체 메모리 장치의 직렬 데이터의 병렬데이터로의 프리패치 방법 |
| US6819599B2 (en) * | 2002-08-01 | 2004-11-16 | Micron Technology, Inc. | Programmable DQS preamble |
| JP4030409B2 (ja) * | 2002-10-31 | 2008-01-09 | 株式会社ルネサステクノロジ | レベル判定回路 |
| US7076677B2 (en) * | 2002-12-30 | 2006-07-11 | Intel Corporation | Same edge strobing for source synchronous bus systems |
| US7178048B2 (en) * | 2003-12-23 | 2007-02-13 | Hewlett-Packard Development Company, L.P. | System and method for signal synchronization based on plural clock signals |
| JP4419067B2 (ja) * | 2004-07-26 | 2010-02-24 | 株式会社日立製作所 | ディジタルインターフェースを有する半導体装置、メモリ素子及びメモリモジュール |
| US7312637B2 (en) * | 2004-08-30 | 2007-12-25 | Thunder Creative Technologies, Inc. | Enhanced timing margin memory interface |
| KR100668829B1 (ko) * | 2004-10-12 | 2007-01-16 | 주식회사 하이닉스반도체 | 메모리 장치용 데이타 출력 제어 회로 |
| DE102005019041B4 (de) * | 2005-04-23 | 2009-04-16 | Qimonda Ag | Halbleiterspeicher und Verfahren zur Anpassung der Phasenbeziehung zwischen einem Taktsignal und Strobe-Signal bei der Übernahme von zu übertragenden Schreibdaten |
| KR100884604B1 (ko) * | 2007-09-04 | 2009-02-19 | 주식회사 하이닉스반도체 | 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법 |
| US7889579B2 (en) * | 2008-01-28 | 2011-02-15 | Promos Technologies Pte. Ltd. | Using differential data strobes in non-differential mode to enhance data capture window |
| US7983362B2 (en) * | 2008-04-10 | 2011-07-19 | GlobalFoundries, Inc. | Programmable data sampling receiver for digital data signals |
| US7652937B2 (en) * | 2008-04-10 | 2010-01-26 | Advanced Micro Devices, Inc. | Programmable linear receiver for digital data clock signals |
| US7961007B2 (en) * | 2009-04-30 | 2011-06-14 | Apple Inc. | Receiver to match delay for single ended and differential signals |
| KR101079209B1 (ko) * | 2010-04-28 | 2011-11-03 | 주식회사 하이닉스반도체 | 반도체 시스템의 데이터 송수신 장치 및 방법 |
| US8432185B2 (en) | 2011-05-25 | 2013-04-30 | Apple Inc. | Receiver circuits for differential and single-ended signals |
| US8410814B2 (en) | 2011-06-16 | 2013-04-02 | Apple Inc. | Receiver circuits for differential and single-ended signals |
| US8630131B1 (en) * | 2012-07-30 | 2014-01-14 | Altera Corporation | Data strobe enable circuitry |
| US9257164B2 (en) * | 2013-03-14 | 2016-02-09 | Altera Corporation | Circuits and methods for DQS autogating |
| US9203405B2 (en) * | 2013-12-10 | 2015-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low-power internal clock gated cell and method |
| US10347316B2 (en) | 2017-08-04 | 2019-07-09 | Micron Technology, Inc. | Input buffer circuit |
| US10332575B2 (en) | 2017-11-29 | 2019-06-25 | Micron Technology, Inc. | Signal training for prevention of metastability due to clocking indeterminacy |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000148656A (ja) * | 1998-11-09 | 2000-05-30 | Mitsubishi Electric Corp | メモリシステム |
| WO2002099810A1 (fr) * | 2001-05-30 | 2002-12-12 | Hitachi, Ltd. | Dispositif semi-conducteur |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3979690B2 (ja) | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
| JP4075140B2 (ja) * | 1998-06-25 | 2008-04-16 | 富士通株式会社 | 電子装置及び半導体記憶装置 |
| KR100303775B1 (ko) * | 1998-10-28 | 2001-09-24 | 박종섭 | 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치 |
| JP4187346B2 (ja) * | 1999-03-31 | 2008-11-26 | 富士通マイクロエレクトロニクス株式会社 | 同期型半導体記憶装置 |
-
2000
- 2000-04-26 JP JP2000125945A patent/JP4683690B2/ja not_active Expired - Fee Related
- 2000-11-02 US US09/704,048 patent/US6317369B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000148656A (ja) * | 1998-11-09 | 2000-05-30 | Mitsubishi Electric Corp | メモリシステム |
| WO2002099810A1 (fr) * | 2001-05-30 | 2002-12-12 | Hitachi, Ltd. | Dispositif semi-conducteur |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4513323B2 (ja) * | 2001-05-30 | 2010-07-28 | 株式会社日立製作所 | 半導体装置 |
| JPWO2002099810A1 (ja) * | 2001-05-30 | 2004-09-24 | 株式会社日立製作所 | 半導体装置 |
| USRE45378E1 (en) | 2003-07-12 | 2015-02-17 | Samsung Electronics Co., Ltd. | Method for receiving data |
| USRE45366E1 (en) | 2003-07-21 | 2015-02-10 | Samsung Electronics Co., Ltd. | Method of writing data to a memory |
| JP4660129B2 (ja) * | 2003-07-21 | 2011-03-30 | 三星電子株式会社 | 半導体メモリ装置およびメモリモジュール |
| JP2005044494A (ja) * | 2003-07-21 | 2005-02-17 | Samsung Electronics Co Ltd | 半導体メモリ装置およびメモリモジュール |
| USRE44064E1 (en) | 2003-07-21 | 2013-03-12 | Samsung Electronics Co., Ltd. | Semiconductor memory device and module for high frequency operation |
| US7161336B2 (en) | 2003-09-19 | 2007-01-09 | Rohm Co., Ltd. | Power supply device and electronic equipment comprising same |
| JP2008510387A (ja) * | 2004-08-12 | 2008-04-03 | マイクロン テクノロジー，インコーポレイテッド | 高速入力サンプリングのための方法及び装置 |
| JP2006065470A (ja) * | 2004-08-25 | 2006-03-09 | Fuji Xerox Co Ltd | メモリ制御方法および装置 |
| JP4661134B2 (ja) * | 2004-08-25 | 2011-03-30 | 富士ゼロックス株式会社 | メモリ制御方法および装置 |
| JP2007265399A (ja) * | 2006-02-28 | 2007-10-11 | Fujitsu Ltd | データ取込み回路、データ取込みシステム、およびデータ取込み回路の制御方法 |
| WO2011021357A1 (ja) * | 2009-08-17 | 2011-02-24 | パナソニック株式会社 | データ受信回路 |
| JP2012216265A (ja) * | 2011-03-31 | 2012-11-08 | Toshiba Corp | 入力回路 |
| KR101909913B1 (ko) | 2011-07-06 | 2018-10-19 | 에이알엠 리미티드 | 차동 데이터 스트로브 신호 수신 장치 및 방법 |
| CN108647171A (zh) * | 2018-05-25 | 2018-10-12 | 深圳市度信科技有限公司 | 一种信号斜率控制***和方法 |
| CN108647171B (zh) * | 2018-05-25 | 2024-02-13 | 深圳市度信科技有限公司 | 一种信号斜率控制***和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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