TW451460B - Semiconductor integrated circuit device and method for making the same - Google Patents

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TW451460B
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insulating film
semiconductor substrate
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forming
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Masayoshi Saito
Makoto Yoshida
Hiroshi Kawakami
Tadashi Umezawa
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Hitachi Ltd
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Description

經濟部智慧財產局員工消費合作社印製 45 1 46 〇 A7 B7 五、發明說明(1 ) (發明所屬技術領域） 本發明關於半導體積體電路裝置之製造方法，特別關 於在平坦化層間絕緣膜形成連接孔時，對配線(包含閘極 )及元件分離領域以自動整合方式使半板表面之半 導體領域露出之技術〇 第1技術之以自動整合方式針對閘極，在覆蓋閘極之 層間絕緣膜形成連接孔之S A C ( self-alligned contact ) 技術係揭示於例如I E E E Transaction E D — 4 3 Νο·11 (1996)P P.1864-1869。其 揭示一種將閘極於低電阻多晶矽膜上介由障層金屬膜沈積 高熔點金屬膜而成之所謂多金屬構造之構成，該閘極上面 之帽絕緣膜及閘極側面之側壁絕緣膜則由氮化矽膜形成之 技術。 該技術，於氧化矽膜形成之層間絕緣膜形成連接孔時 ，係藉由對氮化矽膜選擇性進行蝕刻，俾對閘極以自動整 合方式形成連接孔。因此，閘極與連接孔之間不須保留空 間，Μ I S F E T之小型化爲可能，在特定尺寸能安裝之 MI SFET數目可增加，高集積化爲可能。 但是，上述第1技術中.亦有，取代由熱氧化膜形成之 元件分離用絕緣膜，而於半導體基板表面形成溝，將該溝 以CVD氧化膜埋入之元件分離構造（trench isolation ) 爲主流者。 上述第1技術之場合，爲使形成連接孔時之光阻劑膜 掩罩之開口不致與元件分離領域從疊，須於掩罩開口與元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4 ·
經濟部智慧財產局員工消費合作杜印製 4 5 1 46 〇 A7 - B7 五、發明說明e ) 件分離領域/之間確保空間《若光阻劑膜掩罩之開口與元件 分離疊，則層間絕緣膜触刻t溝內之氧化膜亦被蝕 刻，半遒^^1域與基_板._呈道诵夕1¾險桦存亦》 ' --^ 如上述掩罩開口與元件分離領域間之空間確保成爲阻 礙M I^F E T小型化之主要原因。 相對於此，另有提議對閘極以自動整合方式，且不須 確保與元件分離領域間之空間而形成連接孔之第2技術（ 特願平9 — 92608號）。 該第2技術，係於閘極上形成僅以氮化矽膜構成_^1~ 絕声膜二喷耳玻覆半導體基板主面S閘極側面及帽絕緣膜 表面（側面及上面）般形成氮化矽膜。該第2技術中，形
Wh ·— 成連接孔時，首先在氧化矽膜構成之層間絕緣膜較氮化砂 容易被蝕刻之條件下進行蝕刻處理，以使薄之化矽膜 露出，之後，在氮化矽膜較層間絕緣膜容i蝕刻之條件下 進行蝕刻處理以形成使半導體基板f出之連接孔。依該第 2技術，在半導體基板所形成元件分離領域上即使埋入與 層間絕緣膜同種之氧化矽膜之情況下，形成連接孔時，埋 入元件分離領域之氧化矽膜被蝕刻，結果，半導體領域與 基板導通之問題可以解決。 (發明槪要） 本發明係關於上述第2技術之再改良者，本發明人發 現上述第2技術有以下課題。 第1，上述連接孔之縱橫比增大之問題。上述第2技 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） · 5 -
45 1 46 Ο Α7 Β7 五、發明說明0 ) 術中，連接孔形成時，最後係將半導體基板上之薄氮化砂 膜蝕刻以使半導體基板表面露出，但是此時因上技術中’ 帽絕緣膜亦由氮化矽膜形成，由連接孔露出之帽絕緣膜部 分亦被蝕刻除去。但是，帽絕緣膜被除去_，埋入連接孔 內之導體膜與閘極_之絕緣膜厚變薄，絕緣降低β又，帽 絕緣膜被完全蝕刻閘極露出時，埋入連接孔內之導體膜與 閘極呈導通。因此、須將帽絕緣膜之厚度作某一程度之力D 厚以使連禮孔之形成處理終了後於閘極上__留帽絕緣膜^ 如此則半導基板主f起至帽絕緣膜上面之高度較一般變 高，連接孔之縱橫比亦變大。連接孔之形成困難，而且導 體膜之埋入連接孔內困難，導致連接孔內之電氣阻抗變大 或導通不良。 第2爲帽絕緣膜加工後之熱處理導致帽絕緣膜之剝離 或膨脹之問題。上述第2技術中，帽絕緣膜之厚度確保爲 必要，但依本發明人之硏究結果得知，帽絕緣膜越厚帽絕 緣膜形成後之熱處理引起之帽絕緣膜之剝離或膨脹問題越 顯著。又，依本發明人硏究結果得知，當閘極#料（特別 是帽絕緣膜接觸部分之材料）爲高熔點金屬膜時該問題更 顯著。 又’本申請人依據本發明針對S A C技術進行習知例 調查結果發現有例如特開平8 — 3 1 6 3 1 3號公報及特 開平8 — 12 5 141號公報。 該第1調査技術公報之第1圖揭示有，於閘極上形成 氧化矽膜構成之偏移絕緣膜，之後沈積氮化矽膜進行背面 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 請 先 閲 讀 背 面 之 注 意 項
經濟部智慧財產局員工消費合作社印製 4 5 1 46 0 Α7 Β7 五、發明說明θ ) 蝕刻，再於閘極側壁形成由氮化矽膜構成之側壁後，於全_ 體沈積薄氮化矽膜及層間絕緣膜，社矽膜及側壁 在蝕刻選擇比高之條件下進行層間絕緣膜之蝕刻，之後， •對接觸孔底部之薄氮化矽曝以使基程。 裝 該第1調査技術中，氧化矽膜及氮化矽膜間之蝕刻選 擇比不可能無限大，因此在閘極間之層間絕緣膜蝕刻之間 ，閘極上之薄氮化矽膜亦被蝕刻，因此該薄氮化矽膜之厚 度須爲層-間絕緣膜蝕刻終了後乃能殘留之厚度。 訂 又，由第2調査技術之公報之第3圖至第6圖亦揭示 ，對閘極以自動整合方式形成接觸.孔之方法。此爲在閘極 上形成氧化矽膜後，於全體沈積氧化矽膜及氮化矽膜，在 相對於氮化矽膜選擇比大之條件下進行層間絕緣膜之 B P S G膜之蝕刻，其次，在氮化矽膜之蝕刻比大於 B P S G膜之條件下對氮化矽膜蝕刻，之後對氧化矽膜蝕 刻以形成側壁之技術。 〇 經濟部智慧財產局員工消費合作杜印製 但是，該第2調查技術，亦和第1調查技術一樣，在 對閘極間之層間絕緣膜蝕刻之間，閘極上之氮化矽膜亦被 蝕刻。因此，該氮化矽膜須具有層間絕緣膜之蝕刻終了後 乃能殘留之厚度。 本發明之目的爲提供可降_低接觸孔之^縱橫比之技術》 '又，本發明之另一目的爲提供防止帽絕緣膜形成後之 帽絕緣膜之剝離或膨脹之技術。 本發明之上述目的及特徵可由圖面加以說明。 以下簡單說明本發明之代表性之槪要。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) TT~. 45 1 460 A7 ----B7 五、發明說明(5 ) 本發明之半導體積體電路裝置之製造方法係具有： (a )於半導體基板上由下層起依序披覆第！導體膜 、第1絕緣膜及第2絕緣膜後，對其施以圖形化俾形成多 •數第1導體膜圖型的工程； (b )於上述（a )工程後之半導體基板上，在第1 導體膜圖型之側壁及第2絕緣膜上形成第3絕緣膜後，於 該第3絕緣膜上形成第4絕緣膜的工程； (c··)上述（b )工程後，於上述第4絕緣膜上，在 上述多數第1導體膜圖型之中互爲鄰接之第1導體膜圖型 之間形成具弟1開口之掩罩後，，在上述第4絕緣膜較第 3及第2絕緣膜更思鈾剜除去之條件下，對由_上述梅二罩之 第1開口露出之第4絕緣膜進行蝕刻，俾述第H緣 产 — ' r一 一 —一 (d )上述（c )工程後，在上述第3絕緣膜較第1 及第4絕緣膜更易被蝕刻之條件下，對由上述第4絕緣膜 之第2開口露出之第3絕緣膜施以異方性蝕刻，俾於上述 互爲鄰接之第1..導體膜圖型間之第3絕緣膜形成使上述半 導體基板之上面露出的工程。__ (發明之實施形態） 以下，依圖面說明本發明之實施形態（又，實施形態 說明之全圖中具同一機能者付加同一符號，並省略重複說 明）。 圖1爲本實施形態之形成有D R A Μ之半導體晶片之 -- ------ - - - 裝.！ (諳先Μ讀背面之注意事項本頁) *SJ· .線- 經濟部智慧財產局員工消費合作社印製 本紙張尺度遥用中國國家標準（CNS)A4規格<210 X 297公釐） -8- 4 5 1 46 〇 Α7 _ Β7__ 五、發明說明控) 全體平面圖β 請先《讀背面之注意事項^k本頁) 如圖示，由單晶矽構成之半導體晶片1 Α之主面上， 沿又方_向（半導體晶片1 A之長邊方向）及Y方向（半導 •體晶片1 A之短邊方向）以矩陣方式配置多數記憶體陣列 MARY。沿X方向互爲鄰接之記憶體陣列MARY間配 置感測放大器S A。於半導體晶片1 A之主面中央部，配 置字元線驅動器WD、資料線選擇電路等控制電路，或輸 出入電路-、接合焊墊等。 圖2爲上述DRAM之等效電路圖》如圖示，該 DRAM之記億體陣列MARY係由：延伸於行方向之多 數字元線 WL (WLn— 1、WLn、WLn + l '· · 經濟部智慧財產局員工消費合作社印製 )及延伸於列方向之多數位元線B L及配置於其交點之多 數記憶隔M C構成。記憶1位元資訊之1個記憶格係由1 個資訊儲存用容量元件C及與其串接之1個記憶格選擇用 MI SFETQs構成。記憶格選擇用MI SFETQs 之源極、汲極之一方，係連接資訊儲存用容量元件C，另 一方係電連接位元線B L。字元線WL之一端，連接字元 線驅動器W D，位元線B L之一端連接感測放大器S A。 圖3爲顯示D R A Μ之記憶體陣列及周邊電路之各一 部分的半導體基板之重要部份斷面圖，圖4爲顯示記憶體 陣列MARY之一部分之半導體基板之槪略平面圖，圖5 (a )爲圖4之A - A線之斷面圖，顯示記憶體陣列 MARY之接觸孔部分之擴大斷面圖，圖5 ( b )爲圖4 之B_B線（橫切位元線BL用之接觸孔之線）之斷面圖 本紙張尺度適用中國國家標準<CNS)A4規格<210 X 297公釐） -9- 451460 A7 B7____ 五、發明說明（7 ) ，爲沿與圖5 (a)交叉之方向之擴大斷面圖（其中，資 訊儲存用容量元件C被省略）。又，圖4僅顯示構成記憶 格之導電層（平電極除外），導電層間之絕緣膜或形成於 •記憶格上部之配線之圖示被省略。 D R A Μ之記」廣格，侈形成於Pp單晶穸構成之半導 體基板1 (此次爲半導體晶片）之主面所形成之P型井2 C-· ,λι · · ..... __ \形成有記憶格之領域（記憶體陣列）之Ρ型井2 爲防 止來自半導體基板1之其他領域所形成輸出電路等之雜訊 之侵入，藉由形成於其下部之η型半導體領域3與半導體 基板1做電氣分離。 記憶格，係構成爲在記憶格選擇用Μ I S F E T Q s 之上部配置資訊儲存用容量元件C之多層構造。記億格選 擇用MI SFETQs以η通道型構成，如圖4所示，形 成於沿X方向（列方向）垂直延伸之細長島狀圖型縮構成 之活性領域L。於活性領域L，源極、汲極之一方（η型 半導體領域9)互爲共用之記憶格選擇用 MI SFETQs於X方向鄰接形成2個。 經濟部智慧財產局員工消費合作社印製 包圍活性領域L之元件分離領域，係由形成於p型井 2之元件分離溝6構成。元件分離溝6之內部埋入氧化矽 膜5，其表面平坦化成與活性領域L之表面略同高度，亦 即’成爲溝隔離構造。以此種兀件分離溝6構成之元件分 離領域，於活性頜域L之端部無法做鳥嘴型焊接，故和以 L Ο C 0 S (選擇氧化）法形成之同一尺寸之元件分離領 域（場氧化膜）比較，有效面積變大。換言之，元件分離 -10- 本紙張尺度適用中國國家標準（CNS>A4規格（210 * 297公爱） Α7 4 5 1 46 Ο ______Β7___ 五、發明說明炉) 溝6形成之元件分離領域，可消除不作爲元件分離機能之 鳥嘴型部分’較場氧化膜構造之情況可以更小面積達成元 件分離，因此可提升元件集積度。 記億格選擇用Μ I S F Ε 丁 Q s，主要由閘極絕緣膜 7、閘極8Α及辯成源極、汲極之一對η型半導體領域9 、9構成。該閘極絕緣膜7，係由例如氧化矽膜構成，其 厚度爲例如8 nm左右。 記憶袼選擇用MI SFETQs之閘極（第1導體膜 圖型）8A係與字元線WL—體構成，各以同一寬度、同 一間隔沿Y方向垂直延伸。閘極8 A (字元線W L )之寬 度，亦即閘極長，及鄰接之2條閘極8 A (字元線WL ) 之間隔，均與光蝕刻之解析度所決定之最小加工尺寸爲同 程度。又"，上述閘極8 A之寬度及鄰接之2條閘極8 A之 間隔爲例如2 2 0 n m程度。 閘極8 A (字元線WL )係具有以例如摻雜磷等雜質 之低電阻多晶矽膜，及形成於其上部之WN (鎢氮化物） 經濟部智慧財產局員工消費合作社印製 膜等構成之障層金屬膜，及形.成於上部之W (鎢）膜等高 熔點金屬膜構成之多金屬（polymetal )構造。多金屬構造 之閘極8 A (字元線WL)，和多晶矽膜或矽化物膜構成 之閘極比較，電阻低（薄膜電阻爲1 — 2Ω/1Ι])，可減 低字元線WL之信號延遲。依此，可提升DRAM之存取 速度。又，1條字元線W L所接記憶格數增加，故可縮小 記憶體領域全體之佔有面稹，縮小半導體晶片之尺寸。例 如本實施形態中，字元線WLM接5 1 2個記億格。與字 -11 - 本紙張尺度適用中囤國家標準<CNS)A4規格<210 X 297公釐） 5 1 46 ο Α7 ___Β7___ 五、發明說明Ρ ) 元線WL接2 5 6個記憶格之情況比較，半導體晶片尺寸 約縮小6%— 1 0%。因此’可增加良率，減低DRAM 之成本。又•半導體晶片之尺寸不增加的話，元件集積度 •可提升。又，閱極8 A之最下層多晶政膜乏厚度爲例如 1 〇 〇 nm，其上層之WN膜之厚度爲例如5 nm，其上 層之W膜之厚度爲例如5 0 0 - 1 0 0 nm左右。 經濟部智慧財產局員工消費合作社印製 DRAM之周邊電路，係以η通道型 MI SF-ETQn 及 ρ 通道型 MI SFETQp 構成。η 通道型MI SFETQn形成於ρ型井2，主要由閘極絕 緣膜7、閘極8 B '及構成源極、汲極之一對n+型半導體 領域10、10構成。P通道型MI SFETQp則形成 於η型井4，主要由閘極絕緣膜7、閘極8 C '及構成源 極、汲極之一對Ρ+型半導體領域11、11構成。閘極（ 第1導體膜圖型）8Β ' 8C，和閘極8Α (字元線WL )同樣以多金屬構造構成。構成周邊電路之η通道型 MI SFETQn及ρ通道型MI SFETQp，係較記 憶格以較緩之設計規格製造β又，周邊電路領域之 MISFET之中，要求高速性之MISFET之閘極絕 緣膜7之膜厚爲例如4 n m程度，較記憶體陣列之 MI SFET之閘極氧化膜爲薄。 記憶格選擇用MISFETQs之閘極8A(字元線 W L )之上部形成有帽絕緣膜1 2。本實施形態中’帽絕 緣膜1 2，係以形成於閘極8 A上之氧化矽膜（第1絕緣 膜）1 2 a及形成迂其上之氮化矽膜（第2絕緣膜） -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 1 46 0 Α7 Β7 五、發明說明(1〇 ) 12b之積層膜構成（以下亦稱積層帽）。該氧化矽膜氧 化矽膜1 2 a之厚度爲例如1 〇 〇 nm左右，氮化矽膜 1 2b之厚度爲例如40nm左右。但是，氧化矽膜 '12 a及氮化矽膜12b之厚度不限於此，可做各種變更 。關於膜厚詳述於後。 氧化矽膜1 2 a具有例如以下之第1 -第3機能。第 1、緩和熱處理工程引起之氮化矽膜1 2 b之膜收縮應力 ，抑制帽絕緣膜12形成後之熱處理引起之帽絕緣膜12 之剝離。 第2、作爲後述接觸孔形成時之阻蝕層機能》依此， 接觸孔形成時氧化矽膜1 2 a不易蝕刻除去可確保其膜厚 ，該接觸孔內之導體膜與閘極8 A間之絕緣耐壓可提升* 又，構成輸絕緣膜1 2之氮化矽膜1 2 b之膜厚可形成較 薄，因此，可縮小氮化矽膜1 2 b形成後之熱處理引起之 氮化矽膜1 2 b之體積膨漲，可抑制氮化矽膜1 2 b之剝 離。又，因氮化矽膜12b較薄，半導體基板1至帽絕緣 膜1 2上面之高度可降低，上述接觸孔之縱橫比可縮小。 第3、作爲閘極8A中之鎢膜之保護膜機能。因此， 可防止半導體積體電路裝置之製造工程中之閘極8 A之薄 鎢膜之氧化。又，氧化矽膜1 2 a形成後，可減輕對製造 處理中之閘極8A之鎢膜之氧化之考慮，DRAM之製造 條件或環境可緩和。 又，構成帽絕緣膜1 2之氮化矽膜1 2 b，具有例如 ^以下第1 _第3機能。第1、作爲接觸孔形成時之阻蝕層 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐) -13 -
4 5 1 46 Ο Α7 經濟部智慧財產局員工消費合作社印製 Β7____五、發明說明Ο1 ) 機能。第2、作爲閘極及帽絕緣膜1 2之側面形成側壁間 隔物之阻蝕層機能。依第1及第2機能，微細之接觸孔可 定位良好的形成，不致產生短路。第3、作爲閘極形成時 -之蝕刻掩罩機能。閘極加工時以氮化矽膜1 2 b作爲蝕刻 掩罩可提升圖型形成精度，而且可減輕使用光阻劑膜時之 異物之產生。 於半導體基板1之記憶體陣列，覆蓋帽絕緣膜1 2之 表面、閘·極8A (字元線WL)之側面及半導體基板1之 上面般形成薄之氮化矽膜（第3絕緣膜）1 3。氮化矽膜 1 3係反應底層之斷差而形成，其厚度爲例如5 0 nm。 氮化矽膜1 3之膜厚不限於5 0 nm，更大亦可，但是爲 使鄰接閘極8A間不致完全埋入氮化矽膜1 3，盡可能形 成較薄》亦即，氮化矽膜1 3之厚度小於鄰接閘極8A間 之間隔之_半即可。又，氮化矽膜1 3並未直接接於半導 體基板1，而是在半導體基板1之上面與氮化矽膜13之 間存在薄氧化膜。 又，周邊電路之MI SFET之閘極8B、8C之上 部亦形成帽絕緣膜1 2。該帽絕緣膜1 2亦爲積層帽構造 。但是，周邊電路領域中，於閘極8 B及其上之帽絕緣膜 1 2之側壁、閘極8 C及其上之帽絕緣膜1 2之側壁，形 成以氮化矽膜1 3構成之側壁間隔物。 記憶格陣列之帽絕緣膜1 2及氮化矽膜1 3，如後述 般係作爲在記憶格選擇用Μ I S F E T Q s之源極、汲極 (η型半導體領域.9、9 )之上部以自動整合方式形成接 (請先《讀背面之注意事項本頁) --裝 訂： 線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14 - 4 5 r 46〇 A7 ____B7_ 五、發明說明(^ ) 觸孔時之阻蝕層使用。又，周邊電路之側壁間隔物1 3 s 係作爲形成η通道型MI SFETQn之源極、汲極及p 通道型Μ I S F E_TQ p之源極、汲極中之低雜質濃度領 •域及高雜質濃度領域時使用。 記憶格選擇用MI SFETQs、η通道型 MISFETQn及ρ通道型MISFETQp之上部形 成有S 0 G ( spin on glass )膜（第4絕緣膜）1 6。又， S〇G膜-1 6之更上部形成2層之氧化矽膜（第4絕緣膜 )17、18，上層之氧化矽膜18，施以平坦化處理以 使其表面與半導體基板1之全域大略同高度。 經濟部智慧財產局員工消費合作社印製 於構成記億格選擇用MISFETQs之源極、汲極 的一對η型半導體領域9、9之上部，形成貫通氧化矽膜 17、1δ及SOG膜16之接觸孔19 ' 20 »該接觸 孔1 9、20之內部，埋入摻雜η型雜質（例如磷）之低 電阻多晶矽膜構成之塞柱2 1。接觸孔1 9、2 0之底部 之X方向之徑，係由對向2條閘極8Α(字元線WL)之 一方側壁之氮化矽膜1 3與另一方側壁之氮化矽膜1 3間 之間隔來界定。亦即，接觸孔1 9、2 0，係相對閘極 8Α (字元線WL)之間隔以自動整合方式形成。因此， 本實施形態中，帽絕緣膜1 2之氧化矽膜1 2 a之上部角 (氧化矽膜1 2 a之側面與上面交叉部分所形成之處）及 其附近由接觸孔19、20內露出（參照圖5 (a))。 帽絕緣膜1 2僅以氮化矽膜形成時，如後述接觸孔1 9、
2 0形成時其上部角對應部分亦被除去。因此，閘極8 A -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐> Α7 Β7 45 1 46 〇 五、發明說明（13 ) 之側面之氮化矽膜1 3之上部亦被削去，高度變低。帽絕 緣膜1 2過度削去時產生絕緣耐壓不良。閘極8 A上面露 出時’產生短路不良，故帽絕緣膜1 2之厚度須設爲不致 產生該些不良。本實施形態中，接觸孔1'9、20形成時 氧化矽膜1 2 a之上部角部分可殘留，該上部角部及其附 近部分可確保絕緣膜厚度，絕緣耐壓可提升。 一對接觸孔1 9、2 0之中，資訊儲存用容量元件C 連接用之接觸孔2 0之Y方向之徑，係小於活性領域L.之 Y方向之尺寸。位元線BL連接用之接觸孔19 (2個記 億格選擇用MI SFETQs共用之η型半導體領域9上 之接觸孔）之Υ方向之徑，大於活性領域L之Υ方向之尺 寸。亦即，接觸孔1 9，係_丫方向之徑大於X方向（上 端部）之徑之略長方形平面圖型構成。其一部分由活性領 域L向元件分離溝6上延伸（參照圖5及圖4)。由接觸 孔1 9、20露出之元件分離領域之上面成略平坦。接觸 孔1 9以此種圖型構成，則介由接觸孔1 9內之塞柱2 1 電連接η型半導體領域9與位元線B L時，位元線B L之 寬度之一部分變大延伸至活性領域L之上部，或使活性領 域L之一部分向位元線B L之方向延伸均可’故可縮小記 憶格尺寸。 氧化矽膜1 8之上部形成氧化矽膜2 8。接觸孔1 9 之上部之氧化矽膜2 8形成有貫穿孔2 2 ’其內部由下層 起依序埋入由T i膜、T i Ν膜、W膜積層之導體膜所構 成塞柱3 5。又，在塞柱3 5與埋入貫穿孔2 2下部之接 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） 請 先 SH 讀 背 Si 之 注 意 事 項 貪 經濟部智慧財產局員工消費合作社印製 -16- A7 B7 45146〇 五、發明說明C·4 ) 觸孔1 9之塞柱2 1之界面，形成有構成塞柱3 5之一部 分之T i膜與構成塞柱2 1之多晶矽膜間之反應所生 Ti S i2 (鈦矽化物）層37。貫穿孔22配置於偏離活 •性領域L之元件分離溝6之上方》 於氧化矽膜2. 8上部形成位元線B L。位元線B L配 置於元件分離溝6之上方，以同一寬度、同一間隔沿X方 向直線延伸。位元線B L由W (鎢）膜構成，介由形成於 氧化矽膜·2 8之貫穿孔2 2及形成於其下部之絕緣膜（氧 化矽膜28、18、1 7、SOG膜1 6及閘極絕緣膜7 ‘）之接觸孔19電連接記億格選擇用MISFETQs之 源極、汲極之一方（2個記憶格選擇用MI SFETQs 共用之η型半導體領域9)。又，位元線BL，爲盡可能 減少其與鄰接位元線B L間之寄生容量，其間隔儘可能設 爲較大。 藉由加大位元線B L之間隔以減少寄生容量，則即使 縮小記憶格尺寸時，亦可加大讀出儲存於資訊儲存用容量 元件C之電荷（資訊）時之信.號電壓。又，藉由加大位元 線B L之間隔，後述位元線B L之間隔領域所形成貫穿孔 (連接資訊儲存用容量元件C與接觸孔2 0之貫穿孔） 4 8之開孔餘裕可充分確保，故即使縮小記憶格尺寸時， 亦可確實防止位元線BL與貫穿孔48之短路。 又，位元線B L以金屬（W)構成，其薄膜電阻可降 低至2 Ω/□程度，可高速進行資訊之讀/寫。又，位元 線B L與後述之周邊電g之配線2 3 — 2 6可以同一工程 i I <請先閲讀背面之注意事項一本頁) 'SJ· ;線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -17 - ^ 1 46〇 A7 B7 經濟部智慧財產局具工消費合作社印製 五、發明說明（15 ) 同時形成，DRAM之製程可簡化。又，位元線B L以耐 熱性及耐電子遷移性高之金屬（W)構成，則即使位元線 BL之寬細微化時，亦可確實防止斷線。 * 周邊電路之氧化矽膜2 8上部形成有第1層配線2 3 一 26 »該第1層配線23 — 26係和位元線BL以同_ 導電材料（W)構成，如後述般以形成位元線B L之工程 同時形成之配線23 — 26，係經由形成於氧化矽膜28 、18、，17及SOG膜16之接觸孔30 — 34電連接 於周邊電路之MI SFET (η通道型MI SFETQn 及P通道型MISFETQp)。 在連接周邊電路之MISFET與配線23—26之 接觸孔3 0 - 3 4之內部，由下層起依序埋入積層T i膜 、T i N腠、W膜之導電膜構成之塞柱3 5。該接觸孔 3 0 — 3 4之中，在周邊電路之M ISFET之源極、汲 極（η+型半導體領域10、及ρ+型半導體領域1 1)之 上部所形成接觸孔（3 0_ 3 3 )之底部，形成因構成塞 柱3 5之一部分之T i膜與半導體基板1 ( S i )之反應 產生之TiSi2層37，藉此降低塞柱3 5與源極、汲極 (n+型半導體領域1 〇極p+型半導體領域1 1 )間之接 觸電阻。 位元線BL及第1層配線2 3 — 2 6之上部形成有氧 化矽膜3 8。該氧化矽膜3 8之上部形成SOG膜39。 s〇G膜3 9，其表面被平坦化成與半導體基板1之全域 爲略同高度。 先 閱 讀 背 面 之 注 項 f 裝 訂 〇 本紙張尺度適用中囤國家標準（CNS>A4規格（210 X 297公釐） 45 1 46 〇 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明〇6 ) 記憶格陣列之S 0G膜3 9之上部形成氮化矽膜4 4 ，該氮化矽膜4 4之上部形成有資訊儲存用容量元件C。 資訊儲存用容量元件C係由下部電極（儲存電極）45、 •上部電極（屏電極）47及設於其間之Ta2〇5(氧化鉬 )膜4 6構成。下部電極4 5由例如摻雜磷之低電阻多晶 矽膜構成.，上部電極4 7由例如T i N膜構成。 資訊儲存用容量元件C之下部電極4 5，係以沿圖4 之X方向-垂直延伸之細長圖形構成。下部電極4 5，係經 由貫通氮化矽膜4 4、SOG膜3 9、.及其下層之氧化矽 膜3 8、2 8之貫穿孔4 8內所埋設之塞柱4 9電連接於 接觸孔2 0內之塞柱2 1，再經由該塞柱2 1電連接記憶 袼選擇用MISFETQs之源極、汲極之另一方（η型 半導體領域9) »形成於下部電極45與接觸孔間之貫穿 孔4 8，爲確實防止與位元線BL或其下部之塞柱3 5間 之短路，係以較最小加工尺寸更細微之徑（例如〇 . 1 以ιώ)構成。埋入該貫穿孔4 8內之塞柱4 9，係以例如 摻雜磷之低電阻多晶矽膜構成。 周邊電路之S 0 G膜3 9之上部，形成具與資訊儲存 用容量元件C之下部電極4 5略同高度之厚膜之氧化矽膜 5 0。周邊電路之氧化矽膜5 0以如此厚之厚形成，則資 訊儲存用容量元件C之上部形成之層間絕緣膜5 6之表面 於記憶格陣列及周邊電路成爲略同高度。 資訊儲存用容量元件C之上部形成層間絕綠膜5 6， _再於其上部彤成第2層配線5.2、5 3。層間絕緣膜5 6 -—III — — — — — — — — — - I I (請先閱讀背面之注$項1?0?本頁) 〇 訂· 線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱> -19- A7 B7 45 1 460 ;、發明說明（口） 以氧化矽膜構成，第2層配線5 2、5 3以鋁爲主體之導 電膜構成》形成於周邊電路之第2層配線5 3，係經由形 成於其下層絕緣膜（層間絕緣膜5 6、氧化矽膜5 0、 • s〇G膜39、氧化矽膜38)之貫穿孔54電連接第1 層配線2 6。貫穿孔貫穿孔5 4之內部，埋入由例如T i 膜、TiN膜、W膜構成之塞柱55。 第2層配線52、53之上部形成有第2層層間絕緣 膜6 3 再於其上部形成第3層配線57、58、59。 層間絕緣膜6 3以氧化矽系之絕緣膜（例如氧化矽膜、 5 OG膜、氧化矽膜構成之3層絕緣膜）構成，第3層配 線57、58、59，和第2層配線52、53同樣以鋁 爲主體之導電膜構成。 第3層配線5 8，係經由形成於其下層之層間絕緣膜 6 3、5 6之貫穿孔6 0電連接資訊儲存用容量元件C之 上部電極4 7，周邊電路之第3層配線5 9，則經由形成 於其下層之層間絕緣膜6 3之貫穿孔6 1電連接第2層配 線53。貫穿孔60 ' 6 1之內部埋入有例如Ti膜、 TiN膜、W膜構成之塞柱62。 以下，以圖5說明帽絕緣膜1 2之氧化矽膜1 2 a及 氮化矽膜1 2 b之膜厚。圖5之符號D表示半導體基板1 上之氮化矽膜13上面起至閘極8A上之氮化矽膜13上 面止之SOG膜16之厚度》 首先，說明氮化矽膜1 2 b之厚度，氮化矽膜1 2 b ，係於接觸孔1 9、2 0形成時作爲阻蝕層機能。亦即， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 閲 讀 背 面 之 注 意 事 項 頁 〇 經濟部智慧財產局員工消費合作社印製 -20- 4 5 1 46 〇 A7 B7 五、發明說明（18 ) 在接觸孔1 9、20穿孔形成時SOG膜1 6之厚度D之 部分被蝕刻除去之間，氮化矽膜1 2 b、1 3不能被除去 。因此若忽視過蝕刻，則須滿足D /第1選擇比 < 氣化砍 •膜12b之厚度+氮化矽膜13之厚度之關係°假設厚度 D=氮化矽膜1 2 b之厚度+氧化矽膜1 2 a之厚度+閘 極8A之厚度，第1選擇比最低約爲8 ’帶入上式則可以 氮化矽膜1 2 b之厚度+氮化矽膜1 3之厚度 >(氮化矽 膜1 3之厚度+氧化矽膜1 2 a之厚度+閘極8A之厚度 )/ 8。第1選擇比爲，SO.G膜1 6及氧化矽膜1 7、 1 8之蝕刻率相對於氮化矽膜1 2 b之蝕刻率之比。 其次，說明氧化矽膜1 2 a之厚度。氧化矽膜1 2 a ，.須作爲接觸孔1 9、2 0形成時半導體基板1上之氮化 矽膜1 3除去時之阻蝕層機能。因此，若忽視過蝕刻時， 須滿足氧化矽膜1 2 a之厚度 >(氮化矽膜1 3之厚度/ 第2選擇比）之關係。此次，第2選擇比爲氮化矽膜之蝕 刻率相對於氧化矽膜之蝕刻率之比，氧化矽膜1 2 a以電 發T E 0 S ( tetraethoxysilane )形成時約爲3，帶入上式 則可以氧化矽膜1 2 a之厚度 >(氮化矽膜1 3之厚度/ 3 )表示。 以下，依工程順說明上述構成之D R A Μ之製造方法 之一例。 首先，如圖6所示於Ρ型、電阻率爲爲1〇Dcm程 度之單晶矽構成之半導體基板1(此階段爲半導體晶圓） 之主面之元件分離領域形成元件分離溝6。元件分離溝6 --------------裝--- 請先《讀背面之注意事項本頁) •S1 線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -21 - 4 5 1 4b 〇 A7 ______ 五、發明說明(19 ) ，係對半導體基板1之表面蝕刻形成深3 0 0 — 4 0 0 nm程度之溝，之後於包含該溝內部之半導體基板1上以 CVD法沈積氧化矽膜5後，以CMP(化學機械硏磨） •法進行背面硏磨而形成。 之後，如圖7所示，在記憶格形成領域（記億格陣列 )之半導體基板1，例如注入磷離子形成η型半導體領域 3，之後，於記億格陣列及/周邊電路之一部分（ η通道 型MIS-FETQn之形成領域），例如注入硼離子形成 p型井2，於周邊電路之另一部分，例如注入磷離子形成 η型井4。 之後，將MISFET臨界値電壓調整用之雜質，例 如BF2離子注入Ρ型井2及η型井4，之後以HF (氟酸 )系洗淨液洗淨Ρ型井2及η型井4之表面，對半導體基 板1施予濕氧化|分別於Ρ型井2及η型井4之表面形成 膜厚約8 nm之清靜之閘極絕緣膜7。 如圖8所示，於閘極絕緣膜7上，將例如摻雜有磷雜 質之膜厚10 Onm之多晶矽膜（第1導體膜）8 s以 CVD法形成於半導體基板1上。 經濟部智慧財產局員工消费合作社印製 之後，施與賴特蝕刻（wriSht etchinS )處理除去自然 氧化膜，之後，於多晶矽膜8 s上’以濺射法沈積例如厚 5 nm程度之WN膜構成之障層金屬膜（第1導體膜） 8 bm，及厚1 0 〇 nm程度之W構成之高熔點金屬膜（ 第1導體膜）8m。又’障層金屬膜8 bm ’係作爲高溫 處理時W膜與多晶砍膜反應於兩者界面形成高電阻之砂化 本紙張尺度遶用中國國家標準（CNS)A4視格<210 x 297公爱〉 -22- A7 B7 4 5 1 46 〇 五、發明說明¢0 > 物層之防止用之障礙層機能。障層金屬膜8 bm亦可使用 例如T i N膜。 之後，於高熔點金屬膜8m上，使用T E 0 S氣體以 •電漿CVD法沈積例如厚1〇〇nm程度之氧化矽膜 1 2 a。氧化矽膜1 2 a沈積時之所以使用電漿CVD法 ’其原因爲，製造處理室內氧之侵入較少或因低溫成膜處 理爲可能高熔點金屬膜8m之表面不易氧化。又，氧化矽 膜1 2 a-亦可以40 0°C左右之熱CVD法形成。此情況 下，使高熔點金屬膜8m不氧化般，將TEOS氣體或矽 烷（S i H4)氣體等含矽之氣體導入處理室後，導入含氧 之氣體於處理室’，或將含矽氣體及含氧氣體同時導入處理 室內。氧化矽膜1 2 a之沈積處理工程後，高熔點金屬膜 8m之氧化之處理較不須費事，因此製造、環境等處理條 件可緩和。 之後，本實施形態中，披覆氧化矽膜1 2 a後，於例 如氮氣體環境中，對半導體基板1施予例如8 0 0 °C、1 分鐘之熱處理。依此可緩和高熔點金屬膜8 m及障層金屬 膜8 bm之應力，而且可使障層金屬膜8 bm細密化，提 升洗淨耐性。 若未進行該熱處理使障層金屬膜8 bm細密化時，則 帽絕緣膜形成工程後賴特氧化處理前之洗淨處理時障層金 屬膜8 b m將被蝕刻除去導致高熔點金屬膜8 m剝離之問 題。因此，至少於洗淨處理前須進行該熱處理。但是，帽 絕緣膜1 2僅以氮化矽構成時 > 就防止高熔點金屬膜8 m 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） ill -----— I-裝 i — - {請先w讀背面之注意事項本頁) 訂· --線 經濟部智慧財產局員工消費合作社印製 -23- 4 5 1 46 〇 A7 B7 五、發明說明) 氧化觀點而言，較好迴避於高熔點金屬膜8m披覆後立刻 進行該熱處理。此情況下，披覆帽絕緣膜1 2用之氮化矽 膜後，進行該熱處理，但是該氮化矽膜之膜厚厚時，將產 •生氮化矽膜剝離之問題。該剝離因高熔點金屬膜8 m之熱 膨漲率較絕緣膜大1位數以上所引起，因此氮化矽膜之膜 厚越厚剝離越顯著，其理由爲膜厚越厚該氮化矽膜之體積 變化亦變大所致。 之後於氧化矽膜1 2 a上披覆例如厚1 0 0 - 1 50nm程度之氮化矽膜1 2b。氧化矽膜1 2 a之成 膜方法有例如電漿CVD法、低壓CVD法、或 PECVD法。氮化矽膜12b以低壓CVD法成膜時， 可提升膜質。又，高熔點金屬膜8m之表面已爲氧化矽膜 1 2 a覆蓋保護，成膜時不須在意高熔點金屬膜8m之氧 化，因此可緩和例如載置室內之排氣條件、氮化矽膜 1 2 b成膜時之製造、環境條件可緩和。 之後，於氮化矽膜1 2 b上形成閘極形成用之光阻劑 圖型R 1。記憶格選擇用Μ I S F E T Q s之閘極8 A ( 字元線W L )形成用之光阻劑圖型R 1 ，例如使用波長 2 4 8 nm之Kr F激光雷射光源以曝光技術及移相技術形 成。之後，以光阻劑圖型R 1爲蝕刻掩罩蝕刻之，如圖9 所示，形成閘極8 A形狀（記憶格陣列爲字元線形狀）之 氮化矽膜1 2 b。該蝕刻處理使用例如氟系氣體。 除去光阻劑圖型R 1後，以該圖型化之氮化矽膜 12b爲蝕刻掩罩對氧化矽膜l-2a、高熔點金屬膜8m -------------裝· j (請先Μ讀背面之注意事項本頁) 訂· --線* 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準<CNS>A4規格（210x297公釐） -24- -5 1460 A7 B7 五、發明說明碎） 、障層金屬膜8 bm、多晶矽膜8 s施予圖型化，如圖 10所示，於閘極絕緣膜7上部形成閘極8A(字元線 WL)、閘極8B、8C、及帽絕緣膜12»該蝕刻處理 '，係以例如氯及氧之混合氣體對高熔點金靨膜8 m加工。 使用該氣體之蝕刻處理之過蝕刻處理中，多晶矽膜之蝕刻 速度較W膜大3倍，故多晶矽膜8 s被充分削去。殘留之 多晶矽膜使用一般之氯系或臭氧系氣體，在確保對薄氧化 膜有高選·擇比之狀態下予以蝕刻除去《 本實施形態中，係以帽絕緣膜1 2形成時之氮化矽膜 1 2 b爲蝕刻掩罩形成閘極8 A (字元線W L )及閘極 8 B、8 C。一般，閘極均以光阻劑圖型R 1爲蝕刻掩罩 圖型化，但是閘極以高熔點金屬膜8 m、障層金屬膜 8 b m、多晶矽膜8 s構成，以光阻劑圖型R 1爲蝕刻掩 罩時，蝕刻處理中，光阻劑圖型R 1之形狀成爲偏移之圖 型形狀，形成精度降低之情況發生。又，光阻劑圖型R 1 之一部分切損、剝離成異物，將導致半導體積體電路裝置 之信賴性或良率降低。以帽絕緣膜（氮化矽膜1 .2 b及氧 化矽膜1 2 a )爲蝕刻掩罩時，其形狀不會有偏移產生， 亦不會有切損、異物之情況，閘極之圖型形成精度可提升 ，而且半導體積體電路裝置之信賴性或良率可提升。
源極加工之蝕刻處理時，氮化矽膜1 2 b被消去之結 果，處理後之氮化矽膜1 2 b之膜厚，較成膜時稍薄，例 如爲4 0 nm程度。爲減低氮化矽膜1 2 b之削去可採以 _下對策。首先，披覆氮化矽膜1· 2b後，於其上以CVD 靖先閲讀背面之注意事項BtC知本頁) 訂 .線. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- 45146〇 A7 經濟部智慧財產局員工消費合作社印製 _B7____五、發明說明科） 法披覆氧化矽膜。之後，形成光阻劑圖型R 1，以之作爲 蝕刻掩罩對該氧化矽膜及氮化矽膜1 2 b施予圖型化，則 如圖1 1所示，將源極形狀（記憶格陣列時爲字元線形狀 •)之氮化矽膜12b及其上之氧化矽膜12m圖型化。之 後，除去光阻劑圖型R 1，以圖型後之氮化矽膜1 2 b及 氧化矽膜1 2m爲蝕刻掩罩對閘極8A蝕刻。此時，氧化 矽膜1 2m保護其下層之氮化矽膜1 2 b減少削去·，因此 可確保氮化矽膜1 2b之膜厚。又，氧化矽膜1 2m，在 閘極8A等加工後，有殘留於氮化矽膜1 2 b上，或未殘 留之情況》 之後，以例如含過氧化氫之洗淨液洗淨半導體基板1 ，特別是除去半導體基板1背面之微粒。此時，障層金屬 膜8 b m如上述因細密化而未被除去。之後，對半導體基 板1施予賴特氧化處理，於閘極8 A之端部形成氧化膜以 修復電漿損傷。 之後，如圖1 2所示，於η型井4注入硼離子於閘極 8C之兩側之η型井4形成Ρ —型半導體領域15。又，於 Ρ型井2，注入例如磷離子俾於閘極8 Α之兩側之ρ型井 2形成η—型半導體領域9 a，於閘極8 B之兩側之p型井 2形成η—型半導體領域1 4。至此之工程，記憶格選擇用 MI SFETQs已略完成。 之後，如圖1 3所示，於半導體基板1以CVD法沈 積膜厚5 0 n m之氮化矽膜1 3後，將記憶格陣列之氮化 矽膜1 3以光阻劑膜覆蓋，對周邊電路之氮化矽膜1 3施 (請先《讀背面之注意^項wCi本頁) 裝 -線· 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -26- ^ 1 46〇 A7 B7 五、發明說明¢4 ) 予異方性蝕刻，俾於周邊電路之閘極8 B、8 C之側壁形 成側壁間隔物1 3 s，該蝕刻，爲使埋入元件分離溝6之 氧化矽膜5及閘極絕緣膜7之削減量最少，使用高選擇比 '之蝕刻氣體對氮化矽膜13進行蝕刻。又，爲使閘極8B 、8 C上之氮化矽膜1 2之削減量最少，須使過蝕刻量保 留必要之最少量6 如圖14所示，於周邊電路之η型井4，注入例如硼 離子，對·側壁間隔物1 3 s以自動整合方式形成ρ通道型 MI SFETQp之ρ+型半導體領域1 1 (源極、汲極） ，於周邊電路之P型井2，注入例如砷離子，俾對側壁間 隔物1 3 s以自動整合方式形成η通道型 MISFETQn之η+型半導體領域10(源極、汲極） 。至此之工程，具備低雜質濃度領域及高雜質濃度領域之 Ρ通道型MI SFETQp及η通道型MI SFETQn 略完成。 之後，如圖1 5所示，於半導體基板1施予旋轉塗敷 膜厚約300nm之SOG膜16，於含氫之約400°C 之氧環境中進行烘烤處理後，再進行8 0 0 °C、約1分鐘 之熱處理以使該SOG膜16細密化。SOG膜16使用 例如聚矽氮烷系之無機SOG。 S〇G膜1 6，和玻璃回流膜比較’具較高回流性’ 對細微空間具較佳間隙塡充性，故即使埋入細微化至光蝕 刻解析度界限之閘極8 A (字元線W L )之間隔時亦不會 產生隙縫。又，SOG膜16 _，.即使不進行高溫、長時間 -----------裝.！ 請先閱讀背面之注本頁) *"J· -•線- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -27- 經濟部智慧財產局員工消費合作社印製 4-5 1 ^ 〇_Β7____五、發明說明鈐） 之熱處理亦可得高回流性’因此可抑制注入記憶格選擇用 Μ I SF ETQ s之源極、汲極或周邊電路之 MI SFET (η通道型MI SFETQn、ρ通道型 -MISFETQp)之源極、汲極的雜質之熱擴散，達成 淺接合化，而且熱處理時構成閘極8 A (字元線WL )及 閘極8 B、8 C之高熔點金屬膜（W膜）之氧化可抑制， 記憶格選擇用MISFETQs及周邊電路之 Μ I S F _E T之高性能化可實現。又，取代以S 0 G膜 1 6及其上之氧化矽膜1 7、1 8形成層間絕緣膜，改以 披覆硼、磷矽酸玻璃（BP〇S )後，施予回流處理’再 以C Μ Ρ法使上面平坦化以形成層間絕緣膜亦可，僅以 S ◦ G膜形成層間絕緣膜亦可。 之後，如圖1 6所示，於SOG膜1 6上部沈積厚 600nm程度之氧化矽膜17，對該氧化矽膜17以 CMP法硏磨使表面平坦化後，於其上部沈積厚1 0 0 nm之氧化矽膜1 8。上層之氧化矽膜1 8，係爲修補 CMP法硏磨時產生於下層之氧化矽膜17之表面之細微 損傷。又，閘極絕緣膜7之上面起至氧化矽膜1 8上面之 厚度爲例如550nm程度。 之後，如圖1 7及1 8所示，以具第1開口之光阻劑 .膜2 7爲掩罩進行乾蝕刻俾除去記憶格選擇用 MISFETQs2n_型半導體領域（源極、汲極）9a 上部之氧化矽膜17、18及SOG膜16，以形成第2 開口。該蝕刻，爲防止氧化矽膜1 7下層之氮化矽膜1 3 —— — — — — — — — — — — II -11 <請先閱讀背面之注意事項本頁) * δ _ 〇 -線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -28- 經濟部智慧財產局員工消费合作社印製 /15 1 46 0 A7 B7 五、發明說明砰） 被除去，選擇具高選擇比之蝕刻氣體對氧化矽膜1 7進行 蝕刻。亦即，在氧化矽膜較氮化矽膜更易蝕刻除去之條件 下進行蝕刻，以形成接觸孔19a、20a。此時之氮化 •矽膜與氧化矽膜間之蝕刻選擇比爲1對8 — 1 0左右。 圖1 8 ( a ).爲蝕刻處理後之相當於圖4之A — A線 之記憶格之重要部份斷面圖，圖1 8 ( b )微蝕刻處理後 之相當於圖4之B - B線之重要部份斷面圖。如圖1 8 ( a )所示--於該蝕刻處理中，帽絕緣膜1 2之氧化矽膜 1 2 a不露出。又，氮化矽膜1 3殘留於閘極8A間般， 蝕刻被終了。氧化矽膜1 2 a與SOG膜1 6爲同一材料 ，因此氧化矽膜1 2 a露出時蝕刻將由此進行，閘極8A 之上面將被露出》 如圖8 ( b )所示，此階段半導體基板1之氮化砂 膜1 3作爲阻蝕層機能，蠶流於半導體基板1上。未形成 氮化矽膜1 3之情況顯示於圖5 2，此情況下，SOG膜 1 0 0除去時，因元件分離溝1 0 1內之埋入絕緣膜 1 02與SOG膜1 00同一材料，該埋入絕緣膜1〇2 % 之上部亦被除去形成凹部1 0 3 〇本實施形態中，如上述 接觸孔1 9於平面與元件分離領域重疊，故可有效迴避該 埋入絕緣膜之凹部1 0 3。又，即使接觸孔1 9在設計上 不與元件分離溝成平面重疊之構造之情況下，藉由接觸孔 19之平面位置偏移使與元件分離溝101重疊之情況亦 存在，亦可迴避該凹部1 0 3引起之元件不良之問題，因 此本實施形態中之技術亦有效-。- 本紙張尺度適用中國國家標準（CNS>A4現格（210 X 297公嫠） 29 --------------裝—— (請先閱i?背面之注意事項本頁} 訂· --線- 45 1 46 Ο Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明炉） 之後，以光阻劑膜2 7爲掩罩進行乾蝕刻*除去氮化 矽膜1 3俾於η _型半導體領域（源極、汲極）9 a上部形 成第3開口，之後，除去下層之薄閘極絕緣膜7，俾如圖 • 19、20、21、22所示形成使η—型半導體領域（源 極、汲極）9a之表面露出之接觸孔19、20。該蝕刻 以閘極8A上之氧化矽膜1 2 a殘留般終了。圖2 0爲處 理後之圖4之A — A線之重要部份斷面圖，圖2 1爲處理 後之圖4-之B-B線之重要部份斷面圖，圖2 2爲處理後 之記憶格陣列之重要部份平面圖。 氮化矽膜1 3之蝕刻，爲使半導體基板1或元件分離 溝6之削減量最小，使用高選擇比之蝕刻氣體進行蝕刻。 亦即，在氮化矽膜較氧化矽膜更易蝕刻除去之條件下進行 蝕刻。此十隻氧化矽膜與氮化矽膜之蝕刻選擇比爲1對3 左右。 該蝕刻，係對氮化矽膜1 3施予異方性蝕刻，使於閘 極8 A (字元線W L )之側壁殘留氮化矽膜1 3。依此則 底部之徑（X方向之徑）爲光蝕刻之解析度界限以下之細 微接觸孔1 9、2 0可對閘極8 A (字元線W L )以自動 整合方式形成。 爲比較，於圖5 3顯示帽絕緣膜1 0 4僅以氮化矽膜 形成之情況，此情況下，爲形成接觸孔1 0 5除去半導體 基板1 0 6上之氮化矽膜1 0 7時，閘極1 0 8之上面極 側面之帽絕緣膜1 0 4極氮化矽膜1 0 7亦被除去，閘極 1 0 8之上面成露出狀。因此若考慮要求蝕刻終點檢測 閲 讀 背 面 之 注 項 裝 訂 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱〉 -30- 4 5 M6 〇 A7 B7 五、發明說明鉀） 之高精度，及防止絕緣耐壓不良或閘極之露出，須增加帽 絕緣膜1 0 4之厚度。但是，依本發明人檢討結果，增大 ^---- ——.___ 帽絕緣膜1 0 4之厚度時，導致接觸孔之縱橫比增大 _ . _ ·~~ 1 * •觸孔內之導體膜埋入困難，不良率大增，而且帽絕緣膜形 ~· ' ------〆 成顯著引起帽絕緣肢之-»ΗΤ^Γ^脹等問題。 本實施形態中，除去半導體基板1上之氮化矽膜1 3 使半導體基板1上面露出時，因閘極8Α之上面或側面之 氮化矽膜-i 2 b、1 3爲同一材料故亦被蝕刻除去。因此 ，蝕刻處理進行中，閘極8A上之氧化矽膜1 2 a之一部 分露出，但是該蝕刻處理中氮化矽膜設爲較易蝕刻除去， 氧化矽膜1 2 a作爲阻蝕層機能，未被除去。圖2 0爲該 蝕刻處理後之模式圖，由接觸孔1 9、2 0露出之氧化矽 膜1 2 a之上部角（氧化矽膜1 2 a之上面與側面之交叉 處）及其近旁之氧化矽膜12 a殘留未被除去。因此閘極 8A之側面之氮化矽膜1 3之高度可確保。結果•閘極 8A之上部角（高熔點金屬膜8m上面及側面之交叉處） 及披覆其近旁之絕緣膜之膜厚可確保。亦即，埋入接觸孔 1 9內之導體膜與閘極8 A間之距離變長，絕緣耐壓可提· 升。因此，帽絕緣膜1 2可變薄，半導體基板1之上面起 至帽絕緣膜1 2上面止之高度可降低。例如，帽絕緣膜 12僅以氮化矽膜形成時（圖5 3所示），後述之氮化矽 膜1 3之厚度設爲A時，須確保Ax ( 1 +乾式過蝕刻率 )X (1+乾式變動率）。假設乾式過蝕刻率爲40%、 乾式變動率爲20%、A = 50 nm，將該數値代入上式 --------------裝--- (請先藺讀背面之注意事項νή〇5本貢) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐> -31 - A7 451460 _____B7____ 五、發明說明辟） ，則僅以氮化矽膜構成之帽絕緣膜1 2之厚度須爲8 4 n m左右。另一方面，本實施彤態中之積層帽之情況下， 藉氮化矽膜1 2 b之下之氧化矽膜1 2 a形成接觸孔時之 '選擇比爲約3,故以84/3= 28nm爲削減分確保即 可。因此，積層帽之情況下，半導體基板1上面起至帽絕 緣膜12上面止之高度可降低56nm ( = 84 — 28) 。依此，可縮小接觸孔1 9、2 0之縱橫比，接觸孔1 9 、2 0內-之導體膜之埋入容易，可迴避導體膜埋入不足現 象。可迴避接觸孔1 9、2 0內之電阻增大或導通不良， 半導體積體電路裝置之信賴性及性能可提升。 又，本實施形態中，接觸孔1 9之平面形狀爲長方形 狀，平面上與元件分離溝6重疊，當由接觸孔1 9露出之 氮化矽膜Ϊ 3被除去時，元件分離溝6之上面易露出，但 是因元件分離溝6內之埋入絕緣膜爲由氧化矽膜5構成， 故於該蝕刻處理時未被除去。圖2 1爲其模式圖，由接觸 孔1 9底面露出之元件分離溝6之上面殘留未被削去》 經濟部智慧財產局員工消費合作社印製 之後，除去光阻劑膜2 7，以氟酸系蝕刻液（例如氟 酸+氟化氨混合液）洗淨露出於接觸孔1 9、2 0底部之 半導體基板1之表面，除去乾蝕刻殘渣或阻劑殘渣。此時 ，露出於接觸孔1 9、2 0側壁之S Ο G膜1 6亦曝洒於 蝕刻液，但是在8 0 0 °C高溫細密化之S 0 G膜1 6，和 未細密化之S 0 G膜比較，對氟酸系蝕刻液具高耐蝕性， 因此不會因該溼蝕刻處理使接觸孔1 9、20之側壁呈現 大幅凹陷。因此，後續工程之於接觸孔1 9、2 0內部埋 -32- 本紙張尺度適用中國國家標準<CNS)A4規格<210 X 297公;ίΠ A7 B7 45146〇 五、發明說明鉀） 入之塞柱21間之短路可確實防止。 又，形成接觸孔19、20後，經由該接觸孔19、 2 0於p型井2注入例如磷離子，俾於較記憶格選擇用 先 閱 讀 背 面 之 注 意 事 項 t 頁 • MIS'FETQs之源極、汲極深之領域之P型井2形成 η型半導體層亦可。該η型半導體層，具緩和集中於源極 、汲極端部之電場之效果，可減低源極、汲極端部之漏電 流，提升記憶格之再生特性* 其次·，如圖23、24所示，於接觸孔1 9、20內 部形成塞柱21。圖24(a)爲該處理後之圖4之Α— A線之重要部份擴大斷面圖，同圖（b )爲該處理後之圖 4之B-B線之重要部份擴大斷面圖。塞柱2 1 ’係於氧 化矽膜1 8上部以C V D法沈積摻雜有例如砷之膜厚 3 0 0 nm左右之多晶矽膜後，以CMP法硏磨該多晶矽 膜俾於接觸孔1 9、2 0內部殘留形成。本實施形態中， 藉由存在於塞柱2 1與閘極8 A間之氧化矽膜1 2 a可提 升絕緣耐壓。又，氧化矽膜1 2 a較氮化矽膜之介電率低 ，故塞柱21與閘極8A之間之絕緣膜之介電率可降低’ 寄生容量可減低。
經濟部智慧財產局員工消費合作社印M 之後，以CVD法於氧化矽膜1 8上部沈積厚約 2 0 0 nm之氧化矽膜2 8 ’於氮氣體環境中進行約 8 0 0 °C、1分鐘之熱處理°因該熱處理’構成塞柱2 1 之多晶矽膜中之雜質由接觸孔1 9、2 0底部朝記憶格選 擇用Μ I S F ETQ s之n_型半導體領域9 a擴散’形成 低電阻之η型半導體領域（源極、汲極）9。 本紙張尺度遜用中國國家標準（CNS)A4規格（210 X 297公釐> -33- Α7 Β7 五、發明說明P ) 之後，如圖2 6所示，以光阻劑膜R 2爲掩罩進行乾 蝕刻除去接觸孔1 9上部之氧化矽膜2 8，形成貫穿孔 2 2。該貫穿孔2 2，配置於偏移活性領域L之元件分離 •溝6上方。又，圖2 6 ( a )爲該處理後'之圖4之A - A 線之重要部份擴大斷面圖，圖2 6 ( b )爲處理後之圖4 之B_B線之重要部份擴大斷面圖，圖2 7爲處理後之記 憶格陣列之重要部份平面圖。 '' 之後/如圖2 5所示，以光阻劑膜R 3爲掩罩進行乾 蝕刻除去周邊電路之氧化矽膜28、1 8 * 1 7、SOG 膜1 6及閘極絕緣膜7，俾於η通道型MI SFETQn 之n+型半導體領域10 (源極、汲極）上部形成接觸孔 30、3 1，於P通道型MI SFETQp之p+型半導體 領域1 1 (源極、汲極）上部形成接觸孔3 2、3 3。又 ，同時於P通道型MISFETQp之閘極8C上部形成 接觸孔34，於η通道型MI SFETQn之閘極8B上 部形成未圖示之接觸孔。接觸孔3 0 — 3 4，必須不與元 件分離領域重疊般，相對於元件分離領域確保餘裕地形成 如上述貫穿孔2 2之蝕刻形成，及接觸孔3 〇 — 3 4 之蝕刻形成藉由個別工程形成，如此則形成周邊電路之較 深接觸孔3 0-3 4時露出於記憶格陣列之較淺貫穿孔 2 2底部之塞柱2 1被削去較深之不良情況可防止。又， 貫穿孔2 2之形成與接觸孔3 0 - 3 4之形成’以和上述 相反順序進行亦可。 Μ 讀 背 之 注 意 事 項 頁 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -34- Α7 4 5 1 46 Ο ____Β7___ 五、發明說明辟） 其次，如圖2 8所示，於包含接觸孔3 0_ 3 4及貫 穿孔2 2內部之氧化矽膜2 8上部沈積厚約4 0 nm之 Ti膜36 «Ti膜36，係在縱橫比較大之接觸孔30 • 一34底部亦可確保約10nm以上厚度之情況下，以準 直濺射法等高指向.性之濺射法沈積之。 之後，在T i膜3 6未曝洒於大氣之情況下，於A r 氣體環境中進行6 5 0 eC、約3 0秒之熱處理，再於氮氣 體環境中·、進行7 5 0 °C、約1分鐘之熱處理。藉該熱處 理，如圖29所示，接觸孔30 - 34底部之S i基板與 Ti膜36反應，於η通道型MISFETQn之n+型半 導體領域1 0 (源極、汲極）表面及p通道型 MISFETQp之p+型半導體領域11 (源極、汲極） 表面形成膜厚約1 Onm之T i S i2層37。又，藉上述 氮氣體環境中之熱處理，接觸孔3 0_3 4之側壁沈積之 薄T i膜3 6之表面被氮化，成爲與S i不易反應之安定 之膜。 •此時，氧化矽膜2 8上部之T i膜3 6表面亦被氮化 ，但是表面以外部分未被氮化而殘留。又，於貫穿孔2 2 (參照圖2 6 )底部之塞柱2 1之表面，因構成塞柱2 1 之多晶矽膜與T i膜3 6之反應而形成T i S i 2層3 7。 藉由在接觸孔30 - 33底部形成Ti S i2層37， 可使後續工程之於接觸孔3 0 - 3 3內部所形成之塞柱 35，與周邊電路之MISFET之源極、汲極（n+型半 導體領域1 0、P+型半導體領媢1 1 )之接觸部分之接觸 —— — — — — — — — — — —II * I I (請先《讀背面之注意事項HtCi本頁) '« --線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -35- 45 1 46〇 A7 ____ B7 五、發明說明扣〉 電阻降至1 kn以下，感測放大器S A或字元線驅動器 WD等周邊電路之高速動作爲可能。接觸孔3 0 _ 3 3底 部之矽化物層，亦可以T i S i 2以外之高熔點金屬矽化物 層、例如0〇512、丁3812、]^〇3」2等構成。 之後，如圖3 0所示，於T i膜3 6上部以C VD法 沈積厚30ηιη之TiN膜40 »和濺射法比較，CVD 法具較佳段差覆蓋率，故可於縱橫比大之接觸孔3 0 -3 4底部枕積與平坦部同程度膜厚之T i N膜4 0。之後 ，以WF6、氫及S i H4爲氣體源使用CVD法於T i N 膜4 0上部沈積厚3 0 0 nm左右之W膜4 1，於接觸孔 30—34及貫穿孔22(參照圖26)之內部分別以W 膜4 1完全埋入。 又，.T i S i 2層3 7形成後以蝕刻液除去未反應之. Ti膜36時，p通道型MI SFETQp之閘極8C上 部形成之接觸孔34內部，或η通道型MISFETQn 之閘極8 B上部形成之未圖示接觸孔內部亦侵入蝕刻液， 多金屬構造構成之閘極8 B、8 C之表面（W膜）亦被蝕 刻。爲防止此現象，本實施形態中，在接觸孔30 — 33 底部形成Ti S i2層37後，於氧化矽膜28上部或接觸 孔3 0 — 3 4內部殘留未反應之T i膜3 6之情況下，於 其上部沈積T i N膜40及W膜4 1。 之後，如圖3 1所示，以C Μ P法除去氧化矽膜2 8 上部之W膜41.、TiN膜40及Ti膜36 (背面硏磨 )，俾於接觸孔30-34及貫穿孔22 (參照圖26) --------------裝— (靖先閱讀背面之注意事項本頁) 訂· 線‘ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X297公釐） -36- 4 5 146 0 A7 —__B7___ 五、發明說明糾） 內部分別形成以上述W膜4 1、T i N膜4 0及T i膜 36構成之塞柱35 -該塞柱35，亦可以乾蝕刻除去（ 背面蝕刻）氧化矽膜2 8上部之W膜4 1、T i N膜4 0 •及T i膜3 6而形成。 塞柱3 5，係以高熔點金屬膜之W膜4 1爲主體構成 ，電阻低’同時具高耐熱性。又，W膜4 1下層所形成之 T i N膜4 0，係作爲阻蝕層機能俾防止藉CVD法沈積 W膜4 1_時因WFe與S i反應引起之缺陷之發生，同時防 止後續高溫處理工程中W膜4 1與S i基板之反應（矽化 物反應）。該阻蝕層亦可使用T i N以外之高熔點金屬氮 化物（例如W N膜）等。 經濟部智慈財產居員工消費合作社印製 --------I-----裝--- (請先閲讀背面之注項本頁) 線· 塞柱3 5，不使用W膜4 1而以丁 i N膜40爲主體 之構成亦可。亦即，於接觸孔30 - 34及貫穿孔22 ( 參照圖2 6等）之內部埋入厚之T i N膜4 0形成塞柱 3 5亦可。此情況下，和以W膜4 1爲主體構成之情況比 較，塞柱3 5之電阻稍高，但是後續工程對氧化矽膜2 8 上部沈積之W膜4 2施予乾蝕刻形成位元線B L及周邊電 路之第1層配線23-26時，TiN膜40作爲阻蝕層 ，配線2 3-2 6與接觸孔3 0 - 3 4間之定位偏移餘裕 度大幅提升，配線2 3 - 2 6之佈局自由度亦大幅提升。 之後，於氧化矽膜2 8上部以下述方法形成位元線 BL及周邊電路之第1層配線23 — 26。 首先，如圖3 2所示，對氧化矽膜2 8表面施予溼洗 淨，充分除去硏磨殘渣後，以濺射法於其上部沈積逅 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -37- 經濟部智慧財產局員工消費合作社印製 4-5 1 46 〇 ,〇 1 46 〇 t A7 __________ B7 五、發明說明❺5 ) lOOnm左右之w膜42。之後，如圖33所示，以W 膜4 2上部形成之光阻劑膜4 3爲掩罩對W膜4 2施予乾 蝕刻，形成位元線B L及周邊電路之第1層配線2 3 -26 = 位元線B L及配線2.3 — 2 6使用以C VD法沈積之 W膜、或W膜與T i N膜之稹層膜形成亦可。又，使用與 氧化矽系絕緣膜具良好密接性之其他高熔點金屬（.例如 Mo膜、-T a膜）或其氮化物之單層膜或積層膜亦可。又 ’圖3 4爲位元線B L形成後之記憶格陣列之重要部份平 面圖。位元線B L以帶狀形成，經由貫穿孔2 2電連接平 面長方形狀之塞柱21。 如圖3 5及3 6所示，於位元線B L及第1層配線 2 3 — 2弓之上部分別沈積厚約1 〇 〇 n m之氧化矽膜 3 8 ’再於氧化矽膜3 8上部藉旋轉塗敷法形成厚約 2 5 0 nm之S Ο G膜3 9後，於含水蒸汽之約4 0 0°C 氧氣體環境中進行烘乾處理後，再進行8 0 0°C、約1分 鐘之熱處理使細密化，以使SOG膜3 9表面平坦化。圖 3 6 ( a )爲處理後之圖4之A-A線之重要部份擴大斷 面圖，同圖（b )爲處理後之圖4之B — B線之重要部份 、斷面圖。 又，位元線B L與第1層配線2 3 _ 2 6間之段差小 時，不使用S OG膜3 9僅沈積厚之氧化矽膜3 8即可達 成平坦化。另外，位元線B L與第1層配線2 3 — 2 6之 密度差大，僅以S OG膜3 9無法得充分之平坦性時，以 -------------裝— <請先《讀背面之注意事項本頁) 訂- •線- .本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -38- 5 1 46 Ο Α7 _Β7_____ 五、發明說明06 ) CMP法硏磨S 0G膜3 9表面，再於其上部沈積氧化矽 膜以修補S 0 G膜3 9表面之微細之硏磨傷亦可。又， S 0 G膜3 9之細密化溫度無法太高時，未彌補耐溼性之 •降低，於其上部再沈積氧化矽膜亦可》 之後，如圖3 7所示，於SOG膜3 9上部以CVD 法沈積厚2 0 0 n m左右之多晶矽膜7 0，再以光阻劑膜 爲掩罩對該多晶矽膜7 0施予乾蝕刻，俾於接觸孔2 0上 方形成貫穿孔7 1。該貫穿孔7 1，其直徑和最小加工尺 寸相同。 如圖3 8所示，於貫穿孔7 1之側壁形成以多晶矽膜 構成之側壁間隔物7 2。側壁間隔物7 2，係於含貫穿孔 7 1內部之多晶矽膜7 0之上部以CVD法沈積厚6 0 nm左右之薄之第2多晶矽膜（未圖示）後，對該多晶矽 膜施予背面蝕刻使殘留於貫穿孔7 1之側壁而形成。藉該 側壁間隔物7 2之肜成，使貫穿孔7 1之內徑較最小加工 尺寸微細。 經濟部智慧財產局員工消費合作社印製 -之後，如圖3 9所示，以多晶矽膜7 0及側壁間隔物 7 2爲掩罩對貫穿孔7 1底部之絕緣膜（SOG膜3 9、 氧化矽膜3 8、2 8 )施予乾蝕刻，俾形成貫通位元線 B L及與其鄰接之位元線B L間之間隔領域達接觸孔2 0 之貫穿孔4 8。 貫穿孔4 8，係以具較最小加工尺寸更細微之內徑之 貫穿孔7 1之側壁之側壁間隔物7 2爲掩罩而形成，其內 徑亦較最小加工尺寸更細微。因此，位元線B L之間隔領 -39- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) 5 m A7 B7 五、發明說明炉） -- ------裝.！ <請先《讀背面之注意事項^|40^本頁) 域與貫穿孔4 8間之定位餘裕度可充分確保，後續工程之 於貫穿孔4 8內部埋入之塞柱4 9之與位元線b L或其下 部之塞柱35間之短路可確實防止。 • 如圖4 0所示，於含貫穿孔4 8內部之多晶矽膜7 0 之上部以CVD法沈積摻雜有例如磷之厚2 0 0 nm之多 晶矽膜（未圖示）後，對該多晶矽膜及多晶矽膜7 0、側 壁間隔物7 2同時施予背面蝕刻，俾於貫穿孔4 8内部形 成以多晶矽膜構成之塞柱4 9。 如圖4 1所示，於SOG膜3 9上部以CVD法沈積 厚2 0 0 nm左右之氮化矽膜4 4，以光阻劑膜爲掩罩施 予乾蝕刻俾除去周邊電路之氮化矽膜4 4。殘留於記億格 陣列之氮化矽膜4 4，係於後續資訊儲存用容量元件C之 下部電極+4 5之形成工程對氧化矽膜蝕刻時作爲阻蝕層使 用。 〇 經濟部智慧財產局員工消費合作社印製 如圖4 2所示，於氮化矽膜4 4上部以CVD法沈積 氧化矽膜5 0，以光阻劑膜爲掩罩對氧化矽膜5 0及其下 部之氮化矽膜4 4施予乾蝕刻，俾於貫穿孔4 8上部形成 凹溝7 3 »因資訊儲存用容量元件C之下部電極4 5，係 沿該凹溝7 3內部形成，爲增大下部電極4 5之表面積* 增大儲存電荷量，氧化矽膜5 0需以較厚之膜厚（例如 1.3/zm左右）沈積。 如圖4 3所示，於含凹溝7 3內部之氧化矽膜5 0上 部以C VD法沈積摻雜例如磷之厚6 0 n m左右之多晶矽 膜45A。該多晶矽膜45A 作爲資訊儲存用容量元件 -40- 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） 45 1 46〇 A7 __]___B7___ 五、發明說明钟） C之下部電極之材料使用。 之後，如圖4 4所示，於含凹溝7 3內部之多晶矽膜 4 5A上部旋轉塗敷厚3 0 0 nm左右之SOG膜7 4 ’ 再進行400t之熱處理，以烘乾SOG膜74後，以背 面蝕刻除去凹溝7. 3外部之SOG膜74。 如圖4 5所示，以光阻劑膜7 5覆蓋周邊電路之多晶 矽膜4 5 A上部，以背面餽刻（異方性蝕刻）除去記億格 陣列之氧·化矽膜5 0上部之多晶矽膜4 5 A，俾沿凹溝 7 3內壁形成下部電極4 5 »下部電極4 5可以多晶矽膜 4 5 A以外之導電膜構成。下部電極4 5用之導電膜•較 好以後續工程之容量絕緣膜之高溫處理不致引起劣化程度 之具耐熱性及耐酸性之導電材料 '例如W、R u等高熔點 金屬或R u Ο、I r 0等導電性金屬氧化物構成》 之後，如圖4 6所示，以氟酸系蝕刻液同時除去殘留 於凹溝7 3與凹溝7 3之間之間隙之氧化矽膜5 0、及凹 溝73內部之SOG膜74，除去光阻劑膜75。之後， 以覆蓋記憶格陣列之光阻劑膜爲掩罩施予乾蝕刻除去周邊 電路之多晶矽膜4 5A，依此完成筒型下部電極4 5。凹 溝間隙之氧化矽膜5 0之底部形成有氮化矽膜4 4，故對 氧化矽膜5 0施予溼蝕刻時下層之S OG膜3 9不會被蝕 刻除去。又，此時，因周邊電路表面以多晶矽膜4 5 A覆 蓋，其下層之厚氧化矽膜5 0未被蝕刻除去。 藉由於周邊電路殘留厚之氧化矽膜5 0，則於後續工 程於資訊儲存用容量元件C上層所形成層間絕緣膜5 6、 ----- ------丨！裝--- {請先閲讀背面之注意事項1!*0^本頁) 〇 _線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公茇） -41 - 4-5 1 46 〇 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明鉀） 6 3之表面於記憶格陣列與周邊電路成爲略同高度，因此 配置於層間絕緣膜5 6上部之第2層配線5 2、5 3、配 置於層間絕緣膜6 3上部之第3層配線5 7、5 8及連接 ‘第2層與第3層配線間之貫穿孔60、61之形成容易。 之後，於氨氣體環境中進行8 0 0 °C、3分鐘之熱處 理於下部電極4 5表面形成薄氮化膜（未圖示）後，如圖 4 7所示，於下部電極4 5上部沈積厚1 4 nm左右之薄 Ta2〇5·膜46。下部電極45表面之氮化膜，係爲防止 構成下部電極4 5之多晶矽膜4 5 A於後續之熱處理時被 氧化，又，T a 2 0 5膜4 6，係以例如使用T a ( 〇C2H5) 5之原料氣體藉CVD法形成。以CVD法沈 積之T a 2〇5膜4 6，因段差覆蓋率佳，故可於立體筒狀 之下部電極4 5之表面全體以略均一厚度沈積。 之後，於8 0 0°C之氧環境中對T a 2〇5膜4 6施予 3分鐘熱處理。藉該高溫熱處理，修復膜中之結晶缺陷， 可得良質之Ta2〇5膜46。依此，可減低資訊儲存用容 量元件C之漏電，製造較佳再生特性之DRAM。 又，資訊儲存用容量元件C之下部電極4 5設爲立體 筒狀以增大其表面積，且容量絕緣膜以介電率爲2 0 -2 5左右之T a 2〇5膜4 6構成，則即使記憶格細微化時 ，亦可確保充分之儲存電荷量以利資訊之儲存》 又，T a 2〇5膜4 6沈積之前先形成之下層之位元線 BL及第1層配線2 3 — 2 6，係以和氧化矽系絕緣膜具 良好密接性之W膜構成，則因T a 2 0 5膜4 6之高溫熱處 讀 背 之 注 項 者 裝 訂 本紙張尺度適用中國國家標準（CNS)A4規格（210 Χ 297公釐） -42- A7 B7 五、發明說明柙） 理引起之位元線B L或配線2 3 — 2 6之膜剝離可確實防 止e 又，位元線B L以耐熱型高之W膜構成，則以最小加 •工尺寸以下之細微寬形成之位元線BL之因Ta2〇5膜 46之高溫熱處理而產生之劣化或斷線等不良可確實防止 。又，周邊電路之1^13?£：1'與第1層配線23-2.6 之連接用接觸孔3 0 — 3 5內部之塞柱3 5以高耐熱性之 導電材料-( W膜/丁 i N膜/T i膜）構成，則Ta2〇5 膜4 6之高溫熱處理引起之源極、汲極之漏電流增加、接 觸電阻增加等不良情況可防止。 資訊儲存用蓉量元件C之容量絕緣膜，可以例如 BST'STO'BaTi〇3'PbTi〇3'PZT( PbZrXTi l-X〇3) 'PLTCPbLaXTil -X 〇 3 ) 、PLZT等金屬氧化物形成之高介電體膜構成 。該高介電體膜，因其共通之性質，爲得結晶缺陷少之高 品質膜，於成膜後至少需進行7 5 0 °C以上之高溫熱處理 ，因此使用該高介電體膜時，亦可得上述同樣效果。 如圖4 8所示，於T a 2〇5膜4 6上部並用C VD法 及濺射法沈積T i N膜後，以光阻劑膜爲掩罩進行乾蝕刻 對T i N膜及Ta2〇5膜46施予圖型化，如此完成由 TiN膜形成之上部電極47，及Ta2〇5膜46形成之 容量絕緣膜，及多晶矽膜4 5 A形成之下部電極4 5所構 成之資訊儲存用容量元件C。又，至此之工程，.可完成以 記憶格選擇用Μ I S F E 及與其串接之資訊儲存用 本紙^度適用中國國家標準（CNS)A4規格（210 X 297公爱)~ 一·ΓΤΤΙ -------------裝--- 請先閱讀背面之注意Ϋ項本頁) 訂- -線. 經濟部智慧財產局員工消費合作社印製 4 5 1 46 Ο Α7 _^ '_Β7_ 五、發明說明(41 ) 容量元件C所構成之記億格。資訊儲存用容量元件C之上 部電極4 7亦可由T i膜以外之導電膜、例如W膜構成。 (請先《if背面之注意事項43^本頁： 之後，如圖4 9所示，於資訊儲存用容量元件C形成 •層間絕緣膜5 6，以光阻劑膜爲掩罩對周邊電路之層間絕 緣膜5 6、氧化矽膜.5 0、SOG膜3 9及氧化矽膜3 8 蝕刻，俾於第1層配線2 6上部形成貫穿孔5 4。層間絕 緣膜5 6，係以例如CVD法沈積之厚6 0 0 nm左右之 氧化矽膜·構成。 經濟部智慧財產局員工消費合作社印紫 如圖50所示，於貫穿孔54內部形成塞柱55，於 層間絕緣膜5 6上部形成第2層配線5 2、5 3。塞柱 5 5，係於例如層間絕緣膜5 6上不已濺射法沈積T i膜 ，再於其上部以CVD法沈積T i N膜及W腠後，對該膜 施予背面蝕刻（乾蝕刻）使僅殘留於貫穿孔5 4內部而形 成。第2層配線5 2、5 3，係於層間絕緣膜5 6上部以 濺射法依序沈積厚50nm左右之T i膜、厚5 OOnm 左右之鋁膜、厚5 0 n m左右之T i膜及厚5 0 nm左右 之T i N膜，再以光阻劑膜爲掩罩進行乾蝕刻對該膜施予 圖型化而形成。 形成資訊儲存用容量元件C之容量絕緣膜後，不進行 高溫熱處理工程，因此層間絕緣膜5 6上部形成之第2層 配線5 2、5 3之材料，可使用和高熔點金屬膜或其氮化 物比較具較差耐熱性，但電阻低之鋁等爲主體之導電材料 。又，因未伴隨高溫熱處理工程，膜剝離問題不存在，故 於氧化矽構成之層間絕緣膜5 β上部形成第2層配線5 2 -44- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 Α7 45 1 46 Ο ____Β7_ 五、發明說明(42 ) 、5 3時，與層間絕緣膜5 6之界面連接部分之障層金屬 膜可使用T i膜。 之後，如圖5 1所示，於第2層配線52、53上部 '形成第：之層間絕緣膜6 3後，對資訊儲存用容量元件C 上部之層間絕緣膜6 3、5 6蝕刻形成貫穿孔6 0，對周 邊電路之第2層配線5 3上部之層間絕緣膜6 3蝕刻以形 成貫穿孔6 1。第2之層間絕緣膜6 3，係以例如CVD 法沈積之厚3 0 0 n m之氧化矽膜及其上部旋轉塗敷之厚 4 0 0 nm之S OG膜、及再於其上部以CVD法沈積之 厚3 0 0 nm之氧化矽膜構成。構成層間絕緣膜6 3之一 部分之SOG膜之烘烤，爲防止以鋁爲主體之第2層配線 5 2、5 3與資訊儲存用容量元件C之容量絕緣膜之劣化 ，係於4 0 0°C左右之溫度進行。 之後，於貫穿孔60、6 1內部形成塞柱62，再於 層間絕緣膜上部形成第3層配線57、58、59，如此 則圖3所示D R A Μ大致完成。塞柱6 2，係以和塞柱 5 5同一導電材料（W膜/T i Ν膜/T i膜）構成，第 經濟部智慧財產局員工消費合作社印製 3層配線5 7、58、5·9，係以例如和第2層配線5 2 、5 3同一導電材料（丁 i Ν膜/T i膜/A 1膜/T i 膜）構成。又’於第3層配線57、58、59上部，沈 積有高耐水性之細密絕緣膜（例如以電漿C V D法沈積之 氧化矽膜及氮化矽膜構成之2層絕緣膜），但其圖示省略 〇 以上係依實施形態具體說明本發明，但本發明不限於 本紙i尺度適用中國國家標準（CNS>A4規格（210 X 297公笼) _45- 4 5 146〇 at ___Β7_ 五、發明說明(43 ) 上述實施形態，在不脫離其要旨之範圍內可做各種變更。 例如，上述實施形態中，資訊儲存用容量元件X以筒 型形狀爲例做說明，但並不限定於此，可做各種變更，例 如葉片形資訊儲存用容量元件C亦適用。· 又，上述實施形態中，以多金屬a閘極構造爲例做說 明，但本發明並不限於此，閘極以例如在多晶矽膜上形成 矽化鎢等矽化物膜之所謂矽化物構造之閘極或僅以ϋ等金 屬膜形成·之閘極亦可適用本發明。 又，上述實施形態中，位元線B L與記億格選擇用 Μ I S F E T之電氣連接用連接孔之平面形狀以長方形狀 爲例做說明，但並不限於此，一般之圓形狀亦可。此情況 下，使位元線B L之一部分朝與位元線B L之延伸方向交 叉之方向做平面延伸，使該延伸部分與連接孔重疊般使雙 方做電氣連接，或使記憶格選擇Μ I S F Ε Τ之形成領域 之中之位元線B L用之連接孔之形成領域朝位元線B L方 向延伸，於該延伸部份形成連接孔，再於其上使直線狀位 元線B L重疊般令雙方揍電氣連接即可。 以上主要係以DRAM技術等利用領域做說明，但本 發明並不限於此，例如SRAM或E E P ROM( electrically erassable programmable ROM )等其他記憶體電 路晶片、或微處理器等邏輯電路晶片、或同一半導體晶片 上具邏輯電路與記憶體電路之邏輯.記憶體電路晶片.等其 他半導體積體電路裝置均適用。 本發明之代表性效果簡單說明如下。 !!!!裝 i I J (請先明讀背面之注意事項本頁) 訂： --線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -46- Α7 Β7 46 〇 五、發明說明(44 ) (1 )依本發明，帽以氮化 矽膜形成之情況薄，連接孔之縱橫比可縮小。因此，連接 ^-----s ，-----——----- ---- 孔內之導體膜之埋入容易，導體膜之埋入不足引起之電阻 r一 ' --——— ------ _ -- •增;良現象可迴避，半導體積體電路裝置之良率 ' ---'Ν 及信賴性可提升。 — — (2 )依本發明，帽絕緣膜之氮化矽膜可設爲較薄， ^ · ---—— — 帽絕緣膜形成後之熱處理弓丨起之帽絕緣膜剝離或膨脹可迴 避。因此半導體積體雷路裝置之良率及信賴性可提升 3 )依本發明，閘極上之帽絕緣膜爲氧化矽膜及氮 1_砂膜之積層構造導體基板上及帽_絕1膜上形成之阻 蝕層爲氮化矽膜，夕氣化矽腥之膜厚可設爲 即使鄰小時，接觸電阻亦可充分降低。又， ------------—— - 帽絕緣膜乏總膜厚可減低，連接孔之縱橫比可減低。 (圖面之簡單說明） 圖1 :本發明之一實施形態之形成有DRAM之半導 體晶·片之全體平面圖。 圖2 :圖1之DRAM之等效電路圖。 圖3:顯示圖1之DRAM之記憶體陣列及周邊電路 之一部分之半導體基板之重要部分之斷面圖β 圖4 :顯示圖1之DRAM之記憶體陣列之一部分之 半導體基板之槪略平面圖。 圖5 ( a ):圖4之A — A線之重要部分之擴大斷面 圖，（b) :B — B線之重要部分之斷面圖。 — — — — — — — — — — — III » I I (請先Μ讀背面之注意事項本頁) _ _ 〇 -線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -47- 4 5 1 46 〇 A7 _；___ B7 五、發明說明$5 ) 圖6:顯示圖1之DRAM之製造方法之半導體基板 之重要部分斷面圖。 圖7:顯示接續圖6之DRAM之製造方法之半導體 基板之重要部分斷面圖》 圖8:顯示接續圖7之DRAM之製造方法之半導體 基板之重要部分斷面圖。 圖9:顯示接續圖8之DRAM之製造方法之半導體 基板之重·要部分斷面圖。 圖10:顯示接續圖9之DRAM之製造方法之半導 體基扳之重要部分斷面圖。 圖11:顯示本發明另一實施形態之DRAM之製造 方法之半導體基板之重要部分斷面圖。 圖12:顯示接續圖10之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖13:顯示接續圖12之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖14:顯示接續圖13之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖1 5 :顯示接續圖1 4之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖1 6 :顯示接續圖1 5之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖1 7 :顯示接續圖1 6之DRAM之製造方法之半 導體基板之重要部分斷面圖。 ------ 裝 i I {請先Μ讀背面之注i項本頁) . --線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準<CNS>A4規格（210 X 297公釐） -48- 45 1 46〇 A7 ----— _ B7 經濟部智慧財產局員工消費合作杜印製 五、發明說明妒) 圖1 8 ( a ):相當於圖4之A — A線之於圖1 7之 製造工程中之半導體基板之重要部分擴大斷面圖。 圖1 8 ( b )爲相當於圖4之B-B線之於圖.1 7之 ，製造工程中之半導體基板之重要部分擴大斷面圖。 圖1 9 :顯示接續圖1 7之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖2.0 :圖1 9之製造工程中半導體基板之重要部分 擴大斷面圖。 圖2 1 :圖+ 1 9之製造工程中沿與圖2 0交叉之方向. 之半導體基板之重要部分擴大斷面圖。 圖2 2 :圖1 9之製造工程中之半導體基板之重要部 分擴大斷面圖。 圖2 3 :顯示接續圖1 9之DRAM之製造方法之半 導體基板之重要部分斷面圖。. 圖2 4 ( a ):相當於圖4之A — A線之於圖2 3之 製程中之半導體基板之重要部分擴大斷面圖，（b):相 當於圖4之B — B線之於圖2 3之製程中之半導體基板之 重要部分擴大斷面圖。 ’ 圖2 5 :顯示接續圖2 3之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖26 (a):相當於圖4之A-A線之於圖25之 製程中之半導體基板之重要部分擴大斷面圖，（b):相 當於圖4之B _B線之於圖2 5之製程中之半導體基板之 重要部分擴.大斷面圖。 圖2 7 :圖2 5之製程中之半導體基板之重要部分擴 大斷面圖。 . (請先閲讀背面之注意事項再填寫本頁)
C 裝---II---訂·— I! 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 -49 - 4 5 1 46 〇 , A7 _____ B7 玉、發明說明(47 ) 圖2 8 :顯示接續圖2 5之DRAM之製造方法之半 導體基板之重要部分斷面圖β 圖29:顯示接續圖28之DRAM之製造方法之半 .導體基板之重要部分斷面圖。 圖3 0 :顯示接續圖2 9之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖31:顯示接續圖30之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖3 2 :顯示接續圖3 1之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖33:顯示接續圖32之DRAM之製造方法之半 導體基板之重要部分斷面圖》 圖3 4 :圖3 3之製程中之半導體基板之重要部分斷 面圖。 圖3 5 :顯示接續圖3 3之DRAM之製造方法之半 導體基板之重要部分斷面圖。 經濟部智慧財產局員工消費合作社印製 圖36 (a):相當於圖4之A - A線之於圖35之 製程中之半導體基板之重要部分擴大斷面圖，（b):相 當於圖4之B — B線之於圖3 5之製程中之半導體基板之 重要部分擴大斷面圖。 圖3 7 :顯示接續圖3 5之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖3 8 :顯示接續圖3 7之DRAM之製造方法之半 導體基板之重要部分斷面圖。-- 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐〉 -50 - 45 1 46 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明种） 圖3 9 :顯示接續圖3 8之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖4 0 :顯示接續圖3 9之DRAM之製造方法之半 •導體基板之重要部分斷面圖。 圖4 1 :顯示接續圖4 0之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖4 2 :顯示接續圖4 1之DRAM之製造方法之半 導體基板之重要部分斷面圖。- 圖4 3 :顯示接續圖4 2之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖4 4 :顯示接續圖4 3之DRAM之製造方法之半 導體基扳之重要部分斷面圖。 圖4 5 :顯示接續圖4 4之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖4 6 :顯示接續圖4 5之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖4 7 :顯示接續圖4 6之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖4 8 :顯示接續圖4 7之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖4 9 :顯示接續圖4 8之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖5 0 :顯示接續圖4 9之DRAM之製造方法之半 導體基板之重要部分斷面圖。-- (請先Μ讀背面之注$項本頁) 裝 訂· 〇 •.線 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） -51 - 經濟部智慧財產局員工消費合作社印製 45 1 46 0 A7_______B7___ 五、發明說明(49 ) 圖5 1 :顯示接續圖5 0之DRAM之製造方法之半 導體基板之重要部分斷面圖。 圖52(a):僅以氮化矽膜構成帽絕緣膜時之連接 •孔之形成工程後之半導體基板之部分斷面圖，（b):與 其交叉之方向之半導體基板之部分斷面圖β 圖5 3 :僅以氮化矽膜構成帽絕緣膜，而且於半導體 基板上未形成氮化矽膜時之連接孔之形成工程後之半導體 基板之部分斷面圖》 (符號說明） 1、 半導體基板 1 A、半導體晶片 2、 t型井 3、 η型半導體領域 4，η型井 5、 氧化矽膜 6、 元件分離溝 7、 聞極絕緣膜 8A、8B'8C、閘極 8bm、障層金屬膜 8 m、高熔點金屬膜 9、η型半導體領域 9 a ' η —型半導體領域 1 1、Ρ +型半導體領域.. (請先《讀背面之注意事項再ί本頁) —良 \)· 訂· ί線‘ 本紙張尺度適A3 Τ關家標準（CNS>A：4規格咖χ 297公釐〉 -52- 45 1 460 A7 _B7 五、發明說明鉀） 1 2、帽絕緣膜 1 2 a、氧化矽膜 1 2 b、氮化矽膜 • 1 3、氮化矽膜 1 4、η —型.半導體領域 1 6 、S〇G膜 1 7、1 8、氧化矽膜 1 9 +、2 0、接觸孔 2 1、塞柱 2 3 — 2 6、配線 2 7、光阻劑膜 2 8、氧化矽膜 3 0 __ 3 4、接觸孔 3 5、塞柱 3 7、T i S i 2、層 3 8、氧化矽膜 3 9 、S〇G膜 經濟部智慧財產局員工消費合作社印製 膜 膜 膜極矽05極 砂電晶 c 電孔 化部多 a 部穿柱 氮下 、T 上貫塞 、'f'tf 4 5 5 6 7 8 9 4 4 4 4 4 4 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公《 ) -53- 4 5 M6 Ο α7 _；_Β7_ 五、發明說明Ρ ) 5 ◦、氧化矽膜 5 2、5 3、配線 5 6、層間絕緣膜 • 5 7 — 5 9、配線 6 ◦、貫穿孔 6 1、貫穿孔 6 3、層間絕綠膜 7 0 -、多晶矽膜 7 1、貫穿孔 , 7 3、凹溝 7 4 、S〇G膜 1 0 0、S 0 G 膜 . 1 0 1、元件分離溝 1 0 2、埋入絕緣膜 1 0 3、凹部 1 0 4、帽絕緣膜 1 ◦ 5、接觸孔 1 〇 6、半導體基板 1 0 7、氮化矽膜 1 0 8、閘極 B L、位元線 C、資訊儲存用容量元件_ S A、感測放大器 M A R Y、記憶體陣列— 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ^54~. --------;------裝--- (請先閲讀背面之注意事項本頁) 訂 線· 經濟部智慧財產局員工消費合作杜印製 4 5 1 46 0 a? ί __Β7 五、發明說明秤） W L、字元線 (請先閱讀背面之注意事項再本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -55-

Claims (1)

  1. A8 B8 C8 D8 45146〇 、申請專利範圍 1、一種半導體積體電路裝置之製造方法，其特徵爲 具有： (a )於半導體基板上由下層起依序披覆第1導體膜 r------------ 一 ~ 、第1 膜及第2絕緣膜後，對其施以圖形化俾形成多 {----：---------- 數第1導體膜圖型的工程； " 〆----- ----- (b)於上述（a)工程後之半導體基板上，在第1 導體膜圖型之側壁及第2絕緣膜上形成第3絕緣膜‘後，於 該第3絕·緣膜上形成第4絕緣膜的工程； r^ (C )上述（b )工程後，於ϋ复緣膜上，在 上述多數第1導體膊圖铟之中互爲鄰接之第1導體膜JP型 之間形成具第1開口之掩罩後，，在上^第4絕緣膜較第 3及§ 緣臌更易鈾刻除去之條件下，對述掩罩之 第1開口露出之第4絕緣膜進行蝕刻，俾於上述第4絕緣 膜形工程：及 (d)上述（c )工程後，在上述第3絕緣膜較第1 及第4絕緣’膜更易被蝕刻之條件下，對由上述第4絕緣膜 之第·2_Μ._.Π_Μ出之第λ絕綠膜施以異方性蝕刻，俾於上述 互_鄰接之第1導體膜圖型間之第3絕舞膜形成使上述半 導之上面露^的二11^。 2、如申請專利範圍第1項之半導體積體電路裝置之 製造方法，其中 於上述（c )工程時令蝕刻停止，俾使由上述第1開 口露出之第4絕緣膜被除去，上述互爲鄰接之第1導體膜 圖型上之第1絕綠膜不露出。_- <祷先；？讀背面之注意Ϋ項再頁) 订_ 經濟部智慧財產局員工消費合作杜印製 本紙張尺度適用中國國家搮準（CNS > A4規格（210X297公釐） -56- > 5 1460 H ___g__ ^、申請專利範圍 3、 如申請專利範圍第1項之半導體積體電路裝置之 製造方法，其中 於上述（d )工程時令蝕刻停止，俾由上述第2開口 露出之第3絕緣膜被除去以使半導體基板露出，上述互爲 鄰接之第1導體膜圖型上之第1絕緣膜被殘留。 4、 如申請專利範圍第1項之半導體積體電路裝置之 製造方法，其中 上述·第1絕緣膜及第4絕緣膜係由氧化矽膜構成，第 2絕緣膜及第3絕緣膜係由氮化矽膜構成。 5、 如申請專利範圍第1項之半導體積體電路裝置之 製造方法，其中. 上述第2絕緣膜之膜厚與第3絕緣膜之膜厚之和係設 定爲大於_，將上述半導體基板上之第3絕緣膜之上面起至 上述第1導體膜圖型上之第3絕緣膜之上面止之間所存在 第4絕緣膜之膜厚，以上述第4絕緣膜相對於第2及第3 絕緣膜之蝕刻率之比除之之値者。 -6、如申請專利範圍第1項之半導體積體電路裝置之 製造方法，其中 上述第1絕緣膜之膜厚係設定爲大於，將上述第3絕 緣膜之膜厚，以上述第3絕緣膜相對於第1絕緣膜之蝕刻 率之比除之之値者。 7、如申請專利範圍第1項之半導體積體電路裝置之 製造方法，其中 上述第3絕緣膜之膜厚，係設定爲較上述互爲鄰接之 請 先 聞 Λ 之 注 I ΙΟέ 頁 订 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家#率（CNS ) Α4現格（2丨ΟΧ297公釐） -57- /( Μ B8 C8 D8 經濟部智慧財產局員工消費合作社印製 5146〇六、申請專利範圍 第1導體膜圖型之間隔之一半爲薄。 8、 如申請專利範圍第1項之半導體積體電路裝置之 製造方法，其中 於上述（a )工程之前，具有（e )於上述半導體基 板形成溝之工程：及（f) 於上述溝以絕緣膜埋入之工程。 9、 如申請專利範圍第1項之半導體積體電路裝置之 製造方法ν其中 上述第4絕緣膜之形成係具有披覆S 0 G膜之工程。 1 〇、如申請專利範圍第1項之半導體積體電路裝置 之製造方法，其中 上述第4絕緣膜之形成工程具有：披覆S OG膜之工 程；及於萁上披覆氧化矽膜之工程；及對該氧化矽膜施予 硏磨處理之工程。 11、如申請專利範圍第1項之半導體積體電路裝置 之製造方法，其中 上述第4絕緣膜之形成工程係具有：披覆硼.磷矽酸 玻璃膜之工程；及對該硼.磷矽酸玻璃膜施予回流處理之 工程；及對回流處理後之硼.磷矽酸玻璃膜之上面施予硏 磨處理之工程。 _ 1 2、如申請專利範圍第1項之半導體積體電路裝置 之製造方法，其中 上述第1導體膜之形成工程具有：披覆多晶矽膜之工 程：及於其上形成矽化物膜之工程。 Sr 之 注 I 士 頁 本紙張尺度逋用中國國家揉準（CNS ) Λ4規格（210X297公釐） -58- 451460 Α8 Β8 C8 D8 六、申請專利範園 1 3、如申請專利範圔第1項之半導體積體電路裝置 之製造方法，其中 上述第1導體膜之形成工程具有：披覆多晶矽膜之工 程；及於其上形成矽化物膜之工程，及於其上形成高熔點 金屬膜之工程。 1 4、如申請專利範圍第1項之半導體積體電路裝置 之製造方法，其中 於上-述（a )工程時具有·‘以光阻劑膜爲蝕刻掩罩對 上述第1絕緣膜及第2絕緣膜施予圖型化後，除去該光阻 劑膜之工程：及以該圖型化之上述第.1絕緣膜及第2絕緣 膜爲蝕刻掩罩對第1導體膜施予圖型化以形成上述多數第 1導體膜圖型之工程。 1 5 _、一種半導體積體電路裝置之製造方法，其特徵 爲具有： (a )於半導體基板上披覆多晶矽膜後，於其上介由 障層金屬膜披覆高熔點金屬膜，以形成第1導體膜的工程 » 經濟部智慧財產局員工消費合作社印製 (b)於上述第1導體膜上形成第1導體膜保護用之 第1絕緣膜的工程； (c )對上述（b ).工程後之半導體基板施予熱處理 的工程； (d )上述（b )工程後，於上述第1導體膜保護用 之第1絕緣膜上形成第2絕緣膜的工程； (e )對上述第2絕緣膜 > 第1絕緣膜、及第1導體 -59- 本紙張尺渡適用中國國家揉準（CNS ) A4规格（210X297公釐） Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 45146〇 六、申請專利範圍 膜施予圖型化以形成多數第1導體膜圖型的工程：及/ (f )上述（e )工程後，施予洗淨處理後，半導 體基板施予氧化處理的工程。 1 6、如申請專利範圍第1 5項之半導體積體電路裝 置之製造方法，其中具有： (g ) ±^述，（f )工程後之半導體基板上，於第1導 體膜圖型之側壁及第2絕緣膜上形成第3絕緣膜後，於該 第3以絕.緣膜上形成第4絕緣膜的工程； (h)上述（g)工程後，於第4絕緣膜上，形成在 上述多數第1導體膜圖塱之中互爲鄰接之第1導體膜圖型 之間具第1開口之掩罩後，在上述第4絕緣膜較第3及第 2絕緣膜更容易蝕刻除去之條件下，對由上述掩罩之第1 開口露出之上述第4絕緣膜施予蝕刻，俾於上述第4絕緣 膜形成第2開口的工程；及 (i )上述（h)工程後，在上述第3絕緣膜較第1 及第4絕緣膜更容易蝕刻除去之條件下，對由上述第4絕 緣膜之第2開口露出之第3絕緣膜施予異方性蝕刻，俾於 上述互爲鄰接之第1導體膜圖型間之第3絕緣膜形成時上 述半導體基板之上面露出之第3開口的工程《 1 7、如申請專利範圍第1 5項之半導體積體電路裝 置之製造方法，其中 上述第1導體膜保護用之第1絕綠膜係以電漿CVD 法形成。 1 8、如申請專利範圍第.1 5項之半導體積體電路裝 (姊先閲請背面之注意事項再t本頁)
    良紙張尺度適用中因國家揉準（CNS M4現格（2丨0X297公釐） 60- 4 5 1 460' , It D8 々、申請專利範圍 置之製造方法，其中 (請先s讀背面之注意Ϋ項再填寫本頁) 上述障層金屬膜係由氣化鎢構成，上述洗淨處理時係 使用含過氧化氬之洗淨液。 1 9、如申請專利範圍第1 5項之半導體積體電路裝 置之製造方法，其中 上述第1導體膜保護用之第1絕緣膜係由氧化矽膜構 成，上述第2絕緣膜由氮化矽構成。 2 0-、一種半導體積體電路裝置之製造方法，其特徵 爲具有： (a )於上述半導體基板上形成閘極絕緣膜後，形成 第1導體膜的工程； (b)於上述第1導體膜上形成第1絕緣膜的工程； (c ·)於上述第1絕綠膜上形成第2絕緣膜的工程； (d )對上述第2絕緣膜、第1絕緣膜及第1導體膜 施予圖型化，俾於上述半導體基板上，形成多數字元線、 多數閘極、及於其上面形成以上述第1絕緣膜及第2絕緣 膜構成之帽絕緣膜的工程； 經濟部智慧財產局員工消費合作杜印製 (e )上述（d)工程後之半導體基板上，於字元線 之側壁、閘極之側壁、及帽絕緣膜上形成第3絕緣膜後， 於該第3絕緣膜上形成第4絕緣膜的工程； (ί )上述（e )工程後，於上述第4絕緣膜上，形 成在上述多數字元線之中互爲鄰接之字元線間具第1開口 之掩罩後，在上述第4絕緣膜較第3及第2絕緣膜更容易 蝕刻除去之條件下，對由該掩罩之第1開口露出之上述第 -61 - 本紙張尺度逍用中國國家橾準（CNS ) A4规格（210X297公嫠） 46 0 ' C8 D8 __ 、申請專利範圍 4絕緣膜施予鈾刻，俾於第4絕緣膜形成第2開口的工程 (g )上述（f )工程後，對由上述第4絕緣膜之第 2開口露出之上述第3絕緣膜施予異方性蝕刻處理’俾於 上述互爲鄰接之字元線間之第3絕緣膜形成使上述半導體 基板之上面露出之多數第3開口的工程； (h)於上述多數連接孔內埋入導體膜的工程： (i〇於上述導體膜之中之位元線連接用導體膜形成 電連接之位元線的工程；及 (j)於上述導體膜之中之容量元件連接用導體膜形 成電連接之資訊儲存用容量元件的工程。 2 1、如申請專利範圍第2 0項之半導體積體電路裝 置之製造方法，其中另具有： 於上述（a )工程之前，於半導體基板之分離領域形 成溝後，於含該溝之半導體基板上披覆絕緣膜的工程；及 使該絕緣膜殘留於上述溝內般除去該絕緣膜，於上述溝內 形成埋入絕緣膜以形成溝型之分離領域的工程。 2 2、如申請專利範圍第2 0項之半導體積體零路裝 置之製造方法，其中 上述第1導體膜之形成工程係具有：披覆多晶矽膜的 工程：及於上述多晶矽膜上披覆障層金屬膜的工程；及於 上述障層金屬膜上披覆高熔點金屬膜的工程。 t 2 3、如申請專利範圍第2 2項之半導體積體電路裝 置之製造方法，其中 .— 本紙張尺度適用t國國家揉率（CNS) M規格（210><297公兼） 请 先 聞 背 面 之 注 項 再 頁 經濟部智慧財產局員工消費合作社印製 -62- 514S0 g _DS 六、申請專利範圍 具有：上述第1絕緣膜之形成工程後施予熱處理以使 構成上述障層金屬膜之氮化鎢細密化的工程；及上述（d )工程後使用含過氧化氫之洗淨液施予洗淨處理後.，施予 氧化處理的工程。 2 4、如申請專利範圍第2 0項之半導體積體電路裝 置之製造方法，其中 上述第1絕緣膜以電漿CVD法形成，上述第2絕緣 膜以低壓-c V D法形成。 2 5、如申請專利範圍第2 0項之半導體積體電路裝 置之製造方法，其中 上述第1絕緣膜由氧化砂膜構成，第2絕緣膜由氮化 砂膜構成。 2 6、如申請專利範圍第2 0項之半導體積體電路裝 置之製造方法，其中 上述位元線連接用導體膜之平面尺寸中，上述字元線 之延伸方向之尺寸係較與上述字元線交叉之方向之尺寸爲 長，-上述位元線連接用導體膜於分離領域呈平面重疊。 經濟部智慧財產局員工消費合作社印製 2 7、一種半導體積體電路裝置之製造方法，其特徵 爲具有： (a )於半導體基板上由下層起依序形成第1導體膜 、第1絕緣膜及第2絕緣膜後，對其施以圖形化俾於第1 領域形成第1導體圖型，於第2領域形成第2導體圖型的 工程； (b )於上述第1及第2導體圖型之上及側壁上形成 -63- 本紙張尺度適用中國國家標率（CNS ) Μ規格（210X297公釐） 4 5 1460 § D8 _ 六、申請專利範圍 第3絕緣膜的工程； (c )於上述第2領域’相對於上述第3絕緣膜以自 動整合方式將第1導電型雜質導入上述半導體基板表面的 工程； (d )埋入上述第1領域之上述第1圖型間般，於上 述第1及第2領域之第3絕綠膜上形成第4絕緣膜的工程 (e.)於上述第1領域之上述第1圖型間’在上述第 4絕緣膜較第3絕緣膜更易鈾刻之條件下’於上述第4絕 緣膜形成第1開口的工程；及 (f )於上述第1開口內露出之上述第3絕緣膜形成 第2開口的工程。 2 8、一種半導體積體電路裝置之製造方法，其特徵 爲具有： 經濟部智慧財產局員工消費合作社印製 久a )於半導體基板上由下層起依序形成第1導體膜 、第1氧化矽膜及第1氮化矽膜後’對其施以圖形化俾於 第1領域形成第1導體圖型’於第2領域形成第2導體圖 型的工程； (b )於上述第1及第2導體圖型之上及側壁上形成 第2氮化矽膜的工程； (c )於上述第2領域，相對於上述第2氮化矽膜以 自動整合方式將第N型第1雜質導入上述半導體基板表面 的工程； (d )埋入上述第1領域之上述第1圖型間般，於上 -64- 本紙張尺度適用中國國家揉车（CNS ) A4規格（210X297公釐） Α8 Β8 C8 D8 5 1 46 Ο 、申請專利範園 述第1及第2領域之第2氮化矽膜上形成第2氧化矽膜的 工程： 2氧化矽膜 2氧化矽膜 (f ) 成第2開口 2 9，、 置之製造方 於上述 (g ) 整合方式將 請 先 閲 讀 背 之 注 意 事 項 再 於上述第1領域之上述第1圖型間，在上述第 較第2氮化矽膜更易蝕刻之條件下，於上述第 形成第1開口的工程：及 於上述第1開口內露出之上述第2氮化矽膜形 ，以使上述半導體基板露出的工程。 如申請專利範圍第2 8項之半導體積體電路裝 法，其中 工程（a)與（b)之間另具有： 於上+述第2領域，相對於上述第2圖型以自動 N型第2雜質導入上述半導體基板表面的工程 3 0、如申請專利範圍第2 8項之半導體積體電路裝 置之製造方法，其中 於上述工程（b)與（c )之間另具有： 經濟部智慧財產局員工消費合作社印製 -(h )對上述第2氮化膜施予異方性鈾刻，俾於上述 第2導體圖型之側壁形成第1側壁絕緣膜的工程，上述第 1雜質係以相對於上述第1側壁絕緣膜以自動整合方式導 入半導體基板表面。 3 1、如申請專利範圍第2 8項之半導體積體電路裝 置之製造方法，其中 於上述第1及第2開口之形成工程中’在上述第1導 體圖型之側壁形成有第2側壁絕緣膜。 -65- 本紙張尺度適用中國國家揉準（CNS ) A4規格（2丨0><297公釐）
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