JP3571088B2 - Ｄｒａｍセルコンタクトの構造及びその形成方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）素子に係り、特にＤＲＡＭメモリセルにおいて、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）タイプのメモリセルのコンタクトの製造方法に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、１９８８ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ５９６〜５９９に開示されるものがあった。
【０００３】
この文献に開示されるように、ＤＲＡＭのメモリセルとしては、ＣＯＢ構造がある。以下、ＣＯＢ構造について説明する。
【０００４】
まず、ＣＯＢ構造以前のメモリセルにおいては、図８に示すように、多結晶Ｓｉからなるキャパシタ下部電極４ａ／ＳｉＯ2 −ＳｉＮ−ＳｉＯ2 からなるキャパシタの誘電膜４ｂ／多結晶Ｓｉからなるキャパシタ上部電極４ｃからなるキャパシタ４を、ワード線５の上方、ビット線６の下方に形成していた。
【０００５】
そのため、ビット線６とスイッチングトランジスタを結ぶビットコンタクトに対し、合わせ余裕を確保する必要があり、キャパシタ電極面積を、図９に示すように、小さくせざるを得なかった。なお、図８及び図９において、１はＳｉ基板、２は拡散層、３はパッド電極、７、８及び９は絶縁膜である。
【０００６】
それに対し、ＣＯＢ構造は、図１０に示すように、多結晶Ｓｉからなるキャパシタ下部電極１３ａ／ＳｉＯ2 −ＳｉＮ−ＳｉＯ2 からなるキャパシタの誘電膜１３ｂ／多結晶Ｓｉからなるキャパシタ上部電極１３ｃからなるキャパシタ１３を、ビット線１５の上方に形成するため、図１１に示すように、ビットコンタクトとの合わせ余裕が必要なくなり、キャパシタ電極面積を、リソグラフィの限界によって決まる最大の大きさまで拡げることが可能となる。なお、図１０及び図１１において、１１はＳｉ基板、１２は拡散層、１４はワード線、１６及び１７は絶縁膜、１８はセルコンタクトである。
【０００７】
以上のメリットにより、ＣＯＢ構造は１６Ｍb 以降のＤＲＡＭにおいて、広く採用されるようになった。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記した従来のＣＯＢ構造においては、キャパシタとスイッチングトランジスタを結ぶセルコンタクト１８を開孔する際に、ワード線１４、ビット線１５の両方に対して合わせ余裕を確保する必要が生じる。
【０００９】
特に、２５６Ｍb 以降の超微細セルにおいては、この問題が顕在化してくる。２５６Ｍb ＤＲＡＭを例にとって説明する。
【００１０】
ここで、メモリセルサイズを０．６×１．２μｍ2 、デザインルールを０．２５μｍと仮定して、パターン図を書くと、図１２に示すように、セルコンタクト１８のワード線１４に対する余裕は、０．０７５μｍ、ビット線１５に対する余裕は０．０５μｍとなり、もはやリソグラフィの合わせ精度の限界を超えた値となる。
【００１１】
本発明は、上記問題点を除去し、メモリセルパターンを設計する際に、セルコンタクトのパターンを、ワード線及びビット線のパターンとの合わせを無視して容易にレイアウトすることができるＤＲＡＭセルコンタクトの構造及びその形成方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
（１）ＤＲＡＭセルコンタクトの形成方法において、（ａ）第１の多結晶Ｓｉ上に第１のＳｉＯ2 膜を生成し、この複合膜でワード線のパターンを形成する工程と、（ｂ）その上に第２のＳｉＯ2 膜を生成する工程と、（ｃ）その上に第１のＳｉＮ膜を生成する工程と、（ｄ）第１のＢＰＳＧ膜を生成し、フローを行う工程と、（ｅ）不純物がドープされた第２の多結晶Ｓｉ膜、ＷＳｉ膜、第３のＳｉＯ2 膜、第２のＳｉＮ膜を順次生成し、この複合膜でビット線のパターンを形成する工程と、（ｆ）その上に第４のＳｉＯ2 膜を生成し、異方性エッチングによりビット線の側部に第１のサイドウォールを形成する工程と、（ｇ）その上に第３のＳｉＮ膜を生成し、異方性エッチングにより第２のサイドウォールを形成する工程と、（ｈ）第２のＢＰＳＧ膜を生成し、ドライＮ2 雰囲気にてＢＰＳＧフローを行う工程と、（ｉ）前記第２のＢＰＳＧ膜上にセルコンタクトのレジストパターンを形成する工程と、（ｊ）前記セルコンタクトのレジストパターンをマスクとしてＢＰＳＧとＳｉＮとの高選択比エッチングにて前記第１及び第２のＢＰＳＧ膜をエッチングする工程と、（ｋ）前記（ｊ）工程でエッチングされたセルコンタクトのパターンをマスクとしてＳｉＮとＢＰＳＧとの高選択比エッチングにて前記第１の窒化膜、第２の窒化膜及び第２のサイドウォールをエッチングする工程と、（ｌ）前記（ｋ）工程でエッチングされたセルコンタクトのパターンをマスクとして異方性エッチングによりワード線の側部に第３のサイドウォールを形成するとともに前記第２の酸化膜をエッチングしコンタクトをとる工程とを施すようにしたものである。
【００１３】
（２）ＤＲＡＭセルコンタクトの形成方法において、（ａ）第１の多結晶Ｓｉ上に第１のＳｉＯ2 膜を生成し、この複合膜でワード線のパターンを形成する工程と、（ｂ）その上に第２のＳｉＯ2 膜を生成する工程と、（ｃ）その上に第１のＳｉＮ膜を生成する工程と、（ｄ）第１のＢＰＳＧ膜を生成し、フローを行う工程と、（ｅ）不純物がドープされた第２の多結晶Ｓｉ膜、ＷＳｉ膜、第３のＳｉＯ2 膜、第２のＳｉＮ膜を順次生成し、この複合膜でビット線のパターンを形成する工程と、（ｆ）その上に第４のＳｉＯ2 膜を生成し、異方性エッチングによりビット線の側部に第１のサイドウォールを形成する工程と、（ｇ）その上に第３のＳｉＮ膜を生成し、異方性エッチングにより第２のサイドウォールを形成する工程と、（ｈ）この第２のサイドウォール及び前記第２のＳｉＮ膜をマスクとし、ＢＰＳＧ／ＳｉＮ高選択比エッチングにて前記第１のＢＰＳＧ膜をエッチングする工程と、（ｉ）その上に、第４のＳｉＮ膜、第２のＢＰＳＧを順次生成し、ウェットＯ2 雰囲気にてＢＰＳＧフローを行う工程と、（ｊ）前記第２のＢＰＳＧ膜上にセルコンタクトのレジストパターンを形成する工程と、（ｋ）前記セルコンタクトのレジストパターンをマスクとしてＢＰＳＧとＳｉＮとの高選択比エッチングにて前記第１及び第２のＢＰＳＧ膜をエッチングする工程と、（ｌ）前記（ｋ）工程でエッチングされたセルコンタクトのパターンをマスクとしてＳｉＮとＢＰＳＧとの高選択比エッチングにて前記第１の窒化膜、第２の窒化膜及び第２のサイドウォールをエッチングする工程と、（ｍ）前記（ｌ）工程でエッチングされたセルコンタクトのパターンをマスクとして異方性エッチングによりワード線の側部に第３のサイドウォールを形成するとともに前記第２の酸化膜をエッチングしコンタクトをとる工程とを施すようにしたものである。
【００１４】
（３）ＤＲＡＭセルコンタクトの構造において、上記〔１〕又は〔２〕記載のＤＲＡＭ セルコンタクトの形成方法によって製造されるようにしたものである。
【００１５】
【作用】
（１）請求項１記載のＤＲＡＭセルコンタクトの構造又は形成方法によれば、セルコンタクト（４９，１５０）のワード線（２９，１２９）及びビット線（３５，３６；１３５，１３６）にかかるようなパターンにおいても、ワード線（２９，１２９）の側部はサイドウォール（４５，１４６）によって、また、ワード線（２９，１２９）の上部はＳｉＯ2 膜（２８，１２８）によって、キャパシタ下部電極（４６，１４７）と電気的な絶縁が保たれており、また、ビット線（３５，３６；１３５，１３６）の側部はサイドウォール（４０，１４０）によって、また、ビット線（３５，３６；１３５，１３６）の上部はＳｉＯ2 膜（３７，１３７）によって、キャパシタ下部電極（４６，１４７）と電気的な絶縁が保たれているので、ＤＲＡＭのメモリセルの正常な動作が得られる。
【００１６】
したがって、メモリセルパターンを設計する際に、セルコンタクトのパターンを、ワード線及びビット線のパターンとの合わせを無視してレイアウトすることができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭメモリセルの形成を可能とすることができる。
【００１７】
（２）請求項２記載のＤＲＡＭセルコンタクトの形成方法によれば、特に、図１６（ｂ）に示すように、ＳｉＮ膜（１４３）の存在により、ＢＰＳＧ膜（１４４）のウェットＯ2 雰囲気でのフロー化が可能となり、上記（１）のドライ・フローに比べ、プロセスを低温化でき、トランジスタ等の素子特性にマージンを持たせることができる。
【００１８】
また、ドライ・フローと同じ温度で、ウェット・フローを行えば、ＢＰＳＧ膜（１４４）の表面平坦度が向上することになり、セルコンタクト、キャパシタ下部電極等の後工程のパターニング特性にマージンを持たせることができる。
【００１９】
【実施例】
以下、本発明の実施例について図面を参照しながら説明する。
【００２０】
図１は本発明の第１実施例を示すＤＲＡＭ素子のセルパターン図、図２はそのＤＲＡＭセルのコンタクト部の断面図、図３〜図６は本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図であり、左側に示される図３（ａ−１）から図６（ｂ−１）までは、図１のＡ−Ａ線断面図、右側に示される図３（ａ−２）から図６（ｂ−２）までは、図１のＢ−Ｂ線断面図である。
【００２１】
以下、本発明の実施例を示すＤＲＡＭ素子の製造方法について説明する。
【００２２】
（１）まず、図３（ａ）に示すように、ＬＯＣＯＳ法によって、能動領域２２、分離領域２３（選択酸化膜２５による）が形成されたＰ型Ｓｉ基板２１上に、熱酸化法によりゲート酸化膜２４（７０Å）、ＬＰ−ＣＶＤ法により多結晶Ｓｉ膜２６（２０００Å）（第１の多結晶Ｓｉ膜）を生成する。その後、ＰＯＣｌ3 気相拡散により、多結晶Ｓｉ膜２６中にリンを拡散させた後、ＣＶＤ法により第１のＳｉＯ2 膜２７（１０００Å程度）（第１の酸化膜）を生成する。
【００２３】
（２）次に、図３（ｂ）に示すように、リソグラフィエッチングにより、ホトレジストをマスクとして、ＳｉＯ2 膜２７のパターニングを行い、更に、そのパターニングされたＳｉＯ2 膜２８をマスクとして、多結晶Ｓｉ膜２６をパターニングし、ワード線２９を形成する。
【００２４】
（３）次に、図３（ｃ）に示すように、ＣＶＤ法により、ＳｉＯ2 膜３０（第２の酸化膜）を５００Å程度生成した後、リンイオンをイオン注入し、熱処理を施し、Ｎ型不純物層３１を形成する。
【００２５】
（４）次に、図３（ｄ）に示すように、ＬＰ−ＣＶＤ法により、ＳｉＮ膜３２（第１の窒化膜）を５００〜１０００Å程度生成し、更に、ＣＶＤ法により、ＢＰＳＧ膜３３（第１のＢＰＳＧ膜）を数１０００Å生成し、Ｎ2 あるいはＮ2 ＋Ｏ2 雰囲気中にてアニールし、ＢＰＳＧ膜３３をフローさせる。更に、ＬＰ−ＣＶＤ法にて、ＳｉＮ膜３４を数１００Å生成する。
【００２６】
（５）次に、図３（ｅ）に示すように、ホトリソエッチングにより、ビットコンタクト（図示なし）を形成した後、多結晶Ｓｉ膜３５（第２の多結晶Ｓｉ膜）を１０００Å程度、ＬＰ−ＣＶＤ法により生成し、更に、リンイオンをイオン注入する。次に、スパッタ法により、ＷＳｉ膜３６を１０００〜２０００Å程度生成する。更に、ＣＶＤ法によりＳｉＯ2 膜３７（第３の酸化膜）を１０００Å生成する。このＳｉＯ2 膜３７の膜厚は、必ずＳｉＯ2 膜３０より厚くする。更に、ＬＰ−ＣＶＤ法により、ＳｉＮ膜３８（第２の窒化膜）を１０００〜２０００Å生成する。
【００２７】
（６）次に、図４（ａ）に示すように、リソグラフィエッチングにより、ＳｉＮ膜３８、ＳｉＯ2 膜３７、ＷＳｉ膜３６、多結晶Ｓｉ膜３５をパターニングし、ビット線を形成する。次に、ＣＶＤ法により、ＳｉＯ2 膜３９（第４の酸化膜）を１０００Å程度生成する。
【００２８】
（７）次に、図４（ｂ）に示すように、異方性エッチングにより、ＳｉＯ2 膜３９をエッチバックし、ビット線の側壁にサイドウォール４０（第１のサイドウォール）を形成する。この時、ＳｉＮ膜３４があるため、ＢＰＳＧ膜３３はエッチングされない。次に、ＬＰ−ＣＶＤ法により、ＳｉＮ膜４１（第３の窒化膜）を１０００Å程度生成する。
【００２９】
（８）次いで、図４（ｃ）に示すように、異方性エッチングにより、ＳｉＮ膜４１をエッチバックし、ビット線の側壁にサイドウォール４２（第２のサイドウォール）を形成する。この時、エッチング量をＳｉＮ膜４１（１０００Å）より多くし、なおかつ、ＳｉＮ膜４１＋ＳｉＮ膜３８（１０００＋１０００〜２０００Å）以下とすることにより、ビット線上にＳｉＮ膜３８を残すようにする。ここで、ＳｉＮ膜３４の不要部はエッチングされ、ビット線の部分だけにＳｉＮ膜３４が残る。次いで、ＣＶＤ法により、ＢＰＳＧ膜４３を数１０００Å生成し、Ｎ2 雰囲気中で熱処理を施し、ＢＰＳＧ膜４３をフローさせる。
【００３０】
（９）次に、図５（ａ）に示すように、リソグラフィにより、セルコンタクトのレジストパターン４４を形成する。ＢＰＳＧ膜のエッチングレートが、ＳｉＮ膜のレートに対し大きく（２０以上）なるエッチング条件において、ＢＰＳＧ膜４３及び３３をエッチングする。
【００３１】
（１０）次いで、図５（ｂ）に示すように、ＳｉＮ膜のエッチングレートが、ＢＰＳＧ膜に比べ大きくなる条件で、ＳｉＮ膜３２、ＳｉＮ膜３８及びサイドウォール４２をエッチングする。
【００３２】
（１１）次いで、図５（ｃ）に示すように、ＳｉＯ2 膜３０をエッチングし、サイドウォール４５（第３のサイドウォール）を形成する。この時のエッチング量を、ＳｉＯ2 膜３０の膜厚（５００Å）以上、ＳｉＯ2 膜３７の膜厚（１０００Å）とすることで、ビット線上にはＳｉＯ2 膜３７が残る。
【００３３】
（１２）次に、図６（ａ）に示すように、レジストパターン４４を除去した後、キャパシタ下部電極となる多結晶Ｓｉ膜４６をＬＰ−ＣＶＤ法により生成し、ヒ素イオンを注入する。
【００３４】
（１３）次に、図６（ｂ）に示すように、多結晶Ｓｉ膜４６をパターニングした後、キャパシタの誘電膜となるＳｉＯ2 ／ＳｉＮ複合膜４７、キャパシタ上部電極となる多結晶Ｓｉ膜４８を生成する。このようにして、セルコンタクト４９が形成される。
【００３５】
次に、図２を用いて本発明のＤＲＡＭセルコンタクトの構造を説明する。
【００３６】
この図に示すように、セルコンタクト４９の開口部が、多結晶Ｓｉ膜よりなるワード線２９、及び多結晶Ｓｉ膜３５とＷＳｉ膜３６よりなるビット線にかかって開口されている場合においても、ワード線２９の側部はサイドウォール４５によって、また、ワード線２９の上部はＳｉＯ2 膜２８によって、キャパシタ下部電極４６と電気的に絶縁がなされている。
【００３７】
また、ビット線の側部はサイドウォール４０により、また、ビット線の上部はＳｉＯ2 膜３７によって、同じくキャパシタ下部電極４６と電気的に絶縁がなされている。
【００３８】
以上のように、第１実施例によれば、セルコンタクト４９のワード線２９及びビット線（３５，３６）にかかるようなパターンにおいても、ワード線２９の側部はサイドウォール４５で、また、ワード線２９の上部はＳｉＯ2 膜２８によって、キャパシタ下部電極４６と電気的な絶縁が保たれており、また、ビット線（３５，３６）の側部はサイドウォール４０により、また、ビット線（３５，３６）の上部はＳｉＯ2 膜３７によって、キャパシタ下部電極４６と電気的な絶縁が保たれているので、ＤＲＡＭのメモリセルの正常な動作が得られる。
【００３９】
従って、メモリセルパターンを設計する際に、セルコンタクト４９のパターンを、ワード線及びビット線のパターンとの合わせを無視してレイアウトすることができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭメモリセルの形成を可能とすることができる。
【００４０】
図７は本発明の第１実施例を示すＤＲＡＭセルの断面図であり、図１のＣ−Ｃ線断面図である。
【００４１】
以下、このＤＲＡＭセルの動作を説明する。
【００４２】
この図に示すように、ＤＲＡＭセルは、ワード線２９、Ｎ型不純物層３１よりなるスイッチングトランジスタと、多結晶Ｓｉ膜３５、ＷＳｉ膜３６よりなるビット線と、多結晶Ｓｉ膜からなるキャパシタ下部電極４６、ＳｉＯ2 ／ＳｉＮ複合膜４７、多結晶Ｓｉ膜からなるキャパシタ上部電極４８よりなるキャパシタとで構成される。
【００４３】
また、スイッチングトランジスタと、ビット線、キャパシタはそれぞれビットコンタクト５０、セルコンタクト４９により接続されている。書き込み動作の場合、書き込む情報が“１”か“０”かによって、ビット線の電位を“Ｈｉｇｈ”レベル（Ｖｃｃ）か“Ｌｏｗ”レベル（Ｖｓｓ）に固定した後、スイッチングトランジスタのゲート電極に正電位を印加し、スイッチングトランジスタをＯＮとして、キャパシタ下部電極４６の電位をビット線と同電位にする。スイッチングトランジスタをＯＦＦとすることで、キャパシタには“１”または“０”の情報が蓄えられる。
【００４４】
次に、読み出し動作の場合は、ビット線の電位を“１”と“０”の中間レベル（１／２Ｖｃｃ）にした後、スイッチングトランジスタをＯＮにする。キャパシタ下部電極４６に蓄えられている情報“１”または“０”に従い、ビット線の電位は１／２Ｖｃｃより、高くあるいは低く変化する。この電位と１／２Ｖｃｃとの差をセンスアンプにより増幅し、“１”または“０”の情報を読み出す。
【００４５】
次に、本発明の第２実施例について説明する。
【００４６】
図１３は本発明の第２実施例を示すＤＲＡＭ素子のセルパターン図、図１４〜図１８は本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図であり、左側に示される図１４（ａ−１）から図１８（ｂ−１）までは、図１３のＡ−Ａ線断面図、右側に示される図１４（ａ−２）から図１８（ｂ−２）までは、図１３のＢ−Ｂ線断面図である。なお、上記した第１実施例と図４（ｂ）工程までは同一工程であるが、省略しないで説明する。
【００４７】
（１）まず、図１４（ａ）に示すように、ＬＯＣＯＳ法によって、能動領域１２２、分離領域１２３（選択酸化膜１２５を形成）が形成されたＰ型Ｓｉ基板１２１上に、熱酸化法により、ゲート酸化膜１２４（７０Å）、ＬＰ−ＣＶＤ法により、多結晶Ｓｉ膜１２６（２０００Å）（第１の多結晶Ｓｉ膜）を生成する。その後、ＰＯＣｌ3 気相拡散により、多結晶Ｓｉ膜１２６中にリンを拡散させた後、ＣＶＤ法によりＳｉＯ2 膜１２７（１０００Å程度）（第１の酸化膜）を生成する。
【００４８】
（２）次に、図１４（ｂ）に示すように、リソグラフィエッチングにより、ホトレジストをマスクとして、ＳｉＯ2 膜１２７のパターニングを行い、更に、そのパターニングされたＳｉＯ2 膜１２８をマスクとして、多結晶Ｓｉ膜１２６をパターニングし、ワード線１２９を形成する。
【００４９】
（３）次いで、図１４（ｃ）に示すように、ＣＶＤ法により、ＳｉＯ2 膜１３０（第２の酸化膜）を５００Å程度生成した後、リンイオンをイオン注入し、熱処理を施し、Ｎ型不純物層１３１を形成する。
【００５０】
（４）次に、図１４（ｄ）に示すように、ＬＰ−ＣＶＤ法により、ＳｉＮ膜１３２（第１の窒化膜）を５００〜１０００Å程度生成し、更に、ＣＶＤ法により、ＢＰＳＧ膜１３３（第１のＢＰＳＧ膜）を数１０００Å生成し、Ｎ2 あるいはＮ2 ＋Ｏ2 雰囲気中にてアニールし、ＢＰＳＧ膜１３３をフローさせる。更に、ＬＰ−ＣＶＤ法にて、ＳｉＮ膜１３４を数１００Å生成する。
【００５１】
（５）次に、図１４（ｅ）に示すように、ホトリソエッチングにより、ビットコンタクト（図示なし）を形成した後、多結晶Ｓｉ膜１３５（第２の多結晶Ｓｉ膜）を１０００Å程度、ＬＰ−ＣＶＤ法により生成し、更に、リンイオンをイオン注入する。次に、スパッタ法により、ＷＳｉ膜１３６を１０００〜２０００Å程度生成する。更に、ＣＶＤ法によりＳｉＯ2 膜１３７（第３の酸化膜）を１０００Å生成する。このＳｉＯ2 膜１３７の膜厚は、必ずＳｉＯ2 膜１３０より厚くする。更に、ＬＰ−ＣＶＤ法により、ＳｉＮ膜１３８を１０００〜２０００Å生成する。
【００５２】
（６）次いで、図１５（ａ）に示すように、リソグラフィエッチングにより、ＳｉＮ膜１３８、ＳｉＯ2 膜１３７、ＷＳｉ膜１３６、多結晶Ｓｉ膜１３５をパターニングし、ビット線を形成する。次に、ＣＶＤ法により、ＳｉＯ2 膜１３９（第４の酸化膜）を１０００Å程度生成する。
【００５３】
（７）次に、図１５（ｂ）に示すように、異方性エッチングにより、ＳｉＯ2 膜１３９をエッチバックし、ビット線の側壁にサイドウォール１４０（第１のサイドウォール）を形成する。この時、ＳｉＮ膜１３４があるため、ＢＰＳＧ膜１３３はエッチングされない。次に、ＬＰ−ＣＶＤ法により、ＳｉＮ膜１４１（第３の窒化膜）を１０００Å程度生成する。
【００５４】
（８）次に、図１５（ｃ）に示すように、異方性エッチングにより、ＳｉＮ膜１４１をエッチバックし、ビット線の側壁にサイドウォール１４２（第２のサイドウォール）を形成する。この時、エッチング量をＳｉＮ膜１４１（１０００Å）より多くし、なおかつ、ＳｉＮ膜１４１＋ＳｉＮ膜１３８（１０００＋１０００〜２０００Å）以下とすることにより、ビット線上にＳｉＮ膜１３８を残すようにする。ここで、ＳｉＮ膜１３４の不要部はエッチングされ、ビット線の部分だけにＳｉＮ膜１３４が残る。
【００５５】
（９）次に、図１６（ａ）に示すように、サイドウォール１４２及びＳｉＮ膜１３８をマスクとして、ＢＰＳＧ膜１３３を高選択比エッチにてエッチングする。
【００５６】
（１０）次に、図１６（ｂ）に示すように、ＳｉＮ膜１４３をＬＰ−ＣＶＤ法により、１００Å程度生成し、ＢＰＳＧ膜１４４を数１０００Å生成する。次に、ウェットＯ2 雰囲気中でフローを行う。ＳｉＮ膜１４３がＢＰＳＧ膜１４４の下全面を覆っているため、ウェットフローが可能となり、ＢＰＳＧ膜１４４の平坦化を低温で効率よく行うことができる。
【００５７】
（１１）次に、図１６（ｃ）に示すように、リソグラフィにより、セルコンタクトのレジストパターン１４５を形成する。ＢＰＳＧ膜のエッチングレートが、ＳｉＮ膜のレートに対し大きく（２０以上）なるエッチング条件において、ＢＰＳＧ膜１４４をエッチングする。
【００５８】
（１２）次に、図１７（ａ）に示すように、ＳｉＮ膜のエッチングレートが、ＢＰＳＧ膜に比べ大きくなる条件で、ＳｉＮ膜１３２、ＳｉＮ膜１３８及びサイドウォール１４２をエッチングする。
【００５９】
（１１）次に、図１７（ｂ）に示すように、ＳｉＯ2 膜１３０をエッチングし、サイドウォール１４６（第３のサイドウォール）を形成する。この時のエッチング量を、ＳｉＯ2 膜１３０の膜厚（５００Å）以上、ＳｉＯ2 膜１３７の膜厚（１０００Å）とすることで、ビット線上にはＳｉＯ2 膜１３７が残る。
【００６０】
（１２）次に、図１８（ａ）に示すように、レジストパターン１４５を除去した後、キャパシタ下部電極となる多結晶Ｓｉ膜１４７を、ＬＰ−ＣＶＤ法により生成し、ヒ素イオンを注入する。
【００６１】
（１３）次に、図１８（ｂ）に示すように、多結晶Ｓｉ膜１４７をパターニングした後、キャパシタの誘電膜となるＳｉＯ2 ／ＳｉＮ複合膜１４８、キャパシタ上部電極となる多結晶Ｓｉ膜１４９を生成する。
【００６２】
このようにして、平面的にみると、図１３に示すようなセルコンタクト１５０を得ることができる。なお、１５１はビットコンタクトを示している。
【００６３】
以上の第２実施例によれば、ＳｉＮ膜１４３の存在により、ＢＰＳＧ膜１４４のウェット・フロー化が可能となり、ドライ・フロー（第１実施例）に比べ、プロセスを低温化でき、トランジスタ等の素子特性にマージンを持たせることができる。
【００６４】
また、ドライ・フローと同じ温度で、ウェット・フローを行えば、ＢＰＳＧ膜１４４の表面平坦度が向上することになり、セルコンタクト、キャパシタ下部電極等の後工程のパターニング特性にマージンを持たせることができる。
【００６５】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００６６】
【発明の効果】
以上、詳細に説明したように、本発明によれば、次のような効果を奏することができる。
【００６７】
本発明によれば、セルコンタクトのワード線及びビット線にかかるようなパターンにおいても、ワード線の側部は酸化膜サイドウォールで、また、ワード線上部は酸化膜によって、キャパシタ下部電極と電気的な絶縁が保たれており、また、ビット線の側部は酸化膜サイドウォールで、また、ビット線の上部は酸化膜によって、キャパシタ下部電極と電気的な絶縁が保たれているので、ＤＲＡＭのメモリセルの正常な動作が得られる。
【００６８】
したがって、メモリセルパターンを設計する際に、セルコンタクトのパターンを、ワード線及びビット線のパターンとの合わせを無視してレイアウトすることができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭメモリセルの形成を可能とすることができる。
【００６９】
さらに、ＳｉＮ膜の存在により、ＢＰＳＧ膜のウェット・フロー化が可能となり、ドライ・フロー（第１実施例）に比べ、プロセスを低温化でき、トランジスタ等の素子特性にマージンを持たせることができる。
【００７０】
また、ドライ・フローと同じ温度で、ウェット・フローを行えば、ＢＰＳＧ膜の表面平坦度が向上することになり、セルコンタクト、キャパシタ下部電極等の後工程のパターニング特性にマージンを持たせることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すＤＲＡＭ素子のセルパターン図である。
【図２】本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の断面図である。
【図３】本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その１）である。
【図４】本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その２）である。
【図５】本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その３）である。
【図６】本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その４）である。
【図７】本発明の第１実施例を示すＤＲＡＭセルの断面図である。
【図８】従来の第１のＤＲＡＭセルの断面図である。
【図９】図８のＤＲＡＭセルの平面図である。
【図１０】従来の第２のＤＲＡＭセルの断面図である。
【図１１】図１０のＤＲＡＭセルの平面図である。
【図１２】従来の第２のＤＲＡＭセルのコンタクトパターンの拡大平面図である。
【図１３】本発明の第２実施例を示すＤＲＡＭ素子のセルパターン図である。
【図１４】本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その１）である。
【図１５】本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その２）である。
【図１６】本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その３）である。
【図１７】本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その４）である。
【図１８】本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その５）である。
【符号の説明】
２１，１２１ Ｐ型Ｓｉ基板
２２，１２２ 能動領域
２３，１２３ 分離領域
２４，１２４ ゲート酸化膜
２５，１２５ 選択酸化膜
２６，３５，１２６，１３５ 多結晶Ｓｉ膜
２７，３０，３７，３９，１２７，１３０，１３７，１３９ ＳｉＯ2 膜
２８，１２８ パターニングされたＳｉＯ2 膜
２９，１２９ ワード線（多結晶Ｓｉ膜）
３１，１３１ Ｎ型不純物層
３２，３４，３８，４１，１３２，１３４，１３８，１４１，１４３ ＳｉＮ膜
３３，４３，１３３，１４４ ＢＰＳＧ膜
３６，１３６ ＷＳｉ膜
４０，４２，４５，１４０，１４２，１４６ サイドウォール
４４，１４５ レジストパターン
４６，１４７ 多結晶Ｓｉ膜（キャパシタ下部電極）
４７，１４８ ＳｉＯ2 ／ＳｉＮ複合膜（キャパシタの誘電膜）
４８，１４９ 多結晶Ｓｉ膜（キャパシタ上部電極）
４９，１５０ セルコンタクト
５０，１５１ ビットコンタクト
【産業上の利用分野】
本発明は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）素子に係り、特にＤＲＡＭメモリセルにおいて、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）タイプのメモリセルのコンタクトの製造方法に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、１９８８ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ５９６〜５９９に開示されるものがあった。
【０００３】
この文献に開示されるように、ＤＲＡＭのメモリセルとしては、ＣＯＢ構造がある。以下、ＣＯＢ構造について説明する。
【０００４】
まず、ＣＯＢ構造以前のメモリセルにおいては、図８に示すように、多結晶Ｓｉからなるキャパシタ下部電極４ａ／ＳｉＯ2 −ＳｉＮ−ＳｉＯ2 からなるキャパシタの誘電膜４ｂ／多結晶Ｓｉからなるキャパシタ上部電極４ｃからなるキャパシタ４を、ワード線５の上方、ビット線６の下方に形成していた。
【０００５】
そのため、ビット線６とスイッチングトランジスタを結ぶビットコンタクトに対し、合わせ余裕を確保する必要があり、キャパシタ電極面積を、図９に示すように、小さくせざるを得なかった。なお、図８及び図９において、１はＳｉ基板、２は拡散層、３はパッド電極、７、８及び９は絶縁膜である。
【０００６】
それに対し、ＣＯＢ構造は、図１０に示すように、多結晶Ｓｉからなるキャパシタ下部電極１３ａ／ＳｉＯ2 −ＳｉＮ−ＳｉＯ2 からなるキャパシタの誘電膜１３ｂ／多結晶Ｓｉからなるキャパシタ上部電極１３ｃからなるキャパシタ１３を、ビット線１５の上方に形成するため、図１１に示すように、ビットコンタクトとの合わせ余裕が必要なくなり、キャパシタ電極面積を、リソグラフィの限界によって決まる最大の大きさまで拡げることが可能となる。なお、図１０及び図１１において、１１はＳｉ基板、１２は拡散層、１４はワード線、１６及び１７は絶縁膜、１８はセルコンタクトである。
【０００７】
以上のメリットにより、ＣＯＢ構造は１６Ｍb 以降のＤＲＡＭにおいて、広く採用されるようになった。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記した従来のＣＯＢ構造においては、キャパシタとスイッチングトランジスタを結ぶセルコンタクト１８を開孔する際に、ワード線１４、ビット線１５の両方に対して合わせ余裕を確保する必要が生じる。
【０００９】
特に、２５６Ｍb 以降の超微細セルにおいては、この問題が顕在化してくる。２５６Ｍb ＤＲＡＭを例にとって説明する。
【００１０】
ここで、メモリセルサイズを０．６×１．２μｍ2 、デザインルールを０．２５μｍと仮定して、パターン図を書くと、図１２に示すように、セルコンタクト１８のワード線１４に対する余裕は、０．０７５μｍ、ビット線１５に対する余裕は０．０５μｍとなり、もはやリソグラフィの合わせ精度の限界を超えた値となる。
【００１１】
本発明は、上記問題点を除去し、メモリセルパターンを設計する際に、セルコンタクトのパターンを、ワード線及びビット線のパターンとの合わせを無視して容易にレイアウトすることができるＤＲＡＭセルコンタクトの構造及びその形成方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
（１）ＤＲＡＭセルコンタクトの形成方法において、（ａ）第１の多結晶Ｓｉ上に第１のＳｉＯ2 膜を生成し、この複合膜でワード線のパターンを形成する工程と、（ｂ）その上に第２のＳｉＯ2 膜を生成する工程と、（ｃ）その上に第１のＳｉＮ膜を生成する工程と、（ｄ）第１のＢＰＳＧ膜を生成し、フローを行う工程と、（ｅ）不純物がドープされた第２の多結晶Ｓｉ膜、ＷＳｉ膜、第３のＳｉＯ2 膜、第２のＳｉＮ膜を順次生成し、この複合膜でビット線のパターンを形成する工程と、（ｆ）その上に第４のＳｉＯ2 膜を生成し、異方性エッチングによりビット線の側部に第１のサイドウォールを形成する工程と、（ｇ）その上に第３のＳｉＮ膜を生成し、異方性エッチングにより第２のサイドウォールを形成する工程と、（ｈ）第２のＢＰＳＧ膜を生成し、ドライＮ2 雰囲気にてＢＰＳＧフローを行う工程と、（ｉ）前記第２のＢＰＳＧ膜上にセルコンタクトのレジストパターンを形成する工程と、（ｊ）前記セルコンタクトのレジストパターンをマスクとしてＢＰＳＧとＳｉＮとの高選択比エッチングにて前記第１及び第２のＢＰＳＧ膜をエッチングする工程と、（ｋ）前記（ｊ）工程でエッチングされたセルコンタクトのパターンをマスクとしてＳｉＮとＢＰＳＧとの高選択比エッチングにて前記第１の窒化膜、第２の窒化膜及び第２のサイドウォールをエッチングする工程と、（ｌ）前記（ｋ）工程でエッチングされたセルコンタクトのパターンをマスクとして異方性エッチングによりワード線の側部に第３のサイドウォールを形成するとともに前記第２の酸化膜をエッチングしコンタクトをとる工程とを施すようにしたものである。
【００１３】
（２）ＤＲＡＭセルコンタクトの形成方法において、（ａ）第１の多結晶Ｓｉ上に第１のＳｉＯ2 膜を生成し、この複合膜でワード線のパターンを形成する工程と、（ｂ）その上に第２のＳｉＯ2 膜を生成する工程と、（ｃ）その上に第１のＳｉＮ膜を生成する工程と、（ｄ）第１のＢＰＳＧ膜を生成し、フローを行う工程と、（ｅ）不純物がドープされた第２の多結晶Ｓｉ膜、ＷＳｉ膜、第３のＳｉＯ2 膜、第２のＳｉＮ膜を順次生成し、この複合膜でビット線のパターンを形成する工程と、（ｆ）その上に第４のＳｉＯ2 膜を生成し、異方性エッチングによりビット線の側部に第１のサイドウォールを形成する工程と、（ｇ）その上に第３のＳｉＮ膜を生成し、異方性エッチングにより第２のサイドウォールを形成する工程と、（ｈ）この第２のサイドウォール及び前記第２のＳｉＮ膜をマスクとし、ＢＰＳＧ／ＳｉＮ高選択比エッチングにて前記第１のＢＰＳＧ膜をエッチングする工程と、（ｉ）その上に、第４のＳｉＮ膜、第２のＢＰＳＧを順次生成し、ウェットＯ2 雰囲気にてＢＰＳＧフローを行う工程と、（ｊ）前記第２のＢＰＳＧ膜上にセルコンタクトのレジストパターンを形成する工程と、（ｋ）前記セルコンタクトのレジストパターンをマスクとしてＢＰＳＧとＳｉＮとの高選択比エッチングにて前記第１及び第２のＢＰＳＧ膜をエッチングする工程と、（ｌ）前記（ｋ）工程でエッチングされたセルコンタクトのパターンをマスクとしてＳｉＮとＢＰＳＧとの高選択比エッチングにて前記第１の窒化膜、第２の窒化膜及び第２のサイドウォールをエッチングする工程と、（ｍ）前記（ｌ）工程でエッチングされたセルコンタクトのパターンをマスクとして異方性エッチングによりワード線の側部に第３のサイドウォールを形成するとともに前記第２の酸化膜をエッチングしコンタクトをとる工程とを施すようにしたものである。
【００１４】
（３）ＤＲＡＭセルコンタクトの構造において、上記〔１〕又は〔２〕記載のＤＲＡＭ セルコンタクトの形成方法によって製造されるようにしたものである。
【００１５】
【作用】
（１）請求項１記載のＤＲＡＭセルコンタクトの構造又は形成方法によれば、セルコンタクト（４９，１５０）のワード線（２９，１２９）及びビット線（３５，３６；１３５，１３６）にかかるようなパターンにおいても、ワード線（２９，１２９）の側部はサイドウォール（４５，１４６）によって、また、ワード線（２９，１２９）の上部はＳｉＯ2 膜（２８，１２８）によって、キャパシタ下部電極（４６，１４７）と電気的な絶縁が保たれており、また、ビット線（３５，３６；１３５，１３６）の側部はサイドウォール（４０，１４０）によって、また、ビット線（３５，３６；１３５，１３６）の上部はＳｉＯ2 膜（３７，１３７）によって、キャパシタ下部電極（４６，１４７）と電気的な絶縁が保たれているので、ＤＲＡＭのメモリセルの正常な動作が得られる。
【００１６】
したがって、メモリセルパターンを設計する際に、セルコンタクトのパターンを、ワード線及びビット線のパターンとの合わせを無視してレイアウトすることができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭメモリセルの形成を可能とすることができる。
【００１７】
（２）請求項２記載のＤＲＡＭセルコンタクトの形成方法によれば、特に、図１６（ｂ）に示すように、ＳｉＮ膜（１４３）の存在により、ＢＰＳＧ膜（１４４）のウェットＯ2 雰囲気でのフロー化が可能となり、上記（１）のドライ・フローに比べ、プロセスを低温化でき、トランジスタ等の素子特性にマージンを持たせることができる。
【００１８】
また、ドライ・フローと同じ温度で、ウェット・フローを行えば、ＢＰＳＧ膜（１４４）の表面平坦度が向上することになり、セルコンタクト、キャパシタ下部電極等の後工程のパターニング特性にマージンを持たせることができる。
【００１９】
【実施例】
以下、本発明の実施例について図面を参照しながら説明する。
【００２０】
図１は本発明の第１実施例を示すＤＲＡＭ素子のセルパターン図、図２はそのＤＲＡＭセルのコンタクト部の断面図、図３〜図６は本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図であり、左側に示される図３（ａ−１）から図６（ｂ−１）までは、図１のＡ−Ａ線断面図、右側に示される図３（ａ−２）から図６（ｂ−２）までは、図１のＢ−Ｂ線断面図である。
【００２１】
以下、本発明の実施例を示すＤＲＡＭ素子の製造方法について説明する。
【００２２】
（１）まず、図３（ａ）に示すように、ＬＯＣＯＳ法によって、能動領域２２、分離領域２３（選択酸化膜２５による）が形成されたＰ型Ｓｉ基板２１上に、熱酸化法によりゲート酸化膜２４（７０Å）、ＬＰ−ＣＶＤ法により多結晶Ｓｉ膜２６（２０００Å）（第１の多結晶Ｓｉ膜）を生成する。その後、ＰＯＣｌ3 気相拡散により、多結晶Ｓｉ膜２６中にリンを拡散させた後、ＣＶＤ法により第１のＳｉＯ2 膜２７（１０００Å程度）（第１の酸化膜）を生成する。
【００２３】
（２）次に、図３（ｂ）に示すように、リソグラフィエッチングにより、ホトレジストをマスクとして、ＳｉＯ2 膜２７のパターニングを行い、更に、そのパターニングされたＳｉＯ2 膜２８をマスクとして、多結晶Ｓｉ膜２６をパターニングし、ワード線２９を形成する。
【００２４】
（３）次に、図３（ｃ）に示すように、ＣＶＤ法により、ＳｉＯ2 膜３０（第２の酸化膜）を５００Å程度生成した後、リンイオンをイオン注入し、熱処理を施し、Ｎ型不純物層３１を形成する。
【００２５】
（４）次に、図３（ｄ）に示すように、ＬＰ−ＣＶＤ法により、ＳｉＮ膜３２（第１の窒化膜）を５００〜１０００Å程度生成し、更に、ＣＶＤ法により、ＢＰＳＧ膜３３（第１のＢＰＳＧ膜）を数１０００Å生成し、Ｎ2 あるいはＮ2 ＋Ｏ2 雰囲気中にてアニールし、ＢＰＳＧ膜３３をフローさせる。更に、ＬＰ−ＣＶＤ法にて、ＳｉＮ膜３４を数１００Å生成する。
【００２６】
（５）次に、図３（ｅ）に示すように、ホトリソエッチングにより、ビットコンタクト（図示なし）を形成した後、多結晶Ｓｉ膜３５（第２の多結晶Ｓｉ膜）を１０００Å程度、ＬＰ−ＣＶＤ法により生成し、更に、リンイオンをイオン注入する。次に、スパッタ法により、ＷＳｉ膜３６を１０００〜２０００Å程度生成する。更に、ＣＶＤ法によりＳｉＯ2 膜３７（第３の酸化膜）を１０００Å生成する。このＳｉＯ2 膜３７の膜厚は、必ずＳｉＯ2 膜３０より厚くする。更に、ＬＰ−ＣＶＤ法により、ＳｉＮ膜３８（第２の窒化膜）を１０００〜２０００Å生成する。
【００２７】
（６）次に、図４（ａ）に示すように、リソグラフィエッチングにより、ＳｉＮ膜３８、ＳｉＯ2 膜３７、ＷＳｉ膜３６、多結晶Ｓｉ膜３５をパターニングし、ビット線を形成する。次に、ＣＶＤ法により、ＳｉＯ2 膜３９（第４の酸化膜）を１０００Å程度生成する。
【００２８】
（７）次に、図４（ｂ）に示すように、異方性エッチングにより、ＳｉＯ2 膜３９をエッチバックし、ビット線の側壁にサイドウォール４０（第１のサイドウォール）を形成する。この時、ＳｉＮ膜３４があるため、ＢＰＳＧ膜３３はエッチングされない。次に、ＬＰ−ＣＶＤ法により、ＳｉＮ膜４１（第３の窒化膜）を１０００Å程度生成する。
【００２９】
（８）次いで、図４（ｃ）に示すように、異方性エッチングにより、ＳｉＮ膜４１をエッチバックし、ビット線の側壁にサイドウォール４２（第２のサイドウォール）を形成する。この時、エッチング量をＳｉＮ膜４１（１０００Å）より多くし、なおかつ、ＳｉＮ膜４１＋ＳｉＮ膜３８（１０００＋１０００〜２０００Å）以下とすることにより、ビット線上にＳｉＮ膜３８を残すようにする。ここで、ＳｉＮ膜３４の不要部はエッチングされ、ビット線の部分だけにＳｉＮ膜３４が残る。次いで、ＣＶＤ法により、ＢＰＳＧ膜４３を数１０００Å生成し、Ｎ2 雰囲気中で熱処理を施し、ＢＰＳＧ膜４３をフローさせる。
【００３０】
（９）次に、図５（ａ）に示すように、リソグラフィにより、セルコンタクトのレジストパターン４４を形成する。ＢＰＳＧ膜のエッチングレートが、ＳｉＮ膜のレートに対し大きく（２０以上）なるエッチング条件において、ＢＰＳＧ膜４３及び３３をエッチングする。
【００３１】
（１０）次いで、図５（ｂ）に示すように、ＳｉＮ膜のエッチングレートが、ＢＰＳＧ膜に比べ大きくなる条件で、ＳｉＮ膜３２、ＳｉＮ膜３８及びサイドウォール４２をエッチングする。
【００３２】
（１１）次いで、図５（ｃ）に示すように、ＳｉＯ2 膜３０をエッチングし、サイドウォール４５（第３のサイドウォール）を形成する。この時のエッチング量を、ＳｉＯ2 膜３０の膜厚（５００Å）以上、ＳｉＯ2 膜３７の膜厚（１０００Å）とすることで、ビット線上にはＳｉＯ2 膜３７が残る。
【００３３】
（１２）次に、図６（ａ）に示すように、レジストパターン４４を除去した後、キャパシタ下部電極となる多結晶Ｓｉ膜４６をＬＰ−ＣＶＤ法により生成し、ヒ素イオンを注入する。
【００３４】
（１３）次に、図６（ｂ）に示すように、多結晶Ｓｉ膜４６をパターニングした後、キャパシタの誘電膜となるＳｉＯ2 ／ＳｉＮ複合膜４７、キャパシタ上部電極となる多結晶Ｓｉ膜４８を生成する。このようにして、セルコンタクト４９が形成される。
【００３５】
次に、図２を用いて本発明のＤＲＡＭセルコンタクトの構造を説明する。
【００３６】
この図に示すように、セルコンタクト４９の開口部が、多結晶Ｓｉ膜よりなるワード線２９、及び多結晶Ｓｉ膜３５とＷＳｉ膜３６よりなるビット線にかかって開口されている場合においても、ワード線２９の側部はサイドウォール４５によって、また、ワード線２９の上部はＳｉＯ2 膜２８によって、キャパシタ下部電極４６と電気的に絶縁がなされている。
【００３７】
また、ビット線の側部はサイドウォール４０により、また、ビット線の上部はＳｉＯ2 膜３７によって、同じくキャパシタ下部電極４６と電気的に絶縁がなされている。
【００３８】
以上のように、第１実施例によれば、セルコンタクト４９のワード線２９及びビット線（３５，３６）にかかるようなパターンにおいても、ワード線２９の側部はサイドウォール４５で、また、ワード線２９の上部はＳｉＯ2 膜２８によって、キャパシタ下部電極４６と電気的な絶縁が保たれており、また、ビット線（３５，３６）の側部はサイドウォール４０により、また、ビット線（３５，３６）の上部はＳｉＯ2 膜３７によって、キャパシタ下部電極４６と電気的な絶縁が保たれているので、ＤＲＡＭのメモリセルの正常な動作が得られる。
【００３９】
従って、メモリセルパターンを設計する際に、セルコンタクト４９のパターンを、ワード線及びビット線のパターンとの合わせを無視してレイアウトすることができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭメモリセルの形成を可能とすることができる。
【００４０】
図７は本発明の第１実施例を示すＤＲＡＭセルの断面図であり、図１のＣ−Ｃ線断面図である。
【００４１】
以下、このＤＲＡＭセルの動作を説明する。
【００４２】
この図に示すように、ＤＲＡＭセルは、ワード線２９、Ｎ型不純物層３１よりなるスイッチングトランジスタと、多結晶Ｓｉ膜３５、ＷＳｉ膜３６よりなるビット線と、多結晶Ｓｉ膜からなるキャパシタ下部電極４６、ＳｉＯ2 ／ＳｉＮ複合膜４７、多結晶Ｓｉ膜からなるキャパシタ上部電極４８よりなるキャパシタとで構成される。
【００４３】
また、スイッチングトランジスタと、ビット線、キャパシタはそれぞれビットコンタクト５０、セルコンタクト４９により接続されている。書き込み動作の場合、書き込む情報が“１”か“０”かによって、ビット線の電位を“Ｈｉｇｈ”レベル（Ｖｃｃ）か“Ｌｏｗ”レベル（Ｖｓｓ）に固定した後、スイッチングトランジスタのゲート電極に正電位を印加し、スイッチングトランジスタをＯＮとして、キャパシタ下部電極４６の電位をビット線と同電位にする。スイッチングトランジスタをＯＦＦとすることで、キャパシタには“１”または“０”の情報が蓄えられる。
【００４４】
次に、読み出し動作の場合は、ビット線の電位を“１”と“０”の中間レベル（１／２Ｖｃｃ）にした後、スイッチングトランジスタをＯＮにする。キャパシタ下部電極４６に蓄えられている情報“１”または“０”に従い、ビット線の電位は１／２Ｖｃｃより、高くあるいは低く変化する。この電位と１／２Ｖｃｃとの差をセンスアンプにより増幅し、“１”または“０”の情報を読み出す。
【００４５】
次に、本発明の第２実施例について説明する。
【００４６】
図１３は本発明の第２実施例を示すＤＲＡＭ素子のセルパターン図、図１４〜図１８は本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図であり、左側に示される図１４（ａ−１）から図１８（ｂ−１）までは、図１３のＡ−Ａ線断面図、右側に示される図１４（ａ−２）から図１８（ｂ−２）までは、図１３のＢ−Ｂ線断面図である。なお、上記した第１実施例と図４（ｂ）工程までは同一工程であるが、省略しないで説明する。
【００４７】
（１）まず、図１４（ａ）に示すように、ＬＯＣＯＳ法によって、能動領域１２２、分離領域１２３（選択酸化膜１２５を形成）が形成されたＰ型Ｓｉ基板１２１上に、熱酸化法により、ゲート酸化膜１２４（７０Å）、ＬＰ−ＣＶＤ法により、多結晶Ｓｉ膜１２６（２０００Å）（第１の多結晶Ｓｉ膜）を生成する。その後、ＰＯＣｌ3 気相拡散により、多結晶Ｓｉ膜１２６中にリンを拡散させた後、ＣＶＤ法によりＳｉＯ2 膜１２７（１０００Å程度）（第１の酸化膜）を生成する。
【００４８】
（２）次に、図１４（ｂ）に示すように、リソグラフィエッチングにより、ホトレジストをマスクとして、ＳｉＯ2 膜１２７のパターニングを行い、更に、そのパターニングされたＳｉＯ2 膜１２８をマスクとして、多結晶Ｓｉ膜１２６をパターニングし、ワード線１２９を形成する。
【００４９】
（３）次いで、図１４（ｃ）に示すように、ＣＶＤ法により、ＳｉＯ2 膜１３０（第２の酸化膜）を５００Å程度生成した後、リンイオンをイオン注入し、熱処理を施し、Ｎ型不純物層１３１を形成する。
【００５０】
（４）次に、図１４（ｄ）に示すように、ＬＰ−ＣＶＤ法により、ＳｉＮ膜１３２（第１の窒化膜）を５００〜１０００Å程度生成し、更に、ＣＶＤ法により、ＢＰＳＧ膜１３３（第１のＢＰＳＧ膜）を数１０００Å生成し、Ｎ2 あるいはＮ2 ＋Ｏ2 雰囲気中にてアニールし、ＢＰＳＧ膜１３３をフローさせる。更に、ＬＰ−ＣＶＤ法にて、ＳｉＮ膜１３４を数１００Å生成する。
【００５１】
（５）次に、図１４（ｅ）に示すように、ホトリソエッチングにより、ビットコンタクト（図示なし）を形成した後、多結晶Ｓｉ膜１３５（第２の多結晶Ｓｉ膜）を１０００Å程度、ＬＰ−ＣＶＤ法により生成し、更に、リンイオンをイオン注入する。次に、スパッタ法により、ＷＳｉ膜１３６を１０００〜２０００Å程度生成する。更に、ＣＶＤ法によりＳｉＯ2 膜１３７（第３の酸化膜）を１０００Å生成する。このＳｉＯ2 膜１３７の膜厚は、必ずＳｉＯ2 膜１３０より厚くする。更に、ＬＰ−ＣＶＤ法により、ＳｉＮ膜１３８を１０００〜２０００Å生成する。
【００５２】
（６）次いで、図１５（ａ）に示すように、リソグラフィエッチングにより、ＳｉＮ膜１３８、ＳｉＯ2 膜１３７、ＷＳｉ膜１３６、多結晶Ｓｉ膜１３５をパターニングし、ビット線を形成する。次に、ＣＶＤ法により、ＳｉＯ2 膜１３９（第４の酸化膜）を１０００Å程度生成する。
【００５３】
（７）次に、図１５（ｂ）に示すように、異方性エッチングにより、ＳｉＯ2 膜１３９をエッチバックし、ビット線の側壁にサイドウォール１４０（第１のサイドウォール）を形成する。この時、ＳｉＮ膜１３４があるため、ＢＰＳＧ膜１３３はエッチングされない。次に、ＬＰ−ＣＶＤ法により、ＳｉＮ膜１４１（第３の窒化膜）を１０００Å程度生成する。
【００５４】
（８）次に、図１５（ｃ）に示すように、異方性エッチングにより、ＳｉＮ膜１４１をエッチバックし、ビット線の側壁にサイドウォール１４２（第２のサイドウォール）を形成する。この時、エッチング量をＳｉＮ膜１４１（１０００Å）より多くし、なおかつ、ＳｉＮ膜１４１＋ＳｉＮ膜１３８（１０００＋１０００〜２０００Å）以下とすることにより、ビット線上にＳｉＮ膜１３８を残すようにする。ここで、ＳｉＮ膜１３４の不要部はエッチングされ、ビット線の部分だけにＳｉＮ膜１３４が残る。
【００５５】
（９）次に、図１６（ａ）に示すように、サイドウォール１４２及びＳｉＮ膜１３８をマスクとして、ＢＰＳＧ膜１３３を高選択比エッチにてエッチングする。
【００５６】
（１０）次に、図１６（ｂ）に示すように、ＳｉＮ膜１４３をＬＰ−ＣＶＤ法により、１００Å程度生成し、ＢＰＳＧ膜１４４を数１０００Å生成する。次に、ウェットＯ2 雰囲気中でフローを行う。ＳｉＮ膜１４３がＢＰＳＧ膜１４４の下全面を覆っているため、ウェットフローが可能となり、ＢＰＳＧ膜１４４の平坦化を低温で効率よく行うことができる。
【００５７】
（１１）次に、図１６（ｃ）に示すように、リソグラフィにより、セルコンタクトのレジストパターン１４５を形成する。ＢＰＳＧ膜のエッチングレートが、ＳｉＮ膜のレートに対し大きく（２０以上）なるエッチング条件において、ＢＰＳＧ膜１４４をエッチングする。
【００５８】
（１２）次に、図１７（ａ）に示すように、ＳｉＮ膜のエッチングレートが、ＢＰＳＧ膜に比べ大きくなる条件で、ＳｉＮ膜１３２、ＳｉＮ膜１３８及びサイドウォール１４２をエッチングする。
【００５９】
（１１）次に、図１７（ｂ）に示すように、ＳｉＯ2 膜１３０をエッチングし、サイドウォール１４６（第３のサイドウォール）を形成する。この時のエッチング量を、ＳｉＯ2 膜１３０の膜厚（５００Å）以上、ＳｉＯ2 膜１３７の膜厚（１０００Å）とすることで、ビット線上にはＳｉＯ2 膜１３７が残る。
【００６０】
（１２）次に、図１８（ａ）に示すように、レジストパターン１４５を除去した後、キャパシタ下部電極となる多結晶Ｓｉ膜１４７を、ＬＰ−ＣＶＤ法により生成し、ヒ素イオンを注入する。
【００６１】
（１３）次に、図１８（ｂ）に示すように、多結晶Ｓｉ膜１４７をパターニングした後、キャパシタの誘電膜となるＳｉＯ2 ／ＳｉＮ複合膜１４８、キャパシタ上部電極となる多結晶Ｓｉ膜１４９を生成する。
【００６２】
このようにして、平面的にみると、図１３に示すようなセルコンタクト１５０を得ることができる。なお、１５１はビットコンタクトを示している。
【００６３】
以上の第２実施例によれば、ＳｉＮ膜１４３の存在により、ＢＰＳＧ膜１４４のウェット・フロー化が可能となり、ドライ・フロー（第１実施例）に比べ、プロセスを低温化でき、トランジスタ等の素子特性にマージンを持たせることができる。
【００６４】
また、ドライ・フローと同じ温度で、ウェット・フローを行えば、ＢＰＳＧ膜１４４の表面平坦度が向上することになり、セルコンタクト、キャパシタ下部電極等の後工程のパターニング特性にマージンを持たせることができる。
【００６５】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００６６】
【発明の効果】
以上、詳細に説明したように、本発明によれば、次のような効果を奏することができる。
【００６７】
本発明によれば、セルコンタクトのワード線及びビット線にかかるようなパターンにおいても、ワード線の側部は酸化膜サイドウォールで、また、ワード線上部は酸化膜によって、キャパシタ下部電極と電気的な絶縁が保たれており、また、ビット線の側部は酸化膜サイドウォールで、また、ビット線の上部は酸化膜によって、キャパシタ下部電極と電気的な絶縁が保たれているので、ＤＲＡＭのメモリセルの正常な動作が得られる。
【００６８】
したがって、メモリセルパターンを設計する際に、セルコンタクトのパターンを、ワード線及びビット線のパターンとの合わせを無視してレイアウトすることができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭメモリセルの形成を可能とすることができる。
【００６９】
さらに、ＳｉＮ膜の存在により、ＢＰＳＧ膜のウェット・フロー化が可能となり、ドライ・フロー（第１実施例）に比べ、プロセスを低温化でき、トランジスタ等の素子特性にマージンを持たせることができる。
【００７０】
また、ドライ・フローと同じ温度で、ウェット・フローを行えば、ＢＰＳＧ膜の表面平坦度が向上することになり、セルコンタクト、キャパシタ下部電極等の後工程のパターニング特性にマージンを持たせることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すＤＲＡＭ素子のセルパターン図である。
【図２】本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の断面図である。
【図３】本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その１）である。
【図４】本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その２）である。
【図５】本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その３）である。
【図６】本発明の第１実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その４）である。
【図７】本発明の第１実施例を示すＤＲＡＭセルの断面図である。
【図８】従来の第１のＤＲＡＭセルの断面図である。
【図９】図８のＤＲＡＭセルの平面図である。
【図１０】従来の第２のＤＲＡＭセルの断面図である。
【図１１】図１０のＤＲＡＭセルの平面図である。
【図１２】従来の第２のＤＲＡＭセルのコンタクトパターンの拡大平面図である。
【図１３】本発明の第２実施例を示すＤＲＡＭ素子のセルパターン図である。
【図１４】本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その１）である。
【図１５】本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その２）である。
【図１６】本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その３）である。
【図１７】本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その４）である。
【図１８】本発明の第２実施例を示すＤＲＡＭセルのコンタクト部の製造工程断面図（その５）である。
【符号の説明】
２１，１２１ Ｐ型Ｓｉ基板
２２，１２２ 能動領域
２３，１２３ 分離領域
２４，１２４ ゲート酸化膜
２５，１２５ 選択酸化膜
２６，３５，１２６，１３５ 多結晶Ｓｉ膜
２７，３０，３７，３９，１２７，１３０，１３７，１３９ ＳｉＯ2 膜
２８，１２８ パターニングされたＳｉＯ2 膜
２９，１２９ ワード線（多結晶Ｓｉ膜）
３１，１３１ Ｎ型不純物層
３２，３４，３８，４１，１３２，１３４，１３８，１４１，１４３ ＳｉＮ膜
３３，４３，１３３，１４４ ＢＰＳＧ膜
３６，１３６ ＷＳｉ膜
４０，４２，４５，１４０，１４２，１４６ サイドウォール
４４，１４５ レジストパターン
４６，１４７ 多結晶Ｓｉ膜（キャパシタ下部電極）
４７，１４８ ＳｉＯ2 ／ＳｉＮ複合膜（キャパシタの誘電膜）
４８，１４９ 多結晶Ｓｉ膜（キャパシタ上部電極）
４９，１５０ セルコンタクト
５０，１５１ ビットコンタクト
Claims (3)
- ＤＲＡＭセルコンタクトの形成方法において、
（ａ）不純物がドープされた第１の多結晶Ｓｉ上に第１の酸化膜を生成し、この複合膜でワード線のパターンを形成する工程と、
（ｂ）その上に第２の酸化膜を生成する工程と、
（ｃ）その上に第１の窒化膜を生成する工程と、
（ｄ）第１のＢＰＳＧ膜を生成し、フローを行う工程と、
（ｅ）不純物がドープされた第２の多結晶Ｓｉ膜、ＷＳｉ膜、第３の酸化膜、第２の窒化膜を順次生成し、この複合膜でビット線のパターンを形成する工程と、
（ｆ）その上に第４の酸化膜を生成し、異方性エッチングによりビット線の側部に第１のサイドウォールを形成する工程と、
（ｇ）その上に第３の窒化膜を生成し、異方性エッチングにより第２のサイドウォールを形成する工程と、
（ｈ）第２のＢＰＳＧ膜を生成し、ドライＮ2 雰囲気にてＢＰＳＧフローを行う工程と、
（ｉ）前記第２のＢＰＳＧ膜上にセルコンタクトのレジストパターンを形成する工程と、
（ｊ）前記セルコンタクトのレジストパターンをマスクとしてＢＰＳＧとＳｉＮとの高選択比エッチングにて前記第１及び第２のＢＰＳＧ膜をエッチングする工程と、
（ｋ）前記（ｊ）工程でエッチングされたセルコンタクトのパターンをマスクとしてＳｉＮとＢＰＳＧとの高選択比エッチングにて前記第１の窒化膜、第２の窒化膜及び第２のサイドウォールをエッチングする工程と、
（ｌ）前記（ｋ）工程でエッチングされたセルコンタクトのパターンをマスクとして異方性エッチングによりワード線の側部に第３のサイドウォールを形成するとともに前記第２の酸化膜をエッチングしコンタクトをとる工程とを有することを特徴とするＤＲＡＭセルコンタクトの形成方法。 - ＤＲＡＭセルコンタクトの形成方法において、
（ａ）不純物がドープされた第１の多結晶Ｓｉ上に第１の酸化膜を生成し、この複合膜でワード線のパターンを形成する工程と、
（ｂ）その上に第２の酸化膜を生成する工程と、
（ｃ）その上に第１の窒化膜を生成する工程と、
（ｄ）第１のＢＰＳＧ膜を生成し、フローを行う工程と、
（ｅ）不純物がドープされた第２の多結晶Ｓｉ膜、ＷＳｉ膜、第３の酸化膜、第２の窒化膜を順次生成し、この複合膜でビット線のパターンを形成する工程と、
（ｆ）その上に第４の酸化膜を生成し、異方性エッチングによりビット線の側部に第１のサイドウォールを形成する工程と、
（ｇ）その上に第３の窒化膜を生成し、異方性エッチングにより第２のサイドウォールを形成する工程と、
（ｈ）該第２のサイドウォール及び前記第２の窒化膜をマスクとし、ＢＰＳＧ／ＳｉＮ高選択比エッチングにて前記第１のＢＰＳＧ膜をエッチングする工程と、
（ｉ）その上に、第４の窒化膜、第２のＢＰＳＧを順次生成し、ウェットＯ2 雰囲気にてＢＰＳＧフローを行う工程と、
（ｊ）前記第２のＢＰＳＧ膜上にセルコンタクトのレジストパターンを形成する工程と、
（ｋ）前記セルコンタクトのレジストパターンをマスクとしてＢＰＳＧとＳｉＮとの高選択比エッチングにて前記第１及び第２のＢＰＳＧ膜をエッチングする工程と、
（ｌ）前記（ｋ）工程でエッチングされたセルコンタクトのパターンをマスクとしてＳｉＮとＢＰＳＧとの高選択比エッチングにて前記第１の窒化膜、第２の窒化膜及び第２のサイドウォールをエッチングする工程と、
（ｍ）前記（ｌ）工程でエッチングされたセルコンタクトのパターンをマスクとして異方性エッチングによりワード線の側部に第３のサイドウォールを形成するとともに前記第２の酸化膜をエッチングしコンタクトをとる工程とを有することを特徴とするＤＲＡＭセルコンタクトの形成方法。 - 請求項１又は２記載のＤＲＡＭセルコンタクトの形成方法によって製造されるＤＲＡＭセルコンタクトの構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26043294A JP3571088B2 (ja) | 1994-10-25 | 1994-10-25 | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26043294A JP3571088B2 (ja) | 1994-10-25 | 1994-10-25 | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125141A JPH08125141A (ja) | 1996-05-17 |
| JP3571088B2 true JP3571088B2 (ja) | 2004-09-29 |
Family
ID=17347859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26043294A Expired - Fee Related JP3571088B2 (ja) | 1994-10-25 | 1994-10-25 | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3571088B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980012544A (ko) | 1996-07-10 | 1998-04-30 | 세끼자와 다다시 | 반도체 장치 및 그 제조방법 |
| JP2005244251A (ja) * | 1996-07-10 | 2005-09-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP4705705B2 (ja) * | 1997-09-08 | 2011-06-22 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| JPH11186524A (ja) | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100305401B1 (ko) * | 1997-12-27 | 2001-11-30 | 박종섭 | 반도체소자의캐패시터형성방법 |
| JP3981205B2 (ja) * | 1998-06-09 | 2007-09-26 | 世界先進積體電路股▲ふん▼有限公司 | 高密度ｄｒａｍキャパシター構造の製造方法 |
| JP2000077625A (ja) | 1998-08-31 | 2000-03-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| KR100334393B1 (ko) * | 1999-06-30 | 2002-05-03 | 박종섭 | 반도체소자의 제조방법 |
| US6589876B1 (en) | 1999-07-22 | 2003-07-08 | Micron Technology, Inc. | Methods of forming conductive capacitor plugs, methods of forming capacitor contact openings, and methods of forming memory arrays |
| JP3314763B2 (ja) | 1999-08-27 | 2002-08-12 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JP4949547B2 (ja) * | 2000-04-10 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
| KR100331568B1 (ko) * | 2000-05-26 | 2002-04-06 | 윤종용 | 반도체 메모리 소자 및 그 제조방법 |
| KR100363710B1 (ko) * | 2000-08-23 | 2002-12-05 | 삼성전자 주식회사 | 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법 |
| KR100499175B1 (ko) * | 2003-09-01 | 2005-07-01 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR100891329B1 (ko) * | 2007-01-26 | 2009-03-31 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
-
1994
- 1994-10-25 JP JP26043294A patent/JP3571088B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125141A (ja) | 1996-05-17 |
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