JP4018954B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更に詳しくは、多層構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体装置では、複数の配線層を積層する多層配線構造を採用して占有面積を減少すると共に、プロセスが微細化して、集積度が更に向上している。このような高集積の半導体装置では、特にデバイスの平面方向のサイズが縮小されるため、配線のアスペクト比（縦横比）が高くなり、隣接する配線間の間隔が狭くなる。
【０００３】
ここで、図５（ａ）〜（ｄ）及び図６（ｅ）は、２層ハードマスクを使用した従来の配線及び層間絶縁膜形成の様子を段階的に示している。まず、下地酸化膜１０上に、ビット線１１となるべきメタル導電層１１ａを堆積し、その上に２層ハードマスクとなる絶縁膜１２、及び、酸化膜１３を順次に堆積する。絶縁膜１２は、酸化膜１３に対して十分なエッチング選択比を有する。その後、フォトレジスト膜を酸化膜１３上に塗布し、これをパターニングして、フォトレジストパターン１４を得る。次いで、フォトレジストパターン１４をマスクとして、絶縁膜１２及び酸化膜１３までをエッチングする（図５（ａ））。
【０００４】
次いで、フォトレジストパターン１４を剥離して、メタル導電層１１ａをエッチングし、絶縁膜１２の直下に所定配線幅のビット線１１を形成する（図５（ｂ））。その後、全面に絶縁膜１５を堆積する（図５（ｃ））。絶縁膜１５をエッチバックすると、絶縁膜１５は、絶縁膜サイドウォール１６となる（図５（ｄ））。このとき、絶縁膜１２上の酸化膜１３は、完全に除去されず、その一部が残っていてもよい。
【０００５】
絶縁膜サイドウォール１６を形成した後に、層間絶縁膜１７を用いて絶縁膜１２及び絶縁膜サイドウォール１６を埋設する（図５（ｅ））。このとき、同図では、絶縁膜サイドウォール１６間に埋め込み不良（ボイド）が発生している。一般に、隣接して配設されるビット線１１の間隔が狭く、絶縁膜１２及び絶縁膜サイドウォール１６のアスペクト比が高い場合、つまり、隣接する絶縁膜サイドウォール１６間の開口幅が狭く、底部が深い場合には、層間絶縁膜１７の埋め込みに不良が発生しやすくなるという問題が発生する。
【０００６】
ビット線１１の形成に際しては、２層ハードマスクを使用するのに代えて、単層ハードマスクを使用することもできる。図７（ａ）〜（ｃ）及び図８（ｄ）〜（ｆ）は、単層ハードマスクを使用した従来の配線及び層間絶縁膜形成の様子を段階的に示している。
【０００７】
まず、下地酸化膜１０上に、メタル導電層１１ａ、及び、絶縁膜１２を順次に堆積する。その後、フォトレジスト膜を絶縁膜１２上に塗布してパターニングし、フォトレジストパターン１４を得る。その後、フォトレジストパターン１４をマスクとして、絶縁膜１２までをエッチングする（図７（ａ））。次いで、フォトレジストパターン１４を剥離して、メタル導電層１１ａをエッチングし、絶縁膜１２の直下に所定配線幅のビット線１１を形成する（図７（ｂ））。その後、前面に絶縁膜１５を堆積する（図７（ｃ））。
【０００８】
絶縁膜１５を堆積した後に、エッチバックすると、絶縁膜１５は、絶縁膜サイドウォール１６となる（図８（ｄ））。このとき単層ハードマスクを使用するため、ビット線１１上の絶縁膜１２の膜厚の減少が２層ハードマスクを使用した場合よりも大きくなり、ビット線１１上を覆う絶縁膜１２の膜厚が薄くなる。絶縁膜サイドウォール１６を形成した後に、層間絶縁膜１７を用いて絶縁膜１２及び絶縁膜サイドウォール１６を埋設する（図８（ｅ））。このような単層ハードマスクを使用する場合には、隣接する絶縁膜サイドウォール１６間の底部が浅くなるため、２層ハードマスクを使用する場合に比べて層間絶縁膜１７の埋め込み不良は発生しにくい。
【０００９】
層間絶縁膜１７の形成後に、隣接するビット線１１間にキャパシタとのコンタクトを形成する場合には、絶縁膜１２及び絶縁膜サイドウォール１６をエッチングストッパ層とするＳＡＣ（self align contact）エッチングにより層間絶縁膜１７をエッチングし、容量コンタクト（コンタクトホール）１８を形成する（図８（ｆ））。このとき、ビット線１１上の絶縁膜１２の膜厚が十分に確保されていないため、同図では、容量コンタクト１８を形成した際に、ビット線１１がむき出しになっており、容量コンタクト１８とビット線１１との間で短絡不良が発生している。
【００１０】
【発明が解決しようとする課題】
上記したように、半導体装置の微細化が進み、隣接する配線間の間隔が狭くなると、層間絶縁膜を形成する際に、配線間の埋設不良が発生し易くなる。特に２層ハードマスクを使用した場合には、隣接する絶縁膜サイドウォール１６間の底部が深くなってアスペクト比が増加し、埋め込み不良が発生しやすい。２層ハードマスクに代えて単層ハードマスクを使用した場合には、絶縁膜サイドウォール１６間の底部が浅くなって、配線間の埋め込み性は向上する。しかし、この場合には、配線上の絶縁膜残膜を確保することが困難になることから、容量コンタクトを形成する際のＳＡＣエッチマージンが小さくなり、短絡不良が発生し易くなるという問題がある。
【００１１】
単層ハードマスクを使用し、配線間の埋め込み性を向上させる技術として、特開２０００−３１２７７号公報には、アルミ配線上に堆積した酸化膜の角をそぎ落とした後に層間絶縁膜を堆積する技術が記載されている。該公報に記載の技術では、隣接する配線の間隔が狭い場合であっても、酸化膜の角がそぎ落とされているために隣接する酸化膜間の開口が広くなり、層間絶縁膜が良好に形成できる。しかし、この場合、配線上の酸化膜残膜が薄くなるため、容量コンタクトを形成する際のＳＡＣエッチのマージンが小さくなり、短絡不良が発生しやすいという問題を解決することができない。
【００１２】
本発明の半導体装置の製造方法は、上記問題点を解消し、２層ハードマスクを使用しながらも、配線間を層間絶縁膜により良好に埋設することができ、コンタクトホールの形成に際して短絡不良が発生しにくい半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の製造方法は、下地酸化膜上に導電層を堆積する第１の工程と、前記導電層上に第１及び第２の絶縁膜を順次に堆積する第２の工程と、前記第１及び第２の絶縁膜が同じパターンとなるように、該第１及び第２の絶縁膜をパターニングする第３の工程と、前記第２の絶縁膜を前記第１の絶縁膜よりも小さな幅のパターンを有するように選択的にエッチングする第４の工程と、前記第１及び第２の絶縁膜をマスクとして前記導電層をパターニングする第５の工程と、前記第１及び第２の絶縁膜の上から全面に第３の絶縁膜を堆積する第６の工程と、前記第３の絶縁膜をエッチバックし、該第３の絶縁膜が少なくとも前記第５の工程でパターニングされた導電層の側壁を覆うサイドウォールとなるように形成する第７の工程と、前記サイドウォールの上から全面に第４の絶縁膜を堆積する第８の工程とを順次に有することを特徴とする。
【００１４】
本発明の半導体装置の製造方法では、第１の絶縁膜、及び、第１の絶縁膜に対してエッチング選択比を有する第２の絶縁膜を、配線となるべき導電層上に順次に堆積し、第１及び第２の絶縁膜をパターニングしたのちに、第２の絶縁膜を、第１の絶縁膜から選択的にエッチングして、第２の絶縁膜のパターン幅を、第１の絶縁膜のパターン幅よりも狭くする。その後、導電層をエッチングして配線をパターニングし、第３の絶縁膜を第１及び第２の絶縁膜上に堆積し、第３の絶縁膜をエッチバックすると、第３の絶縁膜によって少なくともパターニングされた配線の側面が覆われたサイドウォールが形成される。第１の絶縁膜の下層に位置する配線は、第３の絶縁膜で形成されるサイドウォールと第１の絶縁膜とで覆われる。第３の絶縁膜で形成されるサイドウォールは、下地酸化膜側の方が、上層側よりも厚く形成されるため、配線の間隔が狭く設定されている場合であっても、第４の絶縁膜で配線間を埋め込む際にボイドなどの埋め込み不良が発生しにくく、配線のカバレッジが向上する。
【００１５】
また、本発明の別の視点の半導体装置の製造方法は、下地酸化膜上に導電層を堆積する第１の工程と、前記導電層上に第１及び第２の絶縁膜を順次に堆積する第２の工程と、前記第１及び第２の絶縁膜が同じパターンとなるように、該第１及び第２の絶縁膜をパターニングする第３の工程と、前記第１及び第２の絶縁膜をマスクとして前記導電層をパターニングする第４の工程と、前記第２の絶縁膜を前記第１の絶縁膜よりも小さな幅のパターンを有するように選択的にエッチングする第５の工程と、前記第１及び第２の絶縁膜の上から全面に第３の絶縁膜を堆積する第６の工程と、前記第３の絶縁膜をエッチバックし、該第３の絶縁膜が少なくとも前記第４の工程でパターニングされた導電層の側壁を覆うサイドウォールとなるように形成する第７の工程と、前記サイドウォールの上から全面に第４の絶縁膜を堆積する第８の工程とを順次に有することを特徴とする。
【００１６】
本発明の半導体装置の製造方法では、第１の絶縁膜、及び、第１の絶縁膜に対してエッチング選択比を有する第２の絶縁膜を、配線となるべき導電層上に順次に堆積し、第１及び第２の絶縁膜をパターニングしたのちに、導電層をエッチングして配線を形成する。配線の形成後、第２の絶縁膜を、第１の絶縁膜から選択的にエッチングして、第２の絶縁膜のパターン幅を、第１の絶縁膜のパターン幅よりも狭くする。このとき下地酸化膜の表面がエッチングにより後退する。その後、第３の絶縁膜を第１及び第２の絶縁膜上に堆積し、第３の絶縁膜をエッチバックすると、第３の絶縁膜によって少なくともパターニングされた配線の側面が覆われたサイドウォールが形成される。第１の絶縁膜の下層に位置する配線は、第３の絶縁膜で形成されるサイドウォールと第１の絶縁膜とで覆われる。第３の絶縁膜で形成されるサイドウォールは、下地酸化膜側の方が、上層側よりも厚く形成されるため、配線の間隔が狭く設定されている場合であっても、第４の絶縁膜で配線を埋め込む際にボイドなどの埋め込み不良が発生しにくく、配線のカバレッジが向上する。
【００１７】
本発明の半導体装置の製造方法では、前記第７の工程では、前記サイドウォールが前記下地酸化膜に向かって幅が広くなるテーパ状に形成されることが好ましい。このテーパ形状は、第２の工程における第２の絶縁膜を堆積する厚みや、第４又は第５の工程における第２の絶縁膜を選択的にエッチングする際のエッチング時間などで所望の形状に調整できる。
【００１８】
本発明の半導体装置の製造方法は、前記第８の工程に後続して、前記サイドウォールをエッチングストッパ層として前記第４の絶縁膜をエッチングし、該第４の絶縁膜中にコンタクトホールを形成する工程を更に有することができる。この場合、配線を覆う第１及び第３の絶縁膜の膜厚が十分に確保されているので、コンタクトホールを形成した際に、配線が露出して短絡不良が発生する確率が低くなる。
【００１９】
本発明の半導体装置の製造方法では、前記第１及び第２の絶縁膜を、それぞれシリコン窒化膜及びシリコン酸化膜とすることができる。この場合、公知のエッチング技術によって、双方の膜のエッチング選択比を適切に設定できる。
【００２０】
本発明の半導体装置の製造方法は、半導体メモリの製造に適用することができる。この場合、ビット線やワード線などの配線を良好に埋め込むことができる。特に、隣接して配線されるペアビット線の間隔が狭く設定されている場合であっても、ペアビット線間の埋め込みが良好となって、半導体メモリの動作を安定させることができる。
【００２１】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１（ａ）〜（ｄ）及び図２（ｅ）〜（ｇ）は、本発明の第１実施形態例の半導体装置の製造方法の工程段階を順次に示している。本実施形態例の製造方法では、２層ハードマスクを用いて配線（ビット線）を形成し、ビット線を絶縁膜で保護した後に層間絶縁膜を積層する工法を採用する。
【００２２】
まず、下地酸化膜１０の上に、ビット線１１となるべきメタル導電層１１ａを堆積し、その上に２層ハードマスクとなる絶縁膜１２、及び、酸化膜１３を順次に堆積する。メタル導電層１１ａとしては、タングステンを使用することができる。その後、酸化膜１３上にフォトレジスト膜を塗布し、フォトレジストをパターニングしてフォトレジストパターン１４を得る。次いで、フォトレジストパターン１４をマスクとして、絶縁膜１２及び酸化膜１３までをエッチングする（図１（ａ））。絶縁膜１２としては、例えば窒化膜などを使用することができ、絶縁膜１２は、酸化膜１３に対して十分なエッチング選択比を有する。
【００２３】
次いで、フォトレジストパターン１４を剥離して、ＤＨＦ（ふっ酸水溶液）又はＢＨＦ（緩衝ふっ酸）などを用いて酸化膜ウェットエッチを行ない、酸化膜１３を所望の量だけエッチングする。（図１（ｂ））。このとき、酸化膜１３は絶縁膜１２に比してパターンサイズが減少する。つまり、酸化膜１３の幅が絶縁膜１２の幅よりも狭くなる。その後、酸化膜１３及び絶縁膜１２をマスクとしてメタル導電層１１ａをエッチングし、絶縁膜１２の直下に所定配線幅のビット線１１を形成する（図１（ｃ））。
【００２４】
続いて、全面に絶縁膜１５を堆積する（図１（ｄ））。このとき堆積した絶縁膜１５は、下地酸化膜１０側の幅が広く、酸化膜１３側の幅が狭い順テーパ形状となる。このテーパ形状は、図１（ａ）における酸化膜１３を成膜する膜厚や、図１（ｂ）における酸化膜１３の酸化膜ウェットエッチ時間などを適切に設定することにより調整できる。
【００２５】
絶縁膜１５を堆積した後に、エッチバックすると、絶縁膜１５は、絶縁膜１２及びビット線１１の側壁を覆う、順テーパ形状の絶縁膜サイドウォール１６となる（図２（ｅ））。このとき、絶縁膜１２上の酸化膜１３は、完全に除去されず、その一部が残っていてもよい。絶縁膜サイドウォール１６を形成した後に、ＨＤＰ（high density plasma）法などによって層間絶縁膜１７を形成し、絶縁膜１２及び絶縁膜サイドウォール１６を埋設する（図２（ｆ））。また、隣接するビット線１１間にキャパシタとのコンタクトを形成するために、ビット線１１間を、絶縁膜１２及び絶縁膜サイドウォール１６をエッチングストッパ層とするＳＡＣ（self align contact）エッチングによりエッチングして容量コンタクト１８を形成する（図２（ｇ））。
【００２６】
本実施形態例では、絶縁膜１２及び酸化膜１３からなる二層ハードマスクをエッチングマスクとして用いてビット線１１をパターニングし、酸化膜１３を絶縁膜１２から選択的に後退させた後に、絶縁膜１５を前面に堆積して絶縁膜サイドウォール１６を形成する。ビット線間にキャパシタとのコンタクトを形成する際に、２層ハードマスクを使用することでビット線１１上の絶縁膜１２の膜厚が確保されているため、ＳＡＣエッチングを行なった際に、ビット線１１−容量コンタクト１８間の短絡などの不良は発生しにくい。
【００２７】
また、絶縁膜サイドウォール１６が順テーパ形状に形成されるため、隣接して配設されるビット線１１の間隔が狭い場合であっても、絶縁膜サイドウォール１６間の上部の開口を広くとることができる。このため、絶縁膜１２及び絶縁膜サイドウォール１６を層間絶縁膜１７で埋め込む際に、その埋設が良好となってビット線１１間の埋め込み性が向上し、ビット線１１の埋め込み不良によって生じるペアビット不良などが低減する。
【００２８】
図３（ａ）〜（ｄ）及び図４（ｅ）〜（ｇ）は、本発明の第２実施形態例の半導体装置の製造方法により得られる半導体装置を段階的に示している。本実施形態例では、酸化膜１３をエッチングした後にビット線１１をパターニングする（図１（ｂ）、（ｃ））のに代えて、ビット線１１をパターニングした後に酸化膜１３をエッチングする点で、第１実施形態例と相違する。
【００２９】
まず、下地酸化膜１０の上に、メタル導電層１１ａ、絶縁膜１２、及び、絶縁酸化膜１３を順次に堆積させる。その後、酸化膜１３上にフォトレジスト膜を塗布し、フォトレジストをパターニングしてフォトレジストパターン１４を得る。次いで、フォトレジストパターン１４をマスクとして、絶縁膜１２及び酸化膜１３までをエッチングする（図３（ａ））。
【００３０】
次いで、フォトレジストパターン１４を剥離し、メタル導電層１１ａをエッチングして、絶縁膜１２の直下に所定配線幅のビット線１１を形成する（図３（ｂ））。その後、酸化膜ウェットエッチを行なって、酸化膜１３を所望の量だけエッチングする。（図１（ｃ））。このとき、酸化膜１３は絶縁膜１２に比してパターンサイズが減少する。つまり、酸化膜１３の幅が絶縁膜１２の幅よりも狭くなる。また、下地酸化膜１０は、エッチングによりその表面が除去される。続いて、再び絶縁膜１５を堆積する（図３（ｄ））。このとき堆積した絶縁膜１５は、下地酸化膜１０側の幅が広く、酸化膜１３側の幅が狭い順テーパ形状となる。
【００３１】
絶縁膜１５を堆積した後に、エッチバックすると、絶縁膜１５は、順テーパ形状の絶縁膜サイドウォール１６となる（図４（ｅ））。このとき、絶縁膜１２上の酸化膜１３は、完全に除去されず、その一部が残っていてもよい。絶縁膜サイドウォール１６を形成した後に、層間絶縁膜１７を用いて絶縁膜１２及び絶縁膜サイドウォール１６を埋設する（図４（ｆ））。また、隣接するビット線１２間にキャパシタとのコンタクトを形成するために、ビット線１２間をＳＡＣ（self align contact）エッチングし、容量コンタクト１８を形成する（図４（ｇ））。
【００３２】
本実施形態例では、下地酸化膜１０の表面が、酸化膜１３を選択的にエッチングする際にエッチングされて削除されるが、本実施形態例も、第１実施形態例と同様に、容量コンタクト１８を形成する際のＳＡＣエッチングマージンが大きく、かつ、層間絶縁膜１７の形成が良好に行なえる。
【００３３】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。例えば図１（ｂ）では、酸化膜ウェットエッチに代えて、アルゴンガスを使用したスパッタエッチングなどのドライエッチング法を用いて酸化膜１３のパターン幅を減少することもできる。
【００３４】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法では、２層ハードマスクの酸化膜の一部を選択的にエッチングした後に絶縁膜を堆積して、下層側の側面の膜厚が、上層側の側面の膜厚よりも厚く形成されるサイドウォールを得る。サイドウォールの上層側の側面の膜厚を薄く形成することで、配線上の絶縁膜の膜厚を十分に確保しながらも、配線を層間絶縁膜などで埋め込む際の埋め込み性を向上することができる。また、隣接する配線間にコンタクトホールを形成する際に、配線上の絶縁膜の膜厚が確保されることで、短絡不良が発生しにくい。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の第１実施形態例の半導体装置の製造方法で製造される半導体装置の各製造段階における断面図。
【図２】（ｅ）〜（ｇ）は、本発明の第１実施形態例の半導体装置の製造方法で製造される半導体装置の、図１に後続する各製造段階における断面図。
【図３】（ａ）〜（ｄ）は、本発明の第２実施形態例の半導体装置の製造方法で製造される半導体装置の各製造段階における断面図。
【図４】（ｅ）〜（ｇ）は、本発明の第２実施形態例の半導体装置の製造方法で製造される半導体装置の、図３に後続する各製造段階における断面図。
【図５】（ａ）〜（ｄ）は、２層ハードマスクを使用した従来の半導体装置の各製造段階における断面図。
【図６】（ｅ）は、２層ハードマスクを使用した従来の半導体装置の、図５に後続する製造段階における断面図。
【図７】（ａ）〜（ｃ）は、単層ハードマスクを使用した従来の半導体装置の各製造段階における断面図。
【図８】（ｄ）〜（ｆ）は、単層ハードマスクを使用した従来の半導体装置の、図７に後続する各製造段階における断面図。
【符号の説明】
１０：下地酸化膜
１１：ビット線
１２、１５：絶縁膜
１３：酸化膜
１４：レジストパターン
１６：絶縁膜サイドウォール
１７：層間絶縁膜
１８：容量コンタクトホール
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更に詳しくは、多層構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体装置では、複数の配線層を積層する多層配線構造を採用して占有面積を減少すると共に、プロセスが微細化して、集積度が更に向上している。このような高集積の半導体装置では、特にデバイスの平面方向のサイズが縮小されるため、配線のアスペクト比（縦横比）が高くなり、隣接する配線間の間隔が狭くなる。
【０００３】
ここで、図５（ａ）〜（ｄ）及び図６（ｅ）は、２層ハードマスクを使用した従来の配線及び層間絶縁膜形成の様子を段階的に示している。まず、下地酸化膜１０上に、ビット線１１となるべきメタル導電層１１ａを堆積し、その上に２層ハードマスクとなる絶縁膜１２、及び、酸化膜１３を順次に堆積する。絶縁膜１２は、酸化膜１３に対して十分なエッチング選択比を有する。その後、フォトレジスト膜を酸化膜１３上に塗布し、これをパターニングして、フォトレジストパターン１４を得る。次いで、フォトレジストパターン１４をマスクとして、絶縁膜１２及び酸化膜１３までをエッチングする（図５（ａ））。
【０００４】
次いで、フォトレジストパターン１４を剥離して、メタル導電層１１ａをエッチングし、絶縁膜１２の直下に所定配線幅のビット線１１を形成する（図５（ｂ））。その後、全面に絶縁膜１５を堆積する（図５（ｃ））。絶縁膜１５をエッチバックすると、絶縁膜１５は、絶縁膜サイドウォール１６となる（図５（ｄ））。このとき、絶縁膜１２上の酸化膜１３は、完全に除去されず、その一部が残っていてもよい。
【０００５】
絶縁膜サイドウォール１６を形成した後に、層間絶縁膜１７を用いて絶縁膜１２及び絶縁膜サイドウォール１６を埋設する（図５（ｅ））。このとき、同図では、絶縁膜サイドウォール１６間に埋め込み不良（ボイド）が発生している。一般に、隣接して配設されるビット線１１の間隔が狭く、絶縁膜１２及び絶縁膜サイドウォール１６のアスペクト比が高い場合、つまり、隣接する絶縁膜サイドウォール１６間の開口幅が狭く、底部が深い場合には、層間絶縁膜１７の埋め込みに不良が発生しやすくなるという問題が発生する。
【０００６】
ビット線１１の形成に際しては、２層ハードマスクを使用するのに代えて、単層ハードマスクを使用することもできる。図７（ａ）〜（ｃ）及び図８（ｄ）〜（ｆ）は、単層ハードマスクを使用した従来の配線及び層間絶縁膜形成の様子を段階的に示している。
【０００７】
まず、下地酸化膜１０上に、メタル導電層１１ａ、及び、絶縁膜１２を順次に堆積する。その後、フォトレジスト膜を絶縁膜１２上に塗布してパターニングし、フォトレジストパターン１４を得る。その後、フォトレジストパターン１４をマスクとして、絶縁膜１２までをエッチングする（図７（ａ））。次いで、フォトレジストパターン１４を剥離して、メタル導電層１１ａをエッチングし、絶縁膜１２の直下に所定配線幅のビット線１１を形成する（図７（ｂ））。その後、前面に絶縁膜１５を堆積する（図７（ｃ））。
【０００８】
絶縁膜１５を堆積した後に、エッチバックすると、絶縁膜１５は、絶縁膜サイドウォール１６となる（図８（ｄ））。このとき単層ハードマスクを使用するため、ビット線１１上の絶縁膜１２の膜厚の減少が２層ハードマスクを使用した場合よりも大きくなり、ビット線１１上を覆う絶縁膜１２の膜厚が薄くなる。絶縁膜サイドウォール１６を形成した後に、層間絶縁膜１７を用いて絶縁膜１２及び絶縁膜サイドウォール１６を埋設する（図８（ｅ））。このような単層ハードマスクを使用する場合には、隣接する絶縁膜サイドウォール１６間の底部が浅くなるため、２層ハードマスクを使用する場合に比べて層間絶縁膜１７の埋め込み不良は発生しにくい。
【０００９】
層間絶縁膜１７の形成後に、隣接するビット線１１間にキャパシタとのコンタクトを形成する場合には、絶縁膜１２及び絶縁膜サイドウォール１６をエッチングストッパ層とするＳＡＣ（self align contact）エッチングにより層間絶縁膜１７をエッチングし、容量コンタクト（コンタクトホール）１８を形成する（図８（ｆ））。このとき、ビット線１１上の絶縁膜１２の膜厚が十分に確保されていないため、同図では、容量コンタクト１８を形成した際に、ビット線１１がむき出しになっており、容量コンタクト１８とビット線１１との間で短絡不良が発生している。
【００１０】
【発明が解決しようとする課題】
上記したように、半導体装置の微細化が進み、隣接する配線間の間隔が狭くなると、層間絶縁膜を形成する際に、配線間の埋設不良が発生し易くなる。特に２層ハードマスクを使用した場合には、隣接する絶縁膜サイドウォール１６間の底部が深くなってアスペクト比が増加し、埋め込み不良が発生しやすい。２層ハードマスクに代えて単層ハードマスクを使用した場合には、絶縁膜サイドウォール１６間の底部が浅くなって、配線間の埋め込み性は向上する。しかし、この場合には、配線上の絶縁膜残膜を確保することが困難になることから、容量コンタクトを形成する際のＳＡＣエッチマージンが小さくなり、短絡不良が発生し易くなるという問題がある。
【００１１】
単層ハードマスクを使用し、配線間の埋め込み性を向上させる技術として、特開２０００−３１２７７号公報には、アルミ配線上に堆積した酸化膜の角をそぎ落とした後に層間絶縁膜を堆積する技術が記載されている。該公報に記載の技術では、隣接する配線の間隔が狭い場合であっても、酸化膜の角がそぎ落とされているために隣接する酸化膜間の開口が広くなり、層間絶縁膜が良好に形成できる。しかし、この場合、配線上の酸化膜残膜が薄くなるため、容量コンタクトを形成する際のＳＡＣエッチのマージンが小さくなり、短絡不良が発生しやすいという問題を解決することができない。
【００１２】
本発明の半導体装置の製造方法は、上記問題点を解消し、２層ハードマスクを使用しながらも、配線間を層間絶縁膜により良好に埋設することができ、コンタクトホールの形成に際して短絡不良が発生しにくい半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の製造方法は、下地酸化膜上に導電層を堆積する第１の工程と、前記導電層上に第１及び第２の絶縁膜を順次に堆積する第２の工程と、前記第１及び第２の絶縁膜が同じパターンとなるように、該第１及び第２の絶縁膜をパターニングする第３の工程と、前記第２の絶縁膜を前記第１の絶縁膜よりも小さな幅のパターンを有するように選択的にエッチングする第４の工程と、前記第１及び第２の絶縁膜をマスクとして前記導電層をパターニングする第５の工程と、前記第１及び第２の絶縁膜の上から全面に第３の絶縁膜を堆積する第６の工程と、前記第３の絶縁膜をエッチバックし、該第３の絶縁膜が少なくとも前記第５の工程でパターニングされた導電層の側壁を覆うサイドウォールとなるように形成する第７の工程と、前記サイドウォールの上から全面に第４の絶縁膜を堆積する第８の工程とを順次に有することを特徴とする。
【００１４】
本発明の半導体装置の製造方法では、第１の絶縁膜、及び、第１の絶縁膜に対してエッチング選択比を有する第２の絶縁膜を、配線となるべき導電層上に順次に堆積し、第１及び第２の絶縁膜をパターニングしたのちに、第２の絶縁膜を、第１の絶縁膜から選択的にエッチングして、第２の絶縁膜のパターン幅を、第１の絶縁膜のパターン幅よりも狭くする。その後、導電層をエッチングして配線をパターニングし、第３の絶縁膜を第１及び第２の絶縁膜上に堆積し、第３の絶縁膜をエッチバックすると、第３の絶縁膜によって少なくともパターニングされた配線の側面が覆われたサイドウォールが形成される。第１の絶縁膜の下層に位置する配線は、第３の絶縁膜で形成されるサイドウォールと第１の絶縁膜とで覆われる。第３の絶縁膜で形成されるサイドウォールは、下地酸化膜側の方が、上層側よりも厚く形成されるため、配線の間隔が狭く設定されている場合であっても、第４の絶縁膜で配線間を埋め込む際にボイドなどの埋め込み不良が発生しにくく、配線のカバレッジが向上する。
【００１５】
また、本発明の別の視点の半導体装置の製造方法は、下地酸化膜上に導電層を堆積する第１の工程と、前記導電層上に第１及び第２の絶縁膜を順次に堆積する第２の工程と、前記第１及び第２の絶縁膜が同じパターンとなるように、該第１及び第２の絶縁膜をパターニングする第３の工程と、前記第１及び第２の絶縁膜をマスクとして前記導電層をパターニングする第４の工程と、前記第２の絶縁膜を前記第１の絶縁膜よりも小さな幅のパターンを有するように選択的にエッチングする第５の工程と、前記第１及び第２の絶縁膜の上から全面に第３の絶縁膜を堆積する第６の工程と、前記第３の絶縁膜をエッチバックし、該第３の絶縁膜が少なくとも前記第４の工程でパターニングされた導電層の側壁を覆うサイドウォールとなるように形成する第７の工程と、前記サイドウォールの上から全面に第４の絶縁膜を堆積する第８の工程とを順次に有することを特徴とする。
【００１６】
本発明の半導体装置の製造方法では、第１の絶縁膜、及び、第１の絶縁膜に対してエッチング選択比を有する第２の絶縁膜を、配線となるべき導電層上に順次に堆積し、第１及び第２の絶縁膜をパターニングしたのちに、導電層をエッチングして配線を形成する。配線の形成後、第２の絶縁膜を、第１の絶縁膜から選択的にエッチングして、第２の絶縁膜のパターン幅を、第１の絶縁膜のパターン幅よりも狭くする。このとき下地酸化膜の表面がエッチングにより後退する。その後、第３の絶縁膜を第１及び第２の絶縁膜上に堆積し、第３の絶縁膜をエッチバックすると、第３の絶縁膜によって少なくともパターニングされた配線の側面が覆われたサイドウォールが形成される。第１の絶縁膜の下層に位置する配線は、第３の絶縁膜で形成されるサイドウォールと第１の絶縁膜とで覆われる。第３の絶縁膜で形成されるサイドウォールは、下地酸化膜側の方が、上層側よりも厚く形成されるため、配線の間隔が狭く設定されている場合であっても、第４の絶縁膜で配線を埋め込む際にボイドなどの埋め込み不良が発生しにくく、配線のカバレッジが向上する。
【００１７】
本発明の半導体装置の製造方法では、前記第７の工程では、前記サイドウォールが前記下地酸化膜に向かって幅が広くなるテーパ状に形成されることが好ましい。このテーパ形状は、第２の工程における第２の絶縁膜を堆積する厚みや、第４又は第５の工程における第２の絶縁膜を選択的にエッチングする際のエッチング時間などで所望の形状に調整できる。
【００１８】
本発明の半導体装置の製造方法は、前記第８の工程に後続して、前記サイドウォールをエッチングストッパ層として前記第４の絶縁膜をエッチングし、該第４の絶縁膜中にコンタクトホールを形成する工程を更に有することができる。この場合、配線を覆う第１及び第３の絶縁膜の膜厚が十分に確保されているので、コンタクトホールを形成した際に、配線が露出して短絡不良が発生する確率が低くなる。
【００１９】
本発明の半導体装置の製造方法では、前記第１及び第２の絶縁膜を、それぞれシリコン窒化膜及びシリコン酸化膜とすることができる。この場合、公知のエッチング技術によって、双方の膜のエッチング選択比を適切に設定できる。
【００２０】
本発明の半導体装置の製造方法は、半導体メモリの製造に適用することができる。この場合、ビット線やワード線などの配線を良好に埋め込むことができる。特に、隣接して配線されるペアビット線の間隔が狭く設定されている場合であっても、ペアビット線間の埋め込みが良好となって、半導体メモリの動作を安定させることができる。
【００２１】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１（ａ）〜（ｄ）及び図２（ｅ）〜（ｇ）は、本発明の第１実施形態例の半導体装置の製造方法の工程段階を順次に示している。本実施形態例の製造方法では、２層ハードマスクを用いて配線（ビット線）を形成し、ビット線を絶縁膜で保護した後に層間絶縁膜を積層する工法を採用する。
【００２２】
まず、下地酸化膜１０の上に、ビット線１１となるべきメタル導電層１１ａを堆積し、その上に２層ハードマスクとなる絶縁膜１２、及び、酸化膜１３を順次に堆積する。メタル導電層１１ａとしては、タングステンを使用することができる。その後、酸化膜１３上にフォトレジスト膜を塗布し、フォトレジストをパターニングしてフォトレジストパターン１４を得る。次いで、フォトレジストパターン１４をマスクとして、絶縁膜１２及び酸化膜１３までをエッチングする（図１（ａ））。絶縁膜１２としては、例えば窒化膜などを使用することができ、絶縁膜１２は、酸化膜１３に対して十分なエッチング選択比を有する。
【００２３】
次いで、フォトレジストパターン１４を剥離して、ＤＨＦ（ふっ酸水溶液）又はＢＨＦ（緩衝ふっ酸）などを用いて酸化膜ウェットエッチを行ない、酸化膜１３を所望の量だけエッチングする。（図１（ｂ））。このとき、酸化膜１３は絶縁膜１２に比してパターンサイズが減少する。つまり、酸化膜１３の幅が絶縁膜１２の幅よりも狭くなる。その後、酸化膜１３及び絶縁膜１２をマスクとしてメタル導電層１１ａをエッチングし、絶縁膜１２の直下に所定配線幅のビット線１１を形成する（図１（ｃ））。
【００２４】
続いて、全面に絶縁膜１５を堆積する（図１（ｄ））。このとき堆積した絶縁膜１５は、下地酸化膜１０側の幅が広く、酸化膜１３側の幅が狭い順テーパ形状となる。このテーパ形状は、図１（ａ）における酸化膜１３を成膜する膜厚や、図１（ｂ）における酸化膜１３の酸化膜ウェットエッチ時間などを適切に設定することにより調整できる。
【００２５】
絶縁膜１５を堆積した後に、エッチバックすると、絶縁膜１５は、絶縁膜１２及びビット線１１の側壁を覆う、順テーパ形状の絶縁膜サイドウォール１６となる（図２（ｅ））。このとき、絶縁膜１２上の酸化膜１３は、完全に除去されず、その一部が残っていてもよい。絶縁膜サイドウォール１６を形成した後に、ＨＤＰ（high density plasma）法などによって層間絶縁膜１７を形成し、絶縁膜１２及び絶縁膜サイドウォール１６を埋設する（図２（ｆ））。また、隣接するビット線１１間にキャパシタとのコンタクトを形成するために、ビット線１１間を、絶縁膜１２及び絶縁膜サイドウォール１６をエッチングストッパ層とするＳＡＣ（self align contact）エッチングによりエッチングして容量コンタクト１８を形成する（図２（ｇ））。
【００２６】
本実施形態例では、絶縁膜１２及び酸化膜１３からなる二層ハードマスクをエッチングマスクとして用いてビット線１１をパターニングし、酸化膜１３を絶縁膜１２から選択的に後退させた後に、絶縁膜１５を前面に堆積して絶縁膜サイドウォール１６を形成する。ビット線間にキャパシタとのコンタクトを形成する際に、２層ハードマスクを使用することでビット線１１上の絶縁膜１２の膜厚が確保されているため、ＳＡＣエッチングを行なった際に、ビット線１１−容量コンタクト１８間の短絡などの不良は発生しにくい。
【００２７】
また、絶縁膜サイドウォール１６が順テーパ形状に形成されるため、隣接して配設されるビット線１１の間隔が狭い場合であっても、絶縁膜サイドウォール１６間の上部の開口を広くとることができる。このため、絶縁膜１２及び絶縁膜サイドウォール１６を層間絶縁膜１７で埋め込む際に、その埋設が良好となってビット線１１間の埋め込み性が向上し、ビット線１１の埋め込み不良によって生じるペアビット不良などが低減する。
【００２８】
図３（ａ）〜（ｄ）及び図４（ｅ）〜（ｇ）は、本発明の第２実施形態例の半導体装置の製造方法により得られる半導体装置を段階的に示している。本実施形態例では、酸化膜１３をエッチングした後にビット線１１をパターニングする（図１（ｂ）、（ｃ））のに代えて、ビット線１１をパターニングした後に酸化膜１３をエッチングする点で、第１実施形態例と相違する。
【００２９】
まず、下地酸化膜１０の上に、メタル導電層１１ａ、絶縁膜１２、及び、絶縁酸化膜１３を順次に堆積させる。その後、酸化膜１３上にフォトレジスト膜を塗布し、フォトレジストをパターニングしてフォトレジストパターン１４を得る。次いで、フォトレジストパターン１４をマスクとして、絶縁膜１２及び酸化膜１３までをエッチングする（図３（ａ））。
【００３０】
次いで、フォトレジストパターン１４を剥離し、メタル導電層１１ａをエッチングして、絶縁膜１２の直下に所定配線幅のビット線１１を形成する（図３（ｂ））。その後、酸化膜ウェットエッチを行なって、酸化膜１３を所望の量だけエッチングする。（図１（ｃ））。このとき、酸化膜１３は絶縁膜１２に比してパターンサイズが減少する。つまり、酸化膜１３の幅が絶縁膜１２の幅よりも狭くなる。また、下地酸化膜１０は、エッチングによりその表面が除去される。続いて、再び絶縁膜１５を堆積する（図３（ｄ））。このとき堆積した絶縁膜１５は、下地酸化膜１０側の幅が広く、酸化膜１３側の幅が狭い順テーパ形状となる。
【００３１】
絶縁膜１５を堆積した後に、エッチバックすると、絶縁膜１５は、順テーパ形状の絶縁膜サイドウォール１６となる（図４（ｅ））。このとき、絶縁膜１２上の酸化膜１３は、完全に除去されず、その一部が残っていてもよい。絶縁膜サイドウォール１６を形成した後に、層間絶縁膜１７を用いて絶縁膜１２及び絶縁膜サイドウォール１６を埋設する（図４（ｆ））。また、隣接するビット線１２間にキャパシタとのコンタクトを形成するために、ビット線１２間をＳＡＣ（self align contact）エッチングし、容量コンタクト１８を形成する（図４（ｇ））。
【００３２】
本実施形態例では、下地酸化膜１０の表面が、酸化膜１３を選択的にエッチングする際にエッチングされて削除されるが、本実施形態例も、第１実施形態例と同様に、容量コンタクト１８を形成する際のＳＡＣエッチングマージンが大きく、かつ、層間絶縁膜１７の形成が良好に行なえる。
【００３３】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。例えば図１（ｂ）では、酸化膜ウェットエッチに代えて、アルゴンガスを使用したスパッタエッチングなどのドライエッチング法を用いて酸化膜１３のパターン幅を減少することもできる。
【００３４】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法では、２層ハードマスクの酸化膜の一部を選択的にエッチングした後に絶縁膜を堆積して、下層側の側面の膜厚が、上層側の側面の膜厚よりも厚く形成されるサイドウォールを得る。サイドウォールの上層側の側面の膜厚を薄く形成することで、配線上の絶縁膜の膜厚を十分に確保しながらも、配線を層間絶縁膜などで埋め込む際の埋め込み性を向上することができる。また、隣接する配線間にコンタクトホールを形成する際に、配線上の絶縁膜の膜厚が確保されることで、短絡不良が発生しにくい。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の第１実施形態例の半導体装置の製造方法で製造される半導体装置の各製造段階における断面図。
【図２】（ｅ）〜（ｇ）は、本発明の第１実施形態例の半導体装置の製造方法で製造される半導体装置の、図１に後続する各製造段階における断面図。
【図３】（ａ）〜（ｄ）は、本発明の第２実施形態例の半導体装置の製造方法で製造される半導体装置の各製造段階における断面図。
【図４】（ｅ）〜（ｇ）は、本発明の第２実施形態例の半導体装置の製造方法で製造される半導体装置の、図３に後続する各製造段階における断面図。
【図５】（ａ）〜（ｄ）は、２層ハードマスクを使用した従来の半導体装置の各製造段階における断面図。
【図６】（ｅ）は、２層ハードマスクを使用した従来の半導体装置の、図５に後続する製造段階における断面図。
【図７】（ａ）〜（ｃ）は、単層ハードマスクを使用した従来の半導体装置の各製造段階における断面図。
【図８】（ｄ）〜（ｆ）は、単層ハードマスクを使用した従来の半導体装置の、図７に後続する各製造段階における断面図。
【符号の説明】
１０：下地酸化膜
１１：ビット線
１２、１５：絶縁膜
１３：酸化膜
１４：レジストパターン
１６：絶縁膜サイドウォール
１７：層間絶縁膜
１８：容量コンタクトホール
Claims (6)
- 下地酸化膜上に導電層を堆積する第１の工程と、
前記導電層上に第１及び第２の絶縁膜を順次に堆積する第２の工程と、
前記第１及び第２の絶縁膜が同じパターンとなるように、該第１及び第２の絶縁膜をパターニングする第３の工程と、
前記第２の絶縁膜を前記第１の絶縁膜よりも小さな幅のパターンを有するように選択的にエッチングする第４の工程と、
前記第１及び第２の絶縁膜をマスクとして前記導電層をパターニングする第５の工程と、
前記第１及び第２の絶縁膜の上から全面に第３の絶縁膜を堆積する第６の工程と、
前記第３の絶縁膜をエッチバックし、該第３の絶縁膜が少なくとも前記第５の工程でパターニングされた導電層の側壁を覆うサイドウォールとなるように形成する第７の工程と、
前記サイドウォールの上から全面に第４の絶縁膜を堆積する第８の工程とを順次に有することを特徴とする半導体装置の製造方法。 - 下地酸化膜上に導電層を堆積する第１の工程と、
前記導電層上に第１及び第２の絶縁膜を順次に堆積する第２の工程と、
前記第１及び第２の絶縁膜が同じパターンとなるように、該第１及び第２の絶縁膜をパターニングする第３の工程と、
前記第１及び第２の絶縁膜をマスクとして前記導電層をパターニングする第４の工程と、
前記第２の絶縁膜を前記第１の絶縁膜よりも小さな幅のパターンを有するように選択的にエッチングする第５の工程と、
前記第１及び第２の絶縁膜の上から全面に第３の絶縁膜を堆積する第６の工程と、
前記第３の絶縁膜をエッチバックし、該第３の絶縁膜が少なくとも前記第４の工程でパターニングされた導電層の側壁を覆うサイドウォールとなるように形成する第７の工程と、
前記サイドウォールの上から全面に第４の絶縁膜を堆積する第８の工程とを順次に有することを特徴とする半導体装置の製造方法。 - 前記第７の工程では、前記サイドウォールが前記下地酸化膜に向かって幅が広くなるテーパ状に形成される、請求項１又は２に記載の半導体装置の製造方法。
- 前記第８の工程に後続して、前記サイドウォールをエッチングストッパ層として前記第４の絶縁膜をエッチングし、該第４の絶縁膜中にコンタクトホールを形成する工程を更に有する、請求項１〜３の何れかに記載の半導体装置の製造方法。
- 前記第１及び第２の絶縁膜がそれぞれシリコン窒化膜及びシリコン酸化膜である、請求項１〜４の何れかに記載の半導体装置の製造方法。
- 半導体メモリを製造することを特徴とする、請求項１〜５の何れかに記載の半導体装置の製造方法。
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