TW418538B - Semiconductor memory - Google Patents

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經濟部中央標準局員工消费合作社印¾ 4 185 3 8 a? B7 五、發明説明（1 ) [發明之技術領域] 本發明係關於半導體記憶裝置，尤有關於連接複數個記 憶體單元，構成NAND單元、AND單元、DINOR單元等之記 憶體單元部件、的半導體記憶裝置。 [習用技術] 作爲半導體記憶裝置者，電-可抹除EEPROM係眾所周 知。其中，將複數個記憶體單元串聯起來構成NAND單元 區塊的ΝΑΝΕ)單元型EEPROM由於高度積體化係爲可能，故 廣受注目。 構成NAND單元型EEPROM(及¥稱爲NAND單元）的一個 記憶體單元爲一種在半導體基板上透過絕緣膜而層積有浮 動閘極（電荷蓄積層）與控制閘極的FETMOS構造。藉由將此 構造的複數個記憶體單元，彼此鄰接者共用源極/汲極區域 而串聯連接，構成NAND單元。此種NAND單元成矩陣狀配 置，構成記憶體單元陣列。 位於各NAND單元之一側的汲極透過選擇閘極電晶體，位 元線彼此連接者共同接在一起；位於另一侧的源極透過選 擇閘極電晶體而連接於共同源極線。分別配置於記憶體單 元陣列之行方向的各記憶體單元電晶體（以下稱爲單元電晶 體）的控制閘極共同接在一起，作爲字元線。此外，分別配 置於記憶體單元陣列之行方向的各選擇閘極電晶體之閘電 極共同接在一起，作爲選擇閘極線。 使用此種習知的NAND單元之非揮發性半導體記憶装置的 例子有：1. K，-D, Suh et al.，“A 3.3V 32Mb NAND Flash 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） 裝-- I - (請先閱讀背面之注意事項再Ji本頁) T 、-· 4^85 3 6 A7 經请部中央標準局貝工消費合作社印聚 B7___五、發明説明（2 ) Memory with Incremental Step Pulse Programming Scheme, IEEE J. Solid-State Circuits, vol. 30, pp. 1149-1156, Nov. 1995 2. Y. Iwata et al.5 4iA 35ns Cycle Time 3.3 V Only 32Mb NAND Flash EEPROM, IEEE J. Solid-State Circuits, vol. 30, pp, 1157-1164, Nov. 1995等。 前述習知文獻1中説明了使用NAND單元之非揮發性半導 體記憶裝置的動作。其内容利用圖13與圖14加以説明。圖 13(a)、（b)表示該記憶體單元陣列之構造的方塊圖，圖 14(a)、（b)表示抹去、讀出、寫入動作的偏壓狀態。：BSEL爲 區塊選擇信號、BL0〜BL4243爲拉元線，CSL爲源極線， CG0〜CG15爲共通閘極線，SSL及GSJL分另|J爲位元線側及源 極線侧的選擇閘極線，WL0〜WL15分別表示選擇字元線。 此外，在圖14中，Pass WL及Sel WL分別表示選擇的NAND 單元内之非選擇字元線及選擇字元線。前述區塊選擇信號 BSEL係由選擇記憶體單元區塊的區塊解碼器輸出。在頁緩 衝器P/B内’如圖13(b)所示，設有連接於各位元線，作爲偵 測放大器之閂鎖電路。 當進行抹去動作時，圖13之共通閘極線CG0〜CG15係接 地。選擇區塊之區塊選擇信號BSEL爲高値（電源電壓），非 選擇區塊之區塊選擇信號爲低値。因此，選擇區塊之字元 線爲接地’非選擇區塊之字元線爲浮接。 其次，21V ' 3ms之祙去脈衝加於bulk(記憶體單元所形成 的P井）。結果，在選擇區塊上有P井與字元線間的抹除電 壓（2以）加在上面，浮接閘極中的電子由於？柯？(^卜1，- -5- ----------¾.------1T------^ (請先閱讀背面之注意事項再户本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（2!0X 297公釐） » 4 185 3 8 A7 B7 經 t 央 標 準 局 員 工 消 費 合 社 印 % 五、發明説明（3 ) Nordheim)隧道電流，會離開P井，使得單元之臨界電壓變 成約-3 V。NAND型快閃記憶體（Flash memory)由於不會有過 度抹去之問題，故單元在一次的抹去脈衝中，會被抹去-3 V 左右。 ' 另一方面，非選擇區塊由於浮接狀態之字元線與P井之 間的電容耦合，故不受抹去脈衝的影響。在浮接狀態之字 元線，被供給區塊選擇信號BSEL的電晶體之源極、此源極 與多晶矽所構成之字元線間的金屬配線，及多晶矽的控制 間極接在一起。搞合比係根據浮接狀態之字元線所連接的 電容量計算，包含：區塊選擇信~號BSEL供給予其閘極的電 晶體之源極接合電容，源極與閘極之重疊電容，多晶矽與 金屬配線之場（field)上的電容，由多晶砍構成的控制閘極與 P丼間的電容等。其中，主要由多晶矽構成的控制閘極與P 井間的電容決定。因此，由實測結果所求得的耦合比約爲 0.9，防止FN隧道電流之流動。抹去確認係根據選擇區塊内 所有的單元之臨界電壓是否已變成-IV以下而判定。 在讀出動作中，一整頁的單元資料同時傳送至頁緩衝器 的閂鎖電路，而連續地被讀出。圖15表示讀出時動作信號 之波形。偵側一整頁的單元資料之際，頁缓衝器最初爲 “ 換言之，爲低値，.被寫入的單元之資料被初期化成 讀出狀態。此時，位元線爲0V，選擇閘極線SSL及GSL變成 4.5V(圖15之時間U)。然後，選擇區塊（NAND單元）内的選 擇字元線處有0V電壓供給；選擇區塊内的非選擇字元線處 有4.5V的路徑（path)電壓供給（圖15之時間t2)。供給予非選 -6- 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公釐） -------^---裝------it------^ (請先閲讀背面之注意事項再本頁) 4 18 5 3 8 A7 經濟部中央標隼局員工消費合作社印製 B7五、發明説明（4 ) 擇字元線的電壓4,5 V較之窝入後及抹去後的各單元之臨界 - 電壓爲高，因此，所有的非選擇單元作爲路徑電晶體之 用。 另一方面'根據有0V電壓加在上面的選擇字元線，僅抹 去後的單元電晶體導通。因此，抹去後的單元被讀出的 NAND單元其位元線變成接地路徑；寫入後的單元被讀出 的NAND單元其位元線成爲開路狀態。在圖15所示的時間 t3，由位元線往閂鎖電路的直接偵測路徑係如圖13(b)所 示，由於信號PGM成爲低値故被遮斷。因此，閂鎖資料僅 透過偵測用電晶體Tr而決定。ΐϋ基準電壓Vref，2μΑ之負 荷電流供給予位元線的PMOS電流鏡CM之負荷被活化。讀 出抹去後之單元的位元線由於負荷電流流過之故，維持在 低値；讀出寫入後之單元的位元線變成高値。讀出寫入後 之單元的位元線使得偵測用電晶體Tr導通。因此，閂鎖電 路將資料反相成爲“ 1 ”（t4)。 藉此，由寫入後之單元讀出資料的閂鎖電路保存資料 “ 1 ’’，由抹去後之單元讀出資料的閂鎖電路保存資料“ 〇 ”。 這些閂鎖資料經過讀出電路後，轉換成正規的邏輯値。因 此，一整頁之全閂鎖電路同時被SET後，可連績地讀出。 在寫入動作中，最初寫入資料被連續地載入頁缓衝器。 資料“ 0 ’’爲進行窝入的單元資料，資料‘‘ 1 ”爲禁止寫入的單 元資料。寫入循環不斷地重複，直到被閂鎖的所有資料 “0”寫入所有單元爲止。各窝入循環係由寫入動作，與用 以防止資料” 0 ’’被寫入的單元之過度寫入的確認動作，兩 -7- 本紙張尺度適用中國國家標隼i CNS ) A4規格（2!0X297公釐） -------^---i------IT------.^- (讀先W讀背面之注意事項再".：本頁) 經濟部中央標準局員工消費合作社印繁 4 18 5 3 8 at B7 五、發明説明（5 ) 者所構成。更具體而言，4〇μ5的寫入循環由以下步騍所構 成。 (1) 位元線setup(8ps):根據頁缓衝器（閂鎖電路）内的窝入資 料’窝入的情況將位元線之位準設爲0V，寫入禁止的情況 設爲Vcc。 (2) 寫入（2〇ps):將寫入電壓以短的脈衝輸入至選擇字元 線。 (3) 字元線放電（4μ5):選擇字元線之高電壓被放電，以被下 —個低確認電位之輸入。 (4) 寫入確認（8μ5):檢查寫入單一光―之臨界電壓是否已被寫入 達目標値以上。 在確認動作中’已進行充份寫入之單元的閂鎖電路其資 料由“ 0 ”變爲“ 1 ”’防止進一步地寫入。確認動作時的偏壓 條件與讀出時的偏壓條件幾乎相同，不過寫入狀態的資料 被保持在閂鎖電路，異於〇V的0.7V被供给於選擇字元線。 根據此條件，當窝入單元的臨界電壓超過〇7V時，換言 之’已進行充份的寫入時，閂鎖電路内的資料由“ 〇，’變爲 “ 1 ” °鎖住資料‘‘ 1 ”的閂鎖電路在確認動作中僅由“ 〇，，變爲 “ 1 ’’’故不受影響。在頁緩衝器的閂鎖電路全部爲資料“ j ” 爲立 '、，或到達10個循環的最大寫入時間爲止，窝入循環不 斷地重複。 圖Ιό表示供給予選擇單元之通道的寫入禁止電位的偏壓 條件。位元線侧的選擇閘極線SSL之電晶體爲導通狀態，且 源極線侧的選擇閘極線GSL之電晶體爲非導通狀態，寫入 ____ ____ _ - 8 _ 本紙張尺度適财關家辟（cNS7^^21Qx297 ^衣 訂 線 (請先聞讀背面之注意事項再Ji本頁} 經濟.部中央標準局員工消費合作社印^ 4 185 3 8 A7 B7五、發明説明) 單元之位元線定爲OV，寫入禁止單元之位元線定爲Vcc。 由於被供給0V電壓之位元線，該NAND單元之各通道成爲 接地電位。寫入電壓加在選擇單元之閘極上的話，浮動閘 極與通道之間、會產生很大的電位差，結果由於FN隧道電 流，電子會注入浮動閘極。在寫入禁止單元中，由於電源 電壓Vcc加在位元線之故，選擇NAND單元之通道會被預充 電。選擇NAND單元的字元線，換言之，有寫入電壓輸入 的選擇字元線與有路徑電壓輸入的非選擇字元線，高起來 的話，由於分別透過字元線、浮動閘極、通道、P井之串 聯電容的耦合，通道的電容會ΙΓ動地被昇壓。藉此，選擇 區塊内之寫入禁止的NAND單元的通道之電位由字元線與 通道之電容耦合而決定。 因此，爲使寫入禁止電位足夠高，非常重要者必須使通 道有足夠的初期充電，或加大字元線與通道間的電容耦合 比0 字元線與通道間的電容耦合比B係根據下式計算。 B = Cox/(Cox+ Cj) 其中，Cox爲字元線與通道間的電容量之總和，Cj爲單元 電晶體之源極與汲極的耦合容量之總和。此外，所謂 NA」NP.單元之通道的電容量者，係指前述閘極容量之總和 Cox與耦合容量之總和Cj的合計的合計。此外，選擇閘極與 源極的重疊電容，或位元線與源極及汲極之電容量等，相 較於整體電容量均非常小，故此處可加以忽略。 0.4μιη準則之64M NAND單元型EEPROM之情況，單元電 -9- -------^---:¾衣------1T------線 (請先閏讀背面之注意事項再〆...本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 4 185 3 8 經濟部中央標準局員工消費合作社印製 A 7 B7五、發明説明（7 ) 晶體之W/L(閘極寬度/閘極長度）比= 0.4μιη/0.38μιη，字元線 • 間距爲0.76μηι。此64Μ的情況下，閘極電容量Cox與耦合電 容量Cj幾乎相等，耦合比B變成0.5。耦合電容量隨著P井、 單元電晶體之源極與汲極的不純物濃度等製程條件而有些 改變。在文獻1的1153頁中雖記載著耦合比爲80%，但爲了 達到此種條件，舉例而言，耦合電容量Cj必須爲習知者的 1/4。不過，爲了使耦合電容量降低，必須降低P井的濃 度，或是降低單元電晶體之源極與汲極的不純物濃度。前 者會使記憶體單元間之場介電強度降低，因此有其限度。 後者會使源極與汲極的阻抗增大，而造成單元電流減少。 此外，增加閘極電容量C ο X，減少耦合電容量Cj之方法 載於文獻3:11，$1111'〇13€〖31.，“八2.3卩|_定時控制電路“6111〇7 Cell Structure for 16Mb NAND EEPROMs," in TEDM' 90 Technical Digest, pp. 103-106，Dec. 1990 中。此文獻 3 中，載 有一種方法，其可在不改變字元線之間距的情況下，加寬 字元線的寬度（單元電晶體的通道長），並縮小字元線間的 距離。不過，此種方法有加工上的問題。 此外，另有一種方法藉由使寫入時單元所形成的p井爲 負偏壓，因而增長耦合電容量之空乏層，結果降低耦合電 容量冬大小。不過，耦合電容量約正比於耦合的内建電位 降與逆偏壓的和之平方根的倒數。因此，舉例而言，對於 6 V之通道電位，即使在P井上加上-2 V，耦合電容量僅降低 爲90%，不具有很太的效果。且爲了使負偏壓加在p井上， 需要多餘的電路、功率與時間。 -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -------^---------t------0 (請先閱讀背面之注意事項再/'本頁) ，4 185 3 8 A7 B7 以 五、發明説明（8 ) 上列舉增大耦合比B的種種方法，不過各自有其問 此外，文獻2與文獻4 中：T. Tanaka et al.，“A Quick Intelligent Program Architecture for 3 V-Only NAND-EEPROM,s,}, in Symp. VLSI Circuits Dig. Tech. Papers，June 1992, pp. 20-21，記載有以異於文獻 1 的方法 給定寫入時之寫入禁止的NAND單元之通道電位。換言 之，在文獻1中，藉由成爲浮接狀態的通道與字元線的電 容耦合，使通道電位增高。相對於此，在文獻2與文獻4 中’因晶片内之周邊電路的電荷絮浦（charge pump)而增壓 的寫入禁止電位由偵測放大器—蓮過位元線而直接加於通 道。 圖17表示包含文獻4之記憶體單元與位元線的偵測放大器 之電路圖，圖I8表示該NAND單元之記憶體單元的抹去 '讀 出、寫入動作的偏壓狀態。當寫入之際，在選擇之nAnd 單元的選擇字元線CG6(控制閘極線）處有電壓Vpp(i8V); 在非選擇字元線CG1〜CG8，及選擇閘極線sgi處有電壓 Vin(lOV) ’進行寫入的位元線有:不進行寫入的位元線 有Vmb(8V)，分別透過偵測放大器而加在上面。因此，在 寫入禁止的NAND單元之通道透過位元線與選擇閘極線， 有_§V.的固定電位加在上面。此時，選擇閘極線與非選擇字 元線的兔位Vm較不進行寫入的位元線之電位Vmb高2V之理 由在於.1，選擇閘極的臨界電壓約爲2已被窝入的單 元較進行寫入的單元，其NAND單元在位元線側的情沉， 考慮臨界電壓之故。 11 - 本紙張尺度適用中國國家榡準（CNS ) A4規格（2I0X297公釐 _----¾------ΪΤ------.^ (請先閱讀背面之注意事項再i*'本頁} 經濟部中央標準局員Η消費合作、社印製 418538 A7 B7 五 、發明説明（9 經 濟 部 中 k 標 準 局 貝 X 消 资 合 作 社 印 t [發明之解決課題] 文獻2舆文獻4的問題可舉以下兩點，第1個問題在於： 寫入禁止電位係由偵測放太器加於位元線上，因此，構成 偵測放大器的電晶體需爲高耐壓電晶體。當電源電壓Yu爲 uv的情況，有電源電壓Vcc爲輸入的電晶體其閘極氧化 膜的厚度’舉例而言，薄至120埃a因此，閘極長度很短， 換&之’能以嚴格的Ο 4μιη準則進行敦計。 另一方面，能耐得住寫入禁止電位8乂的電晶體，舉例而 言，氧化膜厚度達到200埃，閘極長度達到1μηι。換言之， 此電晶體需要以較爲寬鬆的0b苹則進行設計。因此，偵 測放大器的佈局面積增大，或是對應於細的間距之位元 線’對偵測放大器進行佈局非常困難。 第2個問題在於：爲透過位元線將寫入禁止電位輸入於通 道，需要在成爲路徑電晶體的非選擇字元線與選擇閘極線 處加上’昆^著各自臨界電壓的奇電壓。加高非選擇字元 線的電位會帶來如下問題：進行寫入的NAND單元之非選 擇單元處的誤窝入。因此，由於寫入禁止電位受到不發生 誤窝入的條件限制，其電位的容許範圍變窄。此外，加高 選擇閘極線之電位的話，由於進行寫入之NAND單元的通 道爲VssPV)，因此其閉極氧化膜會有相當大的電場加在上 面’引起選擇閘極之氧化膜被破壞。 有鑑於此，本發明之目的在於提供一種半導體記憶裝 置，其藉由浮接狀態的NAND單元之通道與字元線的電容 量耦合，提咼昇壓後的寫入禁止電位，進而可加大不發生 12- 本紙洛尺度適用中國國家標準（CNS ) A4規格（2l0X297公釐 -------_---"本-- (請先聞讀背面之注意事項再矿.本瓦) *va 線 ,—--------

I i» I mr . 4 185 3 8 A7 B7 五、發明説明（m ) 誤窝入容限，提高可靠度。 此外，本發明之目的在於提供一種丰導體記憶裝置’其 藉著由偵測放大器以外供给電位给NAND單元之通道，偵 測放大器之設計可適用嚴格的設計準則，因此可減小佈局 面積，降低成本。 [發明概述] 爲達成上述目的，本發明之半導體記憶裝置包含：記憶 體單元哮列，連接複數個電-可抹除的記憶體單元而構成記 憶體單元部件（memory cell unit)，該記憶體單元部件成矩陣 狀配列：選擇閘極，連接於選萚。閘極線，將前述各記憶體 單凡邵件連接於各位元線；預充電電路，連接於前述位元 線的第一節點，當資料寫入時以一個較電源電壓爲高的預 充電電壓供給於前述位元線；及閂鎖電路，透過轉換閘極 而連接於前述位元線的第二節點，將寫入前述記憶體單元 的資料保持住。其特徵在於當資料寫入時，構成被選擇的 記憶體單元部件之記憶體單元的全部通道被充電至前述預 充電電壓。 此外’本發明之半導體記憶裝置包含：記憶體單元陣 列，連接複數個電-可抹除的記憶體單元而構成記憶體單元 部件？該記憶體單元部件成矩陣狀配列；選擇閘極，連接 於選擇閘極線’將前述各記憶體單元部件連接於各位元 線*行選擇機構’選擇前述記憶體單元陣列之字元線與前_ 述選擇開極線；電壓產生電路，連接於該行選擇機構，產 生一弟一電壓與—寫入電壓，該第—電壓較電源電壓高了 -13- 本紙張尺度適用中國國家標準（CNS) A4規格（2|0><297公嫠） (請先閱讀背面之注意事項再〆Λ.本頁) 丁 -濟部中央標率局負工消費合作杜印製

I A 185 3 8 A7 B7 經濟_部中央標準局一貝工消費合作衽印¾ 五、發明説明（11 至少相當於選擇閘極的臨界電壓値；及列選擇機構，選擇 前述記憶體單元陣列的前迷位元線。其特徵在於當資料寫 入該記憶體單元時，在非寫入位元線處有電源電壓供給， 由前述电要產生電路有則述第一電壓供給於前述選擇閘極 線，非寫入位元線所連接的記憶體單元部件内之前述記憶 體單元的通道電位被充電至—預充電電位，該預充電電位 較非窝入位元線的電位與前述選擇閘極的臨界電壓兩者的 差分電壓爲大，然後前述電壓產生電路所產生的前述寫入 電壓供给於選擇的記憶體單元部件内之字元線，成爲浮接 狀的該圮憶體單元之通道由〜於與此字元線的電容量耦 合，變成高於前述預充電電位，而成爲寫入禁止電位。 &換言之，本發明將記憶體單元部件之通道在成爲浮接狀 態前之預充電電壓提高。因此，可提高通道與宇元線之電 谷量耦合後的寫入禁止電位3故加大不發生誤寫入的容 限，提高可靠度。 此外，不透過偵測放大器而將高於電源電壓的預充電電 壓加在位元線上。因此，不需要利用高耐壓電晶體構成偵 測放大奋。藉此，偵測放大器之設計可適用嚴格的設計準 則，減小傳局面積。 [I示、之簡單説明] 藉由下文的描述以及附圖，當能對前述本發明的目的、 優點、以及特徵更加明瞭，其中： 圖1關於本發明之第1實施例，其表示圖8的主要部份之 電路圓； -14· 良紙伕尺度適用中國國家標準（CNS ) A4规格（2!〇χ 297公釐 -------_----▼装------1T------Μ t請先閱讀背面之注意事項再Λ..本頁j 8 185 3 五、 發明説明（12 A7 B7 Μ濟部中央標準局員工消費合作社印絮 圖2關於第I實施例，其矣千固 再表7F圖1所不的電路當窝入時的 €位波形； 圖3關於本發明之第2實施例，其表示圆m示的電路# 巧入時的電位、波形； 免圖4關於本發明之第3實施例1表示圖i所示的電路當 1入時的電位波形； 圖5關於本發明之第4…’其表示圖i所示的電路當 1入時的電位波形； 圖6關於本發明之第5實施例’其表示圖【所示的電路當 巧入時的電位波形； -- 圖7關於本發明之第6實施例，其表示圖t所示的電路當 辱入時的電位波形； 圖8表示本發明之方塊圖； 阖9表示本發明之主要部份的電路圖： 圖H)關於本發明之第7實施例，其表示圖9所示的電路當 考入時的電位波形； 、圏11關於本發明之第8實施例，其表示圖9所示的電路當 贫入時的電位波形； 圖12關於本發明之第9實施例，其表示圖9所示的電路當 窝入時的電位波形； 圖l〕（a)表不習知的記憶體單元陣列之方塊圖，圖i3(b)表 爪圖】3(a)所示的頁緩衝器之方塊圖； 圖14(a)爲用以說明圖13(a)之動作的圖；圖14(b)表示圖 13(a)之各動作時的偏壓； 15 本紙張尺度適用中國U家標準（CNS ) Α4規格（210Χ 297公釐） -------^---:¾衣------ΐτ------^ (請先閱讀背面之注意事項再\ 本頁) 4^8538 A7 B7 __ 五、發明説明（13 ) 圖15表示圖13(a>中讀出時的動作信號之波形圖； 圖16用以説明供給於圖13(a)所示的選擇單元之通道的寫 入禁止電位偏壓條件； 圖17表示習 > 的偵測放大器之電路圖； 圖18表示圖17所示的電路在各種動作時的偏壓情況。 [圖示中之參照數號] 1——記憶體單元陣列； 2 ....位元線控制電路； 3 ....行解碼器； 6 ....列解碼器： — 8 ....定時控制電路； 9.. ..昇壓電路； 1 1…..NAND單元； 12.. ...資料閂鎖電路： 13.. ...偵測放大器； 14.. …預充電電路（電晶體Q1); BL.…位元線：

Vpre..預充電電壓； Q2、Q3、Q5.…電晶體； ST1 ' ST2........選擇閘極電晶體；

TrO~Trl5.........單元電晶體； CS.....源極線； SSL、GSL….....選擇閘極線。 [較佳實施例之詳細說明] -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（2】0X297公龙） -------^---:¾衣------1T------0 (請先閱讀背面之注意事項再产.本頁) 經濟部中央榡準局貝工消費合作社印製 418538 A7 B7 翅濟部中央榡率局員工消費合作社印裴 五、發明説明（14 (第1實施例） 圖.8表示本發明所適用的半導體記憶裝置的構造。記憶體 單疋陣列1包含：複數個NAND單元，未示於圖中，在行方 向與列方向成、麵陣狀配置；連接於該等NanD單元的字元 線、位元線、選擇閘極線與源極線。這些記憶體單元陣列 1處有位元線控制電路2 '作爲行選擇機構的行解碼器3、 基板電位控制電路4連接β前述位元線控制電路2主要係由 CMOS正反器電路所構成。此正反器電路用以進行以下動 作’應寫入記憶體單元的資料之閂鎖、用以檢測位元線之 電位的偵測動作；寫入後用以確致讀出的偵測動作；及再 寫入資料的閂鎖。在此位元線控制電路2處連接有作爲資 料輸出入緩衝器5及列選擇機構的列解碼器6。 位址緩衝器7連接於前述行解碼器3及列解碼器6 ^來自 位址緩衝器7的位址信號供给於行解碼器3及列解碼器6。 此等行解碼器3及列解碼器6因應於位址信號，選擇記憶趙 單元陣列1之預定的字元線、位元線。 定時控制電路S產生用以控制半導體記憶裝置的寫入動 作、讀出動作、確認動作等的信號。昇壓電路9連接於前 述行解碼器3與記憶體單元陣列丨a此昇壓電路9因應於由 定時蟑制電路S所供給的信號，作爲電壓產生電路由電源 €壓Vcc產生寫入電壓Vpgm、Vpass、位元線之預充電電壓 Vpre、電位Vtg等。 前述基板電位控制電路4控制記憶體單元陣列1所形成的 P型區域（P基板或p井）的電位。 -17- 本纸張尺度適用中國國家標準（CNS ) A4規格（2丨οχπ7公釐） „----¾衣------1T------^ I (請先聞讀背面之注意事項再頊寫本頁) A7 418538 B7 五、發明説明（15 ) (請先閒讀背面之注意事項再Ji.本頁) 圖1關於本發明的第一實施例的電路圖，其表示圖8的主 要部份。此電路包含：資料閂鎖電路12與預充電電路14， 該資料閂鎖電路12具有：NAND單元1 1、位元線BL及偵測 放大器13。 V ' 換言之，在圖1中，位元線BL處有N AND單元11連接。此 NAND單元11係由單元電晶體TrO〜Trl5與記憶體單元之源極 線CS所構成，該單元電晶體TrO〜Trl5具有：選擇閘極電晶 體ST1、ST2，及積層閘極型的FETMOS構造。前述單元電晶 體TrO〜Tr 15共有互相的源極、汲極區域，成串聯連接。單 元電晶體Tr〇之汲極透過選擇閘-極電晶體ST1而連接於位元 線，單元電晶體Trl5之源極透過選擇閛極電晶體ST2而連接 於源極線CS。單元電晶體Τι·0〜Tr 15之控制閘極分別連接於 字元線WL0〜WL15，選擇閘極電晶體ST1、ST2之閘極分別 連接於選擇閘極線SSL、GSL。 經濟部中央標準局負工消費合作社印裂 在前述位元線BL之節點N4，有構成預充電電路14的 NMOS電晶體Q1之源極連接於該處。此電晶體Q1係用以對 位元線B L預充電的兩耐壓電晶體5其没極處有昇壓電路9 所輸出的預充電電壓Vpre供給。此外，在電晶體φ的閘極 處有控制信號F1供給3當電源電壓Vcc定爲3.3 V的情況，前 述肩充電電恩Vpre設定爲.，舉例而言，6V。 另一方面，前述位元線BL之一端與節點N3之間，有 NMOS電晶體Q2、Q3争聯連接。前述電晶體Q2爲空乏型高 耐壓電晶體’前述電晶體Q3爲南对壓電晶體。此等電晶體 Q2、Q3係由控制信號F2、F3所控制。前述節點N.3處有 -18- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 418538 __B7 五、發明説明（16 ) PMOS電晶體Q4的汲極接於該處。此電晶體q4的源極處有 電源電壓Vcc供應，閘極處有控制信號f4供給。此電晶體 Q4在資料讀出時作爲位元線的負荷電晶體使用。 NMOS 電晶葶 Q5〜Q9 ' Q12、Q13 及 PMOS 電晶體 Q10、Qi j 共同構成閂鎖電路12。其中’前述電晶體qi〇、qu、q12、 Q13構成偵測放大器13。前述電晶體q10、q12之汲極連接 於節點N1 ’此節點N1連接於輸出/輸入線丨/〇。前述節點N1 與節點N3之間連接有前述電晶體q5。此電晶體卩5之聞極處 有控制信號F5供給。前述節點N3與接地電位Vss之間連接有 前述電晶體Q6。此電晶體Q6冬蛸極處有控制信號F6供給。 刖述節點N1與前述電晶體Q1、Q13之汲極（節點N2)之間連 接有前述電晶體Q7、Q8。電晶體Q7之閘極處有控制信號F7 供給’電晶體Q8之閘極處有控制信號p8供給。前述電晶體 Q7、Q8之連接點與接地電位Vss之間連接有前述電晶體 Q9。此電晶體Q9之閘極處連接有前述節點Ν3 β 以下説明上述構造的動作。 圖2表示圖1所示的電路當寫入時的電位波形圖。當寫入 動作開始時，首先，寫入資料由輸出/輸入線1/〇載入偵測 放大器13。結果，進行寫入的位元線之偵測放大器的節點 Ν 疋成Vss(OV) ’不進行寫入的位元線之偵測放大器的 節點N1被設定成Vcc(3.3V)。 - 其次，位元線預充電信號F1變成預充電電壓Vpre加上臨 界電壓VthQl(時間tl)。此電位’舉例而言，爲8V。此時， 電晶體Q2、Q3、Q5成爲0FF狀態。結果，位元線壯被預充 -19- 本紙張尺度適用中國國家標準（CNS ) A規格（210X 297公楚） -------_---k------IT------0 (请先閣讀背面之注意事項再扣.本頁) 經濟部中央標隼局貝工消費合作社印製 4 18 5 3 8 A7 經濟部中央標率局員工消費合作社印製 B7五、發明説明（17 ) 電至預充電電壓Vpre(6V)。同時，選擇NAND單元之字元線 - WLO〜WL15、選擇閘極線SSL亦昇至Vpass(8V)。結果，構成 選擇NAND單元之全部電晶體的通道（包含源極與汲極區域） 的電位變成Vpre(6V)。不過，較預充電電壓Vpre高出以下 値的電壓被輸入於選擇NAND單元的字元線WLO〜WL15、選 擇閘極線SSL，該高出來的部份爲選擇閘極之電晶體的臨界 電壓大小，及窝入後之單元電晶體的臨界電壓大小。此 外，即使考慮預充電電壓Vpre在各電晶體的臨界電壓降 低而設足足夠南之電位的情況5各電晶體之闊極電壓亦 可爲預充電電壓Vpre。 〜〜 如上所述，位元線及NAND單元被預充電之後，位元線預 充電信號F1由Vpre +VthQl(8V)降低爲接地電位Vss(OV)。因 此，位元線與NAND單元的通道變成浮接狀態（時間t2)。 以下以字元線WL2爲例，説明關於它的寫入動作。字元 線WL2由Vpre +Vthcell(8V)上昇爲寫入電壓Vpgm，舉例而 言，18V(時間t3)。相伴於此，單元電晶體Tr2之通道電位 由於通道與字元線WL2之電容量耦合而昇壓。當單元電晶 體Tr2之通道電位上昇之際，相郝的單元電晶體Trl、Tr3爲 截止，舉例而言，單元電晶體Ττ2之通道與字元線WL2之電 容i輕合比Β爲.0.5的話.，單元電晶體Tr2之通道電位爲 6V+(18V-8V)x0.5 = l IV。爲充份進行此種截止，字元線 WL1、WL3之電位由Vpre + Vthcell(8V)降低爲，舉例而言，. Vcc(3.3V)。關於此點，在第二實施例中加以説明。 其次，位元線與偵測放大器之間的轉換閘極之控制信號 -20- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) .~. .. -抑衣 訂 i 纟 (讀先閱讀背面之注意事項再舻本頁) 經谛部中央標準局貝工消費合作社印製 4 185 3 8 at B7五、發明説明（18 ) F2、F3、F5成爲高値，電晶體Q2、Q3、Q5導通（時間t4>。 此時，控制信號F2、F3、F5之電位分別定爲電源電壓Vcc、 Vcc或Vtg、Vcc或Vtg。電位Vtg爲接地電位與電源電壓之間 的電位，舉例、而言，可定爲1.8V。電晶體Q2、Q3、Q5導通 的話，根據蓄積於偵測放大器Π的寫入資料，位元線BL之 電位會變化。換言之，進行寫入的情況，偵測放大器13之 節點NI爲接地電位Vss(0 V)，故位元線BL放電，變成接地電 位Vss(0 V)。結果，連接於此位元線BL的NAND單元之通道 亦變成接地電位。因此，單元電晶體Tr2由於通道與控制閘 極之間的電位差爲18 V之故，電¥會注入浮動閘極而進行 寫入。 另一方面，不進行寫入的情況下，偵測放大器13的節點 N1爲電源電壓Vcc(3.3V)，因此，位元線BL保持預充電電壓 Vpre(6V)。結果，連接於此位元線的NAND單元之通道不會 放電，保持在浮接狀態。藉此，即使18 V加在字元線WL2之 上，單元電晶體Tr2的通道亦保持爲高値（1 IV)。因此，字 元線WL2與單元電晶體Tr2之通道間的電壓爲7V，電子不會 注入單元電晶體Tr2的浮動間極。 然後，關於字元線WL2的記憶體單元之寫入結束的話， 字 .绛 WLO、WL1、WL3〜WL15 由電位 Vpre +Vthcell(8V)重 設爲接地電位Vss(0 V)，選擇字元線WL2由寫入電壓Vpgm重 設爲接地電位Vss(OV)(時間t5)。此外，選擇閘極線SSL由電 位Vpre +Vthssl(8V)重設爲接地電位Vss(OV)。然後，控制信 號F5由電源電壓Vcc或電位Vtg降低爲接地電位Vss，偵測放 -21 - (請先閱讀背面之注意事項再护.本頁) 本紙乐尺度通用中國國家標準（CMS ) A4規格（公釐） 4 185 3 8 A7 B7 經身部中央標準局貞工消費合作社印掣 五、發明説明（19 ) 大器13與位元線BL由電晶體Q5分離（時間t6)。 其次’控制信號F6由接地電位Vss變成電源電壓vcc，不 進行寫入的位元線透過電晶體Q 6而放電（時間17 )。然後， 實行寫入確成。此窝入確認並非本發明之要旨所在，故省 略其說明。 此外，寫入確認係與美國專利5,361，227或前述文獻4所载 的方法相同。 以前述電晶體Q2、Q3作爲高耐壓電晶體的理由如下：抹 去時位元線，舉例而言，變成20 V的高電壓。在那個時 候’爲使咼電墼不加在偵'測放t器側的電路，電晶體Q2.、 Q3兼有緩衝器的任務。再者，此等電晶體q2、印由寫入時 供給於位元線的高電壓之預充電電壓而保護偵測放大器。 根據上述實施例，在位元線BL之一端連接有作爲預充電 電路14的電晶體Q卜當資料寫入時透過此電晶體Q1而對位 元線充電至較電源電壓Vcc爲高的預充電電壓Vpre。因此， 由於NAND單元之所有通道均能充電至預充電電壓Vpre，提 高了與字元線電容量耦合後的寫入禁止電位，增大了不會 造成誤寫入的容限。 此外，預充電電壓Vpre係透過設於位元線bl之一端的預 充戈.電路14而供給予位元線BL，並未透過偵測放大器。因 此’不需要使偵測放大器高耐壓化。藉此，構成偵測放大 器的電晶體可適用最小設計準則，故可縮小佈局面積。 此外，預充電電路1 4之電路僅需一個電晶體Q1即可。因 此，即使位元線的間隔較爲狹窄，亦可輕易地對電晶體Qi -22- 表紙張尺度適用中國國家標準（CMS) A4規格（2丨〇>< 297公疫） -------_---敕------，玎------^ (請先B4讀背面之注意事項再0、本頁} 經身部中央標準局貝工消費合作社印裂 4 18 5 3 8 a7 B7 五、發明説明（2G ) 進行怖局3 (第2實施例） 圖3表示圖1所不的電路當寫入時的電位波形。在# 例中，對吗元線予以預充電至預充電電嚴 受 Vpre +VthQl(8V)，接著一直到構成位元線及NAND單元之所有+ 晶體的通道成爲浮接狀態爲止（時間tl〜t2) ’其操作方式^ 於實施例1，因此省略其説明。 如上所述，當位元線與N AND單元之通道爲浮接狀態，舉 例而言，説明關於字元線WL2進行寫入的情況。此情況 下，字元線WL1與WL3之電位j^'Vpre十Vthcell(8V)降爲電源 電壓Vcc(3.3V)(時間t21)。結果，單元電晶體Trl、Tr3迅速 地截止，單元電晶體Tr2之通道自NAND單元分離。其中， 異於第一實施例者在於··第一實施例中字元線WL1與WL3之 電位設定成略高於Vpre +Vthcell的情沉，即使將字元線WL2 之電位上昇至Vpgm，單元電晶體Tr i、Tr3亦立即截止；相 對於此，第二實施例中，當字元線WL之電位上昇的同時’ 單元電晶體Trl、Tr3立即截止。 字元線WL1與WL3之電位甴8V降爲3.3V後，字元線WL2之 電位由Vpre +Vthcell(8V)上昇至窝入電壓Vpgm(時間t3)，舉 例涵言，18 V。使字元線.WL2之電位上昇的時間可定爲同於 字元線WL1與WL3之電位由8V降爲3.3V的時間（t21)。伴隨著 字元線WL2之電位上昇，單元電晶體Tr2之通道電位由於通 道與字元線WL2的電容量耦合而昇壓。舉例而言，單元電 晶體Tr2之通道與字元線WL2的電容量耦合比爲0.5的話，會 -23 良紙張尺度賴帽财樣率（CNS ) A4規格（2mx 297公疫） 11~衣------------^ f靖先¾¾背面之注意事項再i*.本頁) A 185 3 8 A7 B7 五、發明説明（21 經 :濟 部 t 標 準為 員 工 消 費 合 作 印 % 變成6V+(18V-8V)x0.5 = llV。當單元電晶體Τι·2之通道上昇 爲11V之際，鄰接的單元電晶體Trl、Tr3會截止，因此，單 元電晶體Tr2之通道的電荷不會洩漏至鄰接的電晶體Trl、 Tr3。故單元f晶體Tr2之通道電位被高效率地昇壓。 T. -S. Jung etc，“A3. 3V 128Mb Multi-Level NAND Flash Memory for Mass Storage Applications,5, in ISSCC-Dig. Tech. Papers，Feb. 1996, pp. 32-33。（文獻5)中，載有使鄰接於選 擇字元線的字元線之電位降至接地電位Vss(OV)，僅使不進 行窝入的記憶體單元之通道的電位昇壓之技術，此技術稱 爲LSB(Local Self Boost)。不過，"在此文獻5中，鄰接於選 擇字元線的字元線降至接地電位Vss(OV)。因此，無法進行 隨機頁寫入。通常，對於NAND單元的寫入係自遠離位元 線的接觸點之單元源極線側的記憶體單元依次地寫入。相 對於此，所謂隨機頁寫入者係指對於NAND單元之記憶體 單元隨機地進行寫入。 文獻5的情況下，當對於位元線接觸點近側之記憶體單元 進行寫入之後，相較於該記憶體單元，單元源極線侧的記 憶體單元之資料寫入較爲被許可。但是，當鄰接於選擇字 元線的字元線之電位被降至接地電位（0V)時，假設相較於 選廣字元線，位於位元線側的鄰接字元線所連接的記憶體 單元上已有資料窝入的情況下，該單元電晶體之閘極爲 0V，臨界電壓約爲2V，因此會截止。故電位（0V)不會加在 由位元線進行寫入的選擇單元之通道。因此，異於文獻5 所載的内容，隨機頁窝入係不可能。 -24- 本紙張尺度適用中國國家標準（CNS } A4規格（210X 297公釐） -------___——家------"------0 (讀先閱讀背面之注意事項再〆，.本頁) 經濟部中央標隼局員工消費合作社印聚 4'8 5 3 8 A7 B7五、發明説明（22 ) 另一方面，本實施例中，將窝入電壓Vpgm供給予選擇字 元線WL2之際，鄰接於選擇字元線WL2的字元線WL1、 WL3之閘極電位由Vpre +Vthcell(8V)降至電源電壓 Vcc(3.3V)。因、此，較選擇字元線WL2位於位元線側之字元 線WL1所連接的單元電晶體Trl當位元線BL的電位變成0V時 則導通。因此，即使進行隨機頁窝入，亦可由位元線供给 接地電位Vss(OV)予進行寫入的NAND單元内之選擇單元的 通道* 此外，對於字元線WL0進行寫入的情沉，相鄰的字元線 WL1由Vpre +Vthcell(8V)降爲電ϋ電壓（13V)。此時，可將 選擇閘極線SSL由電位Vpre +Vthcell(8V)降爲電源電壓 (3.3V)。將選擇閘極線SSL降至電源電壓（3.3V)在第3實施例 中説明。 如上所述，將寫入電壓Vpgm供給予選擇字元線WL2之 後，同於第1實施例者，連接於位元線與偵測放大器之間 的電晶體Q2、Q3、Q5導通，根據被偵測放大器所閂鎖的資 料位元線之電位被控制。之後的動作同於第1實施例，在 此省略其説明。 根據上述第2實施例，當寫入電壓Vpgm供給予選擇字元 線JWL2之際，鄰接於選擇字元線的字元線之閘極電位由 Vpre +Vthcell<8V)降爲電源電壓（3.3 V)，但並未降至接地電 位。因此，當由位元線供給接地電位Vss(OV)至選擇單元的 通道之際，由選擇單元位元線側之鄰接單元導通之故，可 供給接地電位Vss(OV)至選擇單元的通道。因此，随機頁寫 -25- 本纸張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐) (請先閲讀背面之注意事項再广，'本頁) 4 185 3 8 A7 B7 五、發明説明（23 ) 經 '濟 部 t ▲ 標 準 局 貝 工 消 费 合 作 印 Μ 入係爲可能。 (第3實施例） 圖4表示圖1所示的電路當寫入時的電位波形。在此實施 例中，將位元、線預充電至預充電電壓Vpre(6V)，使位元線 與NAND單元之通道爲預充電電壓Vpre(6V)的浮接狀態之動 作爲止的時間（時間tl〜t2)，其動作同於第1實施例，在此 省略其説明。 如上所述，當位元線與NAND單元之通道爲浮接狀態的期 間，舉例而言，説明關於字元線WL2所進行的窝入動作。 字元線WL1、WL3之電位由Vpre >Vthcell(8V)降爲電源電壓 (3.3V)(時間t21)。結果，單元電晶體Tr2之通道由於單元電 晶體Trl與Tr3截止之故，由NAND單元分離。在此同時，選 擇閘極線SSL之電位亦由Vpre +Vthssl之8V降爲電源電壓 (3.3V)。結果，選擇閘極之電晶體ST1截止，NAND單元由 位元線分離。 當字元線WL1、WL3之電位由8V降爲3.3V之後，字元線 WL2之電位由Vpre +Vthcell(8V)上昇至寫入電壓Vpgm，舉 例而言，18V(時間t3)。使字元線WL2之電位上昇的時間可 設定成同於字元線WL1、WL3之電位由8V降爲3.3V的時間 (時間t21)。伴隨著字元線WL2之電位的上昇，單元電晶體 Tr2之通道的電位由於通道與字元線WL2之電容量耦合而昇 壓。舉例而言，單元電晶體Tr2之通道與字元線WL2之電容 量耦合比B爲0.5的話，爲6V+(18V-8V)x0.5 = llV。當單元電 晶體Tr2之通道的電位上昇至1IV之際，由於相鄰的單元電 -26- 本紙張尺度適用中1國家椋準（CNS ) Α4規格（2丨0>< 297公釐） -------；---------'訂------線 (請先閲讀背面之注意事項再本頁) 4 18538 經谛部中央標準局貝工消费合作社印製 五、發明説明（24 ) ----- 晶體Trl、Tr3爲截止，因此單元電晶體Tr2之通道電荷不會 洩漏至相鄰的單元電晶體Trl、Tr3。故單元電晶體了^之^ 道電位被有效率地昇壓。 其次，同於、則述第1實施例，位元線與偵測放大器之間的 轉換開極之控制信號F2、F3、F5成爲高値’電晶體以、 Q3、Q5導通（時間t4)。此時，控制信號F2、η、η之電位 分別定爲電源電壓Vcc、Vcc或vtg、Vec或Vig。電位％爲接 地電位與電源電壓之間的電位，舉例而言，可定爲】.代。 電晶體Q2、Q3、Q5導通的話，根據問鎖於偵測放大器丨3的 資料，位元線BL之電位被控制V-換言之，進行資料窝入的 情況，節點N1爲接地電位Vss(0 V)，故位元線BL放電，變成 接地電位Vss。結果，構成連接於此位元線的NAND單元 之所有電晶體的通道變成接地電位。因此，單元電晶體Tr2 由於通道與控制閘極之間的電位差爲18V之故，電子會注 入浮動閘極而進行窝入。 另一方面’不進行寫入的情況下，節點N〖爲電源電壓 Vcc(3.3V)，因此’位元線BL保持爲預充電電壓Vpre(6V)。 此時’鄰接位元線間的電容量耦合比C定爲〇. 6，考慮未進 行寫入的位元線被進行寫入的位元線夾住的最壞情形3未 進j亍寫入的位元線由預充電電壓Vpre(6V)降爲Vpre-(Vpre-Vss)x〇6V-(6V-0V)x0.6=2.4V。不過，由於混合基板偏壓效 果之選擇閘極電晶體ST 1的臨界電壓約高達2 V，故保持截 止狀態。若有必要，可將選擇閘極線SSL之電位降至電源電 壓 Vcc與接地電位Vss之間的電位Vst，舉例而言，降至約 (讀先閱讀背面之注意事項再>*,.本頁〕 I - - I · - I-- 裝 、-° 線 ___ - 27 - 本紙張尺度ϊΐ财關緒CNS ) ( 21GX297公釐） 4 185 3 8 A7 A7 __________一 B7 五、發明説明（25 ) 經濟部中央樣準局員工消费合作社印製 2V，而使電晶體ST1之截止更爲確實。結果，連接於此位 元線的NAND單元之通道亦不會放電，保持爲浮接狀態。 因此’即使18V加在字元線WL2之上，單元電晶體Tr2之通 道亦保持爲1I V的鬲値，因此，字元線WL2與浮接狀態的單 元電晶體Tr2之通道間的電壓爲7V，單元電晶體Tr2不會被 寫入。 Η 與選擇字元線WL2相關之記憶體單元的寫入結束後之動 作同於實施例1的時間t5〜t7之動作，在此省略其説明。 根據上述第3實施例，將位元線充電至預充電電壓Vpre之 後，根據寫入資料而使位元線的電荷變化之際，選擇閘極 線工電位被降到電源電壓Vcc以下，選擇閘極電晶體被設定 成截止狀態。因此，爲使NAND單元能自位元線分離，舉 例而言，保持高値的位元線所鄰接的位元線保持低値的情 況，由於位兄線相互之間的耦合雜訊，即使保持高値的位 疋線之電位下降，亦能充份地防止NAND單元之通道放 電，因而防止不進行寫人的記憶體單元被誤窝人的情況。 (第4實施例） 圖5表示圖1所示的電路當窝入時的電位波形。在此實施 例中，將位7C線預充電至預充電電壓Vpre(6 v)，使位元線 與卿D單元之通道爲财電電壓Vpre(6 v)之動作爲止的時 間（時間其動作同於第i至第3實施例，在此省略其 説明。在第1至第3實施例中，位元線預充電信號F1在時間 t2’由Vw+VthQ1(8v)降爲接地電位Vss。但是，在此實施 例中L 7L線預充％信號F1在時間t2以後_直保持爲e (請先閱讀背面之注意事項再^:>_冬頁) ----- 、17 線 _____ -28- 經濟部中央標準局貝工消費合作社印製 4 185 3 8 a? B7五、發明説明（26 ) +VthQl(8V)，位元線持續地被充電。 如上所述，當位元線與NAND單元之通道爲被充電狀態的 期間，舉例而言，説明關於字元線WL2所進行的寫入動 作。字元線WL1、WL3如實施例3中説明者，其電位由Vpre +Vthcell(8V)降爲電源電壓（3.3V)(時間t21)。結果，單元電 晶體Tr2之通道由於單元電晶體Trl與Tr3截止之故，由 NAND單元分離。在此同時，選擇閘極線SSL之電位亦由 Vpre +Vthssl之8V降爲電源電壓（3.3V)。結果，選擇閘極之 電晶體ST1截止，NAND單元由位元線分離。 當字元線WL1、WL3之電位由3 V降爲3.3 V之後，字元線 WL2之電位由Vpre +Vthcell(S V)上昇至寫入電壓Vpgm，舉 例而言，18V(時間t3)。使字元線WL2之電位上昇的時間可 設定成同於字元線WL1、WL3之電位由8V降爲3.3V的時間 (時間t2 1)。伴隨著字元線WL2之電位的上昇，單元電晶體 Tr2之通道的電位由於通道與字元線WL2之電容量耦合而昇 壓。舉例而言，單元電晶體Tr2之通道與字元線WL2之電容 量耦合比B爲0.5的話，爲6V+(18V-8V)x0.5 = llV。當單元電 晶體Tr2之通道的電位上昇至11V之際，由於相鄰的單元電 晶體Trl、Tr3爲截止，因此單元電晶體Tr2之通道電荷不會 洩ϋ至相鄰的單元電晶體Trl、Tr3 :故單元電晶體Tr2之通 道電位被有效率地昇壓。 然後，位元線預充電信號F1由Vpre +VthQl(8V)降至接地 電位Vss，位元線成爲浮接狀態（時間t4)。與此同時，配置 於位元線與偵測放大器之間的電晶體Q2、Q3、Q5之控制信 -29- 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） I.------_---.M------ΐτ------故： {請先聞讀背面之注意事項再一J·.本頁〕 1 4 185 3 8 a? ---- B7 經濟部中央標隼局負工消費合作社印來 五、發明説明（27 ) 號F2、F3、F5成爲高値，電晶體q2 ' q3、q5導通。 與選擇字元線WL2相關之記憶體單元的寫入結束後之動 作同於實施例3的時間t5〜t7之動作’在此省略其説明。 根據上述實、族例，資料由偵測放大器被傳送到NAND單元 爲止’將預充電電壓供给予位元線BL。因此，防止位元線 之電位洩漏，而確實地傳送資料。 (第5實施例） 圖6表示圖1所示的電路當寫入時的電位波形。該圖中， 被供給寫入資料的寫入位元線、及此位元線所連接的 NAND單元相關的預充電間始…T至寫入結束爲止（時間 tl〜t7)，係同於第3實施例。 相對於此’被供給非窝入（寫入禁止）資科的非寫入位元 線’將位元線BL預充電至預充電電壓Vpre(6V)，同時將構 成選擇NAND單元之所有電晶體的通道之電位定爲預充電 電壓Vpre(6V)之後》成爲浮接狀態之動作（時間tl〜t2)係同 於第3實施例。不過，其後電晶體Q1、Q4的控制不相同。 換言之，當寫入位元線側進行寫入動作的期間，由於可 防止非寫入位无線之電位下降’因此，連接於非寫入位元 線的電晶體Q1或電晶體Q4導通（時間t2~t42，或時間 UL~t41)。但是，條件是此時流往電晶體Q1或Q4的位元線 之充電電流變得較進行寫入的位元線之偵測放大器的電晶 體Q12所流過的電流爲小。因此，以電晶體Q1作爲負荷電 晶體的情況，其閘極電位作爲Von 1單元（較接地電位略高的 電位），舉例而言，使電晶體Q1在次臨界（sub-threshold)區 -30- HI —^n · — {請先閱讀背面之注意事項再;>.·本頁) 丁 -0 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標隼局負工消費合作社印製 A 185 3 ο A7 B7五、發明説明（28 ) 域動作。使用電晶體Q4的情況亦相同，其閘極電位作爲 Von2(較電源電位略低的電位），舉例而"1" ’使電晶體Q4在 次臨界區域動作。 藉由上述辑造，可缓和不進行窝入的位元線之電位降 低。結果，此非寫入位元線所連接的NAND單元之通道亦 不放電而處於浮接狀態，換言之，保持爲高値。因此，即 使寫入電壓18V加在字元線WL2上，單元電晶體Tr2之通道 亦保持在11V的高値，故字元線WL2與浮接狀態的單元電晶 體Tr2的通道之間的電壓爲7 V，電子不會注入單元電晶體 Tr2。 — 與選擇字元線WL2相關之記憶體單元的寫入結束後之動 作同於實施例3的時間t5〜t7之動作，在此省略其説明。 根據上述實施例，寫入資料的位元線在寫入動作中，將 電位供給予不進行寫入的位元線，因此，可緩和非寫入位 元線之電位降低。 (第6實施例） 圖7表示圖1所示的電路當寫入時的電位波形。該實施例 之動作方式幾乎同於第3實施例，不過，電晶體Q2、Q3、 Q5的動作時間異於第3實施例。換言之，此實施例中，將 寫入_電壓加至選擇單元的字元線之前，使電晶體Q2.、Q3、 Q5定爲導通狀態。 位元線BL被預充電至Vpre(6V)之同時，選擇NAND單元之 所有通道的電位變成Vpre(6V)，位元線與NAND單元被預充 電的話，位元線預充電信號F1之電位由Vpre +VthQl(8V)降 -31 - -------^---------1T------0 (請先閱讀背面之注意事項再βΛ本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 4 185 3 8 A7 B7 五、發明説明（29 ) 經 :濟 部 t 央 標 準 員 工 消 費 合 作 社 印 製 至接地電位Vss，位元線與NAND單元之通道變成浮接狀態 (時間t2)。 其次，配置於位元線與偵測放大器之間的電晶體Q2、 Q3、Q5之控制信號F2、F3、F5成爲高値，電晶體Q2、Q3、 Q5導通（時間t23)。此時，控制信號F2、F3、F5之電位分別 _定爲電源電壓Vcc、Vcc或Vtg、Vcc或Vtg。電位Vtg爲接地電 位與電源電壓之間的電位，舉例而言，可定爲1.8V。 接著，根據儲存於偵測放大器Π的資料而控制位元線的 電位。換言之，進行窝入的情況，節點N1爲接地電位 Vss(OV)，故位元線BL放電，變'咸接地電位Vss。結果，連 接於此位元線的NAND單元之通道亦變成接地電位。另一 方面，不進行寫入的情況，由於節熟N1爲電源電壓 Vcc(3.3V)，故位元線BL保持爲預充電電壓Vpre(6V)。 舉例而言，對字元線WL2進行寫入的情況，字元線WL1與 WL3之電位由Vpre +Vthcell(8V)降至電源電壓Vcc。結果， 不進行寫入的單元電晶體Tr2之通道由於單元電晶體Trl與 Tr3截止，自NAND單元分離出來。與此同時，選擇閘極線 SSL之電位亦由Vpre +Vthcell(8V)降至電源電壓Vcc(3.3V， 時間t21)。結果，電晶體ST1截止，不進行寫入的NAND單 元每元線分離出來。 字元線WL1與WL3之電位由8V降至3.3V之後，字元線WL2 之電位由Vpre +Vthcell(8V)昇至寫入電愿Vpgm，舉例而 言，18 V(時間t3)。相伴於此，不進行寫入的單元電晶體 Tr2之通道的電位由於通道與字元線WL2之電容量耦合，舉 32 本纸俵尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） --------^---:裝-----.丨訂------線 (讀先閱讀背面之注意事項再i#v本頁) 經濟部中央標準局員工消費合作社印5Ϊ 4 ! 8 D 3 p A7 B7五、發明説明（30 ) 例而言，昇壓至1IV。當單元電晶體Tr2之通道的電位昇至 11V之際，由於相鄰的記憶體單元電晶體Tr 1、Tr3截止，單 元電晶體Tr2之通道的電荷不會洩漏至相鄰的單元電晶體， 而被高效率地、昇壓。 另一方面，關於進行寫入的單元電晶體Tr2，由於通道與 控制閘極之間的電位差爲18V，故電子注入浮接狀態而進 行寫入。 與字元線WL2相關之記憶體單元的寫入結束後之動作同 於實施例3的時間t5〜t7之動作，在此省略其説明。 (第7實施例） _ ” — 圖9表示兩個NAND單元。NAND單元91連接於位元線 BLi，NAND單元92連接於位元線BLj。選擇閘極線SSL、 GSL分別表示位元線側與源極線侧的選擇閘極線，SWL爲 選擇字元線，PWL爲密碼（password)線，CSL爲單元源極 線。NI、NJ分別表示NAND單元91、92的通道節點。其中， 以位元線BLi作爲非寫入位元線、位元線BLj作爲應寫入位 元線進行説明3 圖10表示圖9所示的電路之寫入動作。以下利用圖10説明 圖9所示的電路之寫入動作。 在此實施例中，藉由提高NAND單元變成浮接狀態之前的 預充電電壓，及與字元線電容量耦合後的寫入禁止電壓， 而提高不發生誤窝入的容限。 換言之，首先將電源電壓Vcc供給予非寫入位元線BU， 並將電位Vcc+Vthssl( Vthssl :選擇閘極的臨界電壓）供給予 -33- 本紙張尺度適用中國國家標準（CNS ) ( 210 X 297公釐） --n i— I—----^^—I------丁-------- , -US i 每 (讀先閱讀背面之注意事項再浐.，.本頁) dl8538 A7 B7 經濟部中央標準局屬工消资合作社印髮 五、發明説明（31 ) 位元線側的選擇閘極線SSL。因此，作爲非寫入的NAND單 元91之通道節點NI被充電電源電壓Vcc，被窝入的NAND單 元92之通道節點NJ變成接地電位Vss(時間tl)。 接著，寫入、動作開始，字元線PWL、SWL之電位緩缓地 上昇（時間t2)。此時，NAND單元之所有單元被抹去，當各 單元的臨界電壓變成電源電壓Vcc以下，NAND單元91之所 有通道變成電源電壓Vcc。因此，由於選擇閘極截止之故， 通道會立即變成浮接狀態，由於與字元線之電容量賴合而 被昇壓。 再者，在NAND單元9】内包含皮界電壓高的單元，或寫入 後的單元之情況，字元線的電位變成Vcc+Vthceli( Vthcell : 單元電晶體的臨界電壓）的話，構成NAND單元91的全部單 元電晶體之通道導通而變成電源電壓Vcc。然後，字元線的 電位再异高的話，由於選擇閘極截止，故通道會立即變成 浮接狀態，由於與字元線之電容量接合而昇壓。 因此，雖然有抹去單元、寫入單元、及臨界電壓之相 異，伴隨著字元線之上异，迄於NAND單元91之所有通道均 變成電源電壓Vcc爲止，一直透過位元線BU而被充電。藉 由來自位元線BLi之充電，NAND單元91之所有通道的電位 變成電源電壓Vcc的話，位元線BLi側之選擇閘極會截止， NAND單元91之通道會變成浮接狀態。然後，選擇字元線 SWL被上昇至寫入電壓Vpgm，非選擇字元線PWL被上昇至 前述寫入電壓Vpgm之中間電壓Vpass的法，由於與各字元 線之電容量糕合，通道電位被昇壓。 -34- 本紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） -------^---:装------ΐτ------0 (嫜先閔讀背面之注意事項再浐.，..本頁) 418538 A7 B7 五、發明説明（32 如上所述，藉由將NAND單元之通道成爲浮接狀態前的預 充電電壓提高，可使與字元線電容量耦合後的寫入禁止電 位提尚3因此’由於可縮小與寫入電壓Vpgm之間的電位 差，因而能防、止誤寫入。 (第8實施例） 圖11表不圖9所不的電路之寫入動作。利用圖^説明圖9 所示的電路之窝入動作。 首先，同於第7實施例者，電源電壓Vcc供給予非寫入位 元線BLi，電位Vcc+Vthssl供給予位元線BLi側的選擇閘極線 SSL(時間 tl)。 接著，字元線PWL、SWL之電位上昇至vcc+Vthce丨丨（或是

Vcc+Vthssl)(時間tl 1)。構成NAND單元91的複數個單元 中，即使資料被寫入一個單元的情況’由於字元線之電位 被上昇至Vcc+Vthcell，因此，可使NAND單元91的所有通道 完全充電至電源電壓Vcc。結果，前述臨界電壓Vthcel丨可設 定成寫入後記憶體單元的最大臨界電壓a 經濟部中央標準局貝工消費合作社印掣 (請先閲讀背面之注意事項再J#v;本頁) 單元電晶體之通道被完全地充電至電源電壓Vcc之後，字 元線的電位再昇高的話，由於選擇閘極截止，故通道會立 即變成浮接狀態，由於與字元線之電容量耦合而昇壓（時間 t2)—。.其他動作同於實施例7，在此省略其説明。 根據此實施例，結果同於實施例7，可提高不發生誤寫入 的容限。 (第9實施例） 圖I2表示圓9所TF的電路之寫入動作。利用圖12説明圖9 35 本紙張Λ度制中關家轉（CNS )八4胁（2丨Qχ 297公瘦 經濟部中央標隼局貝工消費合作社印« 4 185 3 8 A7 _____ __B7 五、發明説明（33 ) 所示的電路之寫入動作。 首先，電源電壓Vcc供給予非寫入位元線BLi，電位 Vcc+Vthssl供給予位元線侧的選擇閘極線SSL(時間ti)。先 將i元線的笮位昇至Vcc+Vthssi，或是,使 NAND早元之通道完全充電至電源電壓vcc(時間tl i)。至此 的動作完全同於實施例8。 如上所述，單元電晶體之通道被完全地充電至電源電壓 Vcc之後’字元線的電位再异高的話，選擇閘極線SSL之電 位會由Vcc+Vthss丨被降低至電源電壓vcc以下（時間ti)，降 低了超過選擇閘極之臨界電壓Vtgssl的大小。前述降低選擇 閘極線之電位的時間約同於將選擇字元線之電位提高至寫 入電I的時間，及將非選擇字元線之電位提高至寫入電壓 的中間電壓之時間。其他動作同於實施例7與實施例8，在 此省略其説明。 根據第9實施例’在單元電晶體之通道被充份地充電之 後，使選擇閘極線SSL截止。因此，可有效地降低由單元電 晶體之通道往位元線的漏電電流。故藉由與字元線的電容 量韓合’可在通道電位昇壓之際改進其效率。 習知之使用浮接寫入方式的半導體記憶裝置中，在驅動 字立線之前’將電源電壓（3 3 加在位於位元線侧的選擇 閘極上，故記憶體單元之通道部的電位爲選擇閘極的臨界 電壓大小（约2V)，換言之，被預充電了 3.3V-2V=1.3V。 相對於此’根據上述第7至第9實施例，由於記憶體單元 之通道部被預充電至電源電壓大小，故記憶體單元之閘極 _ -36- 本紙張尺度適用中標隼（CNS) M規格（2丨0>< 297公釐） ii 1- - -..... i-j _ . ― I I - - _ :1 -h^—I— l^i ______ In _ <^ϋ ___ __________ (诗先閱讀背面之注意事項再〆\r本頁) 4 1 85 3 8 A7 B7 經濟部中央標率局員工消費合作社印犁

五、發明説明P 與通道邵的辖合比若爲^ . 馬〇.5的話，則不發生誤寫入的 圍增大了 2V(選擇聞椏之臨界電壓）χ〇5 = ιν。 此外合電容量的大小約正比於耗合的内建電位降與 ΡΝ接合面的”壓的和之平方根的倒數。因此，舉例而 言’内建電位降爲〇·7ν的話，逆偏壓⑽的情況下之鶴合 電容量假設爲Cj’則當逆偏壓爲3.3V，耦合電容量爲：β SQRT[(〇.7+1.3)/(〇 7+3 3)]Cj - 〇.7Cj 其大小為逆偏壓爲1.3V時之耦合電容量的7〇%。字元線與 通道的耦合比會増大如下大小：由於通道電位之上昇所造 成的耦合電容量的降低値。不過-，根據第7至第9實施例， 隨著通迢被預充電至一較高電壓的高出値，耦合比會增 大，相對於字元線之電位上昇，通道之電位高效率地上 昇，可設定較高的寫入禁止電位，改善不發生誤窝入的容 限。 此外’根據第7至第9實施例，電源電壓vcc被供給予非 寫入位元線BLi ’作爲非寫入之用的Nand單元9 1之通道節 點NI被充電至電源電壓Vcc。不過，並不限於此，當高於電 源電壓Vcc的電壓被供给予非寫入位元線jgLi時，在字元線 PWL及SWL、選擇閘極線SSL處亦可供给一個較高的電壓， 該―電壓較此預充電電壓至少高了各電晶體之臨界電壓3此 外’在字元線P W L及S W L、選擇閘極線SSL處亦可供給一 個較Vcc+Vthcell或Vcc+Vthss丨爲高的電壓，舉例而言， Vcc+2Vthcell、Vcc + 2Vthssl 0 此外，預充電電愿雖然在晶片ιή部產生，但並不限於 <37- 本纸張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐）

» I ΐ，衣 訂-—-I (臂先閒讀背面之注意事項再ί·κ本頁J 經濟部中央標準局員工消費合作社印掣 418538 A7 —___________B7_ 五、發明説明（35 ) 此’亦可由晶片外部供给。 此外，如第7至第9實施例所述，當將非寫入位元線BLi 預充電至電源電壓Vcc的情況，亦可如圖1所示，不設預充 電電路14等而、由偵測放大器直接供給電源電壓vcc予位元線 BLi ° 此外’上述實施例中，雖採用NAND單元進行説明，但並 不限於此’亦可採用AND單元、DINOR單元等記憶體單元 部件。 [發明之效果] 综合以上的詳細説明，根據本發明，可對N 單元之通 道邵預充電至電源電壓以上的電位，且藉由選擇字元線與 不進行寫入的選擇記憶體單元之通道的電容量編合，進一 步提鬲窝入禁止電位。因此，大幅地增加不發生誤寫入的 容限。 此外，寫入岫位元線之預充電係藉由由偵測放大器分離 ^預充電電路來進行。因此’爲使高電壓不加在憤測放大 器上，可採用能承受一般電源電壓之最小設計準則所適用 的電晶體以構成偵測放大器。因此，可縮小偵測放大器之 佈局面積。 以丰係就本發明之較佳實施例進行説明，但本發明並非 限於前述較佳實施例之樣態’在不違背各發明的精神及範 圍的情況下作出的變化及修改，並不超出本發明的範_。 -38- 本紙張尺度賴悄目家辟（⑽）糾驗（210X297公--- ---^水------，1Τ------^ (請先聞讀背面之注意事項再妒巧本頁)

Claims (1)

1. 4 1853 A8 B8 C8 D8 申請專利範圍

   1. -種半導體記憶裝置，包含： 記憶體單元陣列，連接複數個電“可抹除的記憶體m 凡而構成記憶體單元部件，該記憶體單元部件成矩= 配列； 干机 選擇閘極，連接於選擇閘極線，將各該記憶體 件連接於各位元線： 疋部 預充⑨览路，連接於該位元線的第一節點，當資料窝 入時以一個較電源電壓爲高的預充電電壓供給於 線：及 疋 門鎖％路，透過轉換閘極—而連接於該位元線的第二節 點’將寫入該記憶體單元的資料保持住， 其特徵在於： 為、資料寫入時，構成被選擇的記憶體單元部件之記憶 體單元的全部通道被充電至該預充電電壓。 2-如申請專利範圍第〖項之半導體記憶裝置，其中該預充 通遺壓係由汉於丰導體記憶裝置内邵的昇壓電路所產 生。 _ _ 3·如中請專利範圍第丨項之半導體記憶裝置，其中該預充 電電I係由丰導體記憶裝置外部供给。 -一'種半導體記憶裝置，包含： 纪憶體單元陣列，連接複數個電-可抹除的記憶體單 元而構成记憶體單元部件，該記憶禮單元部件成矩陣狀 配列； 選擇閘極，連接於選擇閘極線，將各該記憶體單元部 -39 本紙浪尺度適用中國國家標準（CMS ) A4現格（210Χ29_7公釐） ------^---装------1Τ------^ f詩先閔讀背面之注意事項再妒寫本買} 經濟部中央標準局員工消費合作社印製 4. 85 3 8 A8 B8 C8 D8 輕濟部中央襟準局貝工消費合作，杜印裝 申請專利範圍 件連接於各位元線； 行選擇機構，選擇該記憶體單㈣ 擇閘極線； ^ 電壓產生、電路，連接於該行選擇機 壓； 列選：機構，選擇該記憶體單元陣列的該位元線； 預无電電路，連接於該位元線的^節點，當資料窝 入時以軚電源電壓爲南的預充電電壓供给予該位元 線： - Π鎖電路，透過轉換閘今高連接於該位元線的第2節 點，將寫入該記憶體單元的資料保持住：及 控制電路’控制該電壓產生電路 '該預充電電路及該 轉換閘極， 其特徵在於： 該控制電路當資料寫入該記憶體單元時，將信號供給 予琢預充電電路，至少將非寫入位元線與被選擇記憶體 單元部件内之該記憶體單元的通道之電位充電至該預充 電電壓，然後將該寫入電壓由該電壓產生電路供給予進 饤被選擇記憶體單元部件的寫入之字元線，藉由該字元 -線與連接於該字元線的記憶體單元之通道的電容量耗 合’該通道之電位被上昇至高於該預充電電壓，作爲窝 入禁止電位，然後使該轉換閘極導通，並根據該閂鎖電 路所保持的寫入資料，控制該位元線與該記憶體單元部 件之通道的電位。 -40- 表紙狀度適用中國國家樣準（CNS ) ( 2i0^2—97公釐 --- -- --- HI I I— -------訂---- 1 I (請先閔讀背面之注意事項再矽寫本頁) 經濟部中央標準局員工消費合作社印製 4 185 3 8 a8 B8 C8 ______ ' D3 六、申請專利範圍 5. 如申蜻專利範圍第i項之半導體記憶裝置，其中該預充 ® %路係由NMOS電晶體所構成，其源極連接於該位元 線，没極連接於產生該預充電電壓的電路。 6. 如申請專利範圍第4項之半導體記憶裝置，其中該預充 弘路係由NMOS電晶體所構成，其源極連接於該位元 線’没極連接於產生該預充電電壓的電路。 7. 如申請專利範圍第4項之半導體記憶裝置，其中該電壓 產生電路當寫入時’供給一較該預充電電壓爲高的電壓 予：構成該預充電電路的MOS電晶體之閘極、被選擇記 憶體單元部件之所有字元線攻致選擇閘極線。 8. —種丰導體記憶裝置，包含：’ έ己憶體單元陣列’連接複數個電—可抹除的記憶體單 元而構成記憶體單元部件，該記憶體單元部件成矩陣狀 配列： 選擇閘極，連接於選擇閘極線，將各該記憶體單元部 件連接於各位元線： 行選擇機構，選擇該記憶.體單元陣列之字元線與該選 擇間極線； 電壓產生電路’連接於該行選擇機構，產生寫入電 1..: 列達擇機構’選擇該記憶體單元陣列的該位元線’ 預充電電路，連接於該位元線的第1節點，當資枓寫 入時以一較電源電壓爲高的預充電電壓供給予該位元 線： -41 - 本紙張尺度適用中國國家標準（CNS ) Α4见格（2l〇X297公董） ----------'-餐------- 订------气 I (請先閱讀背面之注意事項再填寫本育) 4 185 3 8 bAs8 I__ 六、申請專利範圍 ' ⑽電路’透過轉換間極而連接於該纟元線的第2節 點，將窝入該記憶體單元的資科保持住；及 控制電路，控制該電壓產生電路、該預充電電路及該 轉換閘極，、 其特徵在於： 意旁料寫入琢記憶體單元時’將信號供給予該預充電 電路’將位元線與被選擇記憶體單元部件之該記憶體單 元的通道之電位充電至該預充電電壓，然後使該預充電 電路自該位元線電氣分離，並將該寫入電壓由該電壓產 生電路供给予進行被選擇記憶蘧單元部件的寫入之字元 線，藉由該字元線與連接於該字元線的記憶體單元之通 道的電容量耦合，該通道之電位被上昇至高於該預充電 電壓，作爲寫入禁止電位，然後使該轉換閘極導通，並 根據該閂鎖電路所保持的寫入資料，控制該位元線與該 記憶體單元部件之通道的電位。 9. 一種半導體記憶裝置，包含： 記憶體單7L陣列，連接複·數個電-可抹除的記憶體單 元而構成圮憶體單元邵件，該記憶體單元部件成矩陣狀 配列： 一灌擇閘極，連接於選擇閘極線，將各該記憶體單元部 件連接於各位元線： 行遲擇機構，選擇該記憶體單元陣列之字元線與該選 擇閘極線： 電壓產生電路，連接於該行選擇機構，產生寫入電 -42_ 本紙張尺度適用中國國家標率（CNS ) A4規格（21〇χ297公董） ----------^装------訂------戈 (請先閱讀背面之注意事項再禎寫本頁) 經濟部中央標準局員工消費合作社印裝 AS B8 CS D8 經濟部中央標隼局I工消費合作社印装 六、申請專利範圍 壓； 列選擇機構’選擇該記憶體單元陣列的該位元線； 預充電電路，連接於該位元線的第1節點，當資料寫 入時以¥電源電壓爲高的預充電電壓供給予該元 線； μ 閃鎖電路，透過轉換開極而連接於該位元線的第2節 點，將寫入該記憶體單元的資料保持住；及 控制電路，控制該電壓產生電路、該預充電電路及該 轉換閘極， 其特徵在於： … 减板制電路當資料寫入該記憶體單元時，將信號供給 丁该預充電電路，將位元線與被選擇記憶體單元部件内 之1¾記憶體單元的通道之電位充電至該預充電電壓，然 後使進灯被選擇記憶體單元部件之寫入的字元線所鄰接 的字7L線之電位降至低於電源電壓，並將該寫入電壓由 β⑤壓產生電路供給予進行被選擇記憶體單元部件的寫 入t罕7L線’藉由該字元線與連接於該字元線的記憶體 單凡足通道的電容量耦合，該通道之電位被上昇至高於 该預充電電壓’作爲寫入禁止電位，然後使該轉換閘極 一導通，並根據該閂鎖電路所保持的寫入資料，控制該位 元線與該記憶體單元部件之通道的電位。 10. —種丰導體記憶裝置，包含： έ己憶體單元陣列’連接複數個電-可抹除的記憶體單 元而構成記憶體單元邵件，該記憶體單元部件成矩陣狀 43- 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210X扣7公蜜） ---------------IT------lt (請先閔讀背面之注意事項再壎寫本頁) 418538 Α8 Β8 C8 D8 經濟部中央標準局負工消費合作社印製 申請專利範圍 配列； 選擇閘極，連接於選擇閘極線，將各該記憶體單元部 件連接於各位元線； 行選擇機、構，選擇該記憶體單元陣列之字元線與該選 擇閘極線： ' 電壓產生電路’連接於該行選擇機構，產生寫入電 壓： 甩 列選擇機構，選擇該記憶體單元陣列的該位元線； 預充電電路，連接於該位元線的第1節點，當資料寫 入時以一較電源電壓爲高的賴充電電壓供給予該位元 線； 問鎖電路，透過轉換閘極而連接於該位元線的第2節 點’將寫入該記憶體單元的資料保持住；及 控制電路’控制該電壓產生電路、該預充電電路及該 轉換閘極， 其特徵在於： 該控制電路當資料寫入該記憶體單元時，將信號供給 予該預充電電路，將位元線與被選擇記憶體單元部件内 之該ό己憶體單元的通道之電位充電至該預充電電壓，然 益使進行被選擇記憶體單元部件之窝入的字元線與相鄰 的字无線、連接於該選擇閘極的選擇閘極線之電位降至 低於電源電壓，並將該寫入電壓由該電壓產生電路供给 予進行被選擇記憶體單元部件的寫入之字元線，藉由該 字元線與連接於該字元線的記憶體單元之通道的電容量 -44 - 本紙条尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -------』---^裝------訂------吹 I (讀先閎讀背面之注意事項再填寫本頁) 4 185 3 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印裳 六、申請專利範圍 耦合，該通道之電位被上昇至高於該預充電電壓，作爲 寫入禁止電位’然後使該轉换閘極導通，立根據該閂蛸 電路所保持的寫入資料，控制該位元線與該記憶體單元 部件之通道、的電位。 11. 一種丰導體記憶裝置，包含： 5己憶體早元陣列，連接複數個電-可抹除的記憶體單 元而構成圮憶體單元部件，該記憶體單元部件成矩陣狀 配列： 選擇閘極，連接於選擇閘極線，將各該記憶體單元部 件連接於各位元線： 一 行選擇機構，選擇該記憶體單元陣列之字元線與該選 擇閘極線； 電壓產生電路，連接於該行選擇機構，產生寫入電 壓·· 列選擇機構，選擇該記憶體單元陣列的該位元線； 預充電電路，連接於該位元線的第1節點，當資料寫 入時以一較電源電壓爲高的預充電電壓供給予該位元 線； 閂鎖電路，透過轉換閘極而連接於該位元線的第2節 -點、’將寫入該記憶體單元的資料保持住；及 控制電路，控制該電壓產生電路、該預充電電路及該 轉換閘極， 其特徵在於： 該控制電路當資料寫入該記憶體單元時，將信號供給 -45- 本紙掁尺度適用中國國家標準（CNS ) A4规格（210X297公釐） f碕先閱讀背面之注$項再頊寫本頁) • i I HI --------Γ 裝--- ^ it » !—. -- ---- --* ^ --------- 經濟部中央標準局貝工消費合作社印製 4185 3 8 it C8 _____________D8 六、申請專利範圍" ^ 予該預充電電路，將位元線與被選擇記憶體單元部件内 之該記憶體早元的通道之電位充電至該預充電電壓，然 後使進行被選擇記憶體單元部件之寫入的字元線與相鄰 的字元線 '、連接於該選擇閘極的選擇閘極線之電位降至 低於電源電壓，並將該寫入電壓由該電壓產生電路供給 予進行被選擇記憶體單元部件的寫入之字元線，藉由該 字元線與連接於該字元線的記憶體單元之通道的電容量 耦合，該通道之電位被上昇至高於該預充電電壓，作爲 寫入禁止電位，然後使該預充電電路自該位元線電氣分 離，並使該轉換閘極導通’冉·根據該閂鎖電路所保持的 寫入y料，控制該位元線與該記憶體單元部件之通道的 電位3 12. —種半導體記憶裝置，包含： 記憶體單元陣列，連接複數個電-可抹除的記憶體單 元而構成記憶體單元部件，該記憶體單元部件成矩障狀 配列：. 選擇閘極，連接於選擇閘極線，將各該記憶體單元部 件連接於各位元線： 行選擇機構，選擇該記億體單元陣列之字元線與辕選 i華明極線： . 電壓產生電路，連接於該行選擇機構，產生寫入電 壓； 列選擇機構，選擇該記憶體單元陣列的該位元線： 預充電電路，連接於該位元線的第1節點，當資科窝 -46 - 本紙張尺度適用中國因家標辛（CNS) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝 ^-- 8 8 8 8 ABCD 電電壓供給予該位元 4)85 3 8 六、申請專利範圍 入時以一較電源電壓爲高的預充 線； 問鎖電路，透過轉換，而連接於該位元線的第2節 J，將寫'該記憶體單元的資料保持住； 控制電路，控制該電壓產生常路、 ,,^ 丄生王电峪涊預无電電路及該 轉換閘椏：及 負何電晶體，連接於該位元線的第2節點與電源之 間’抑制位元線之電位下降， 其特徵在於： μ fe制電路當資料寫入該，纪憶體單元時，將信號供給 子μ預充電電路，將位元線與被選擇記憶體單元部件内 之該記憶體單元的通道之電位充電至該預充電電壓，然 後使進行被選擇記憶體單元部件之寫入的字元線與相鄰 的字元線'連接於該選擇閘極的選擇閘極線之電位降至 低於電源電壓，並將該寫入電壓由該電壓產生電路供給 予進行破選擇記憶體單元邵件的寫入之字元線，藉由該 字元線與連接於該字元線的.記憶體單元之通道的電容量 隸合，該通道之電位被上昇至高於該預充電電壓，作爲 寫入禁止電位，然後使該轉換閘極導通，再根據該閂鎖 一電路所保持的寫入資料，於控制該位元線與該記憶體單 元部件之通道的電位之際，使該負荷電晶體導通’而抑 制作爲寫.入禁止的位元線之電位下降。 13_ —種半導體記憶裝置，包含： 記憶體單元陣列，連接複數個電-可抹除的記憶體單 47- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公每） Ϊ) * I 裂 1 --.'1f-------後— f許先閔讀背面之注意事項再"寫本貢) 經濟部中央標準局—工消費合作社印製 I 418538 A8 BS C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 元而構成記憶體單元部件，該記憶體單元部件成矩陣狀 配列； 選擇閘極，連接於選擇閘極線，將各該記憶體單元部 件連接於各，位元線： 行選擇機構’選擇該記憶體單元陣列之字元線與該選 擇閘極線； 電壓產生電路，連接於該行選擇機構，產生寫入電 壓： 列選擇機構，選擇該記憶體單元陣列的該位元線： 預充電電路，連接於該g充線的第丨節點，當資料寫 入時以一較電源電壓爲高的預充電電壓供給予該位元 線： 閂鎖電路，透過轉換閘極而連接於該位元線的第2節 點’將寫入該記憶體單元的資料保持住；及 控制電路，控制該電壓產生電路、該預充電電路及該 轉換閘極， 其特徵在於： · 該控制電路當資料寫入該記憶體單元時’將信號供給 予m預充電電路，將位元線與被選擇記憶體單元部件内 立霹記憶體單元的通道之電位充電至該預充電電壓，然 •後使該預充電電路自該位元線電氣分離，並使該轉換閘 極導通，再根據該閃鎖電路所保待的窝入資料，控制該 位疋線與該記憶體單元部件之通道的電位，然後將該寫 入電壓由該電壓產生電路供給予進行被選擇記憶體單元 -48- 本紙伕尺度適用中國國家標準（CNS) A4说格（210X297公瘦） (請先閱婧背面之注意事項再>寫本頁) i、1T d 1 85 3 3 Αδ Β8 C8 D8 經濟部中央標率局員工消費合作社印製 夂、申請專利範圍 部件的寫入之字元線，藉由該字元線與連接於該字元線 的記憶體早元之通道的電容量耦合，該通道之電位被上 昇至高於該預充電電壓，作爲寫入禁止電位。 14‘ 一種半導體記憶裝置，包含： έ己憶體單元陣列’連接複數個電-可抹除的記憶體單 疋而構成記憶體單元部件，該記憶體單元部件成矩陣狀 配列： 選擇閘極’連接於選擇閘極線，將各該記憶體單元部 件連接於各位元線： 行選擇機構，選擇該記憶體單元陣列之字元線與該選 擇閘極線： 電壓產生電路’連接於該行選擇機構，產生—較電源 電壓高了選擇閘極之臨界電壓値以上的第1電壓與寫入 電壓：及 列選擇機構’選擇該記憶體單元陣列的該位元線， 其特徵在於： 當資料寫入該記憶體單元時，在非窝入位元線處有電 源電壓供給，由該電壓產生電路有該第1電壓供給於該 選擇閘極線，非寫入位元線所連接的記憶體單元部件内 立該記憶體單元的通道電位被充電至一預充電電位，該 預充電電位較非寫入位元線的電位與該選擇間接的臨界 電壓兩者的差分電壓爲大’然後該電壓產生電路所產生 的該寫入電壓供給於被選擇記憶體單元部件内之字元 線’成爲浮接狀態的該記憶體單元之通道由於與此字元 -49- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐） ----------裝------*-1τί —-----' (請先閱讀背面之注意事項再填寫本頁) ABCD 經濟部中央標準局員工消费合作社印繁 六、申請專利範圍 線的電.容量耦合，變成高於該預充電電位，而成爲寫入 禁止電位。 15.如申請專利範圍第14項之半導體記憶裝置，其中供給予 該位元線的電位係爲晶片内部的電源電壓，或由晶片外 邵供給的電源電壓。 ]6.—種半導體記憶裝置，包含： ό己憶體早元陣列，連接複數個電-可抹除的兒憶體單 元而構成記憶體單元部件，該記憶體單元部件成矩陣狀 配列： 選擇閘極，連接於選擇閘柘藏，將各該記憶體單元部 件連接於各位元線： 行選擇機構，選擇該記憶體單元陣列之字元線與該選 擇閘極線； 電壓產生電路’連接於該行選擇機構，產生一較電源 電壓高了該選擇閘極或記憶體單元之臨界電壓値以上的 第1電壓與寫入電壓：及 列選擇機構，選擇該記憶體單元陣列的該位元線， 其特徵在於： 當資料寫入該記憶體單元時’在非寫入位元線處有電 -¾壓供給’由菽電壓產生電路有該第1電壓供給於該 選擇閘極線與字元線，非寫入位元線所連接的記憶體單 元部件内之該記憶體單元的通道電位被充電至一預充電 電位成爲浮接狀態’薇預充電電位較非寫入位元線的電 位與該選擇閘極的臨界電壓兩者的差分電壓爲大，然後 -50- 本纸痕尺度適闳中國國家標準（CNS ) A4规格（210X297公釐） (.請先閏讀背面之注意事項再續寫本頁) .裝 訂 ABCD 41853B 六、申請專利範圍 該電壓產生電路所產生的該寫入電壓供給於被選擇記憶 體單元邵件内之字元線’成爲浮接狀態的該記憶體單元 之通道由於與此字元線的電容量耦合，變成高於該預充：:. 電電位，而、成爲寫入禁止電位。 17. —種半導體記憶裝置，包含： 記憶體單元陣列’連接複數個電-可抹除的記憶體單 元而構成記憶體單元部件，該記憶體單元部件成矩陣狀 配列； 選擇閘極，連接於選擇閘極線，將各該記憶體單元部 件連接於各位元線； … 行選擇機構，選擇該記憶體單元陣列之字元線與該選 擇閘極線； 電壓產生電路’連接於該行選擇機構，產生—較電源 電壓咼了該選擇閘極或記憶體單元之臨界電壓値以上的 第1電壓，與寫入電壓：及 列選擇機構’選擇該記憶體單元陣列的該位元線， 其特徵在於： 當資料寫入該記憶體單元時’在非寫入位元線處有電 源電壓供給，由該電壓產生電路有該第1電壓供給於該 遵擇閘極線與字元線’非寫入位元線所連接的記憶體單 .元郅件内之該記憶體單元的通道電位被充電至一預充電 足仏’遠預充電電位較非寫入位元線的電位與該遺擇閘 極的臨界電壓兩者的差分電壓爲大，然後降低供給於選 擇閘極線的電壓’使選擇閘極截止，同時該電壓產生電 -51 - 本紙張尺度適用中國國家標準（CNs ) a4規格（210X297公釐） I请先閣讀背面之注意事項存填寫水I ) --I ·ΙΕ I 訂 經濟部中央標準扃員工消費合作社印製 /Π8538 A8 B8 C8 D8 _______ 六、申請專利範圍 路所產生的該窝入電壓供給於被選擇記憶體單元部件内 之字元線’成爲浮接狀態的該記憶體單元之通道由於與 此字元線的電容量耦合，變成高於該預充電電位，而成 爲寫入禁止、電位。 18. —種半導體記憶裝置，包含： 記憶體單元陣列，連接複數個電-可抹除的記憶體單 元而構成記憶體單元部件，該記憶體單元部件成矩陣狀 配列： 選擇閘極，連接於選擇閘極線，將各該記憶體單元部 件連接於各位元線： 行選擇機構，選擇該記憶體單元陣列之字元線與該選 擇閘極線： 電壓產生電路，連接於該行選擇機構，產生一較電源 電壓高了該選擇閘極或記憶體單元之臨界電壓値以上的 第1電壓’與寫入電壓：及 列選擇機構，選擇該記憶體單元陣列的該位元線， 其特徵在於： . 當資料窝入該記憶體單元時，在非寫入位元線處有電 源電壓供給，由該電壓產生電路有該第1電壓供給於該 選擇閘極線與字元線，非寫入位元線所連接的記憶體單 元部件内之該記憶體單元的通道電位被充電至一預充電 電位，該預充電電位較非寫入位元線的電位與該還擇閘 極的臨界電壓兩者的差分電壓爲大，然後降低供給於選 擇閘極線的電壓，使該電壓由該第1電壓降至電源電壓 -52- 本紙玦尺度適用中國國家標準（CNS ：> A4規格（2〗0[297公農） ------IM---一-裝------·訂_.-----' I (請先閒讀背面之注意事項再填寫本頁) 經濟部中央標準局男工消費合作社印製 418538 '申請專利範圍

   經濟部中央標隼局員工消費合作社印製 :且=閑極的臨界電壓以上，而使選擇 =電壓產生電路所產生的該寫入電壓供給丄擇 :=:=記憶體單元部件之非選擇字元線的= 、升項冩入電壓的中間電壓，成爲浮接狀 態的該記憶體單元之i狀 平凡足通迢由於與此被選擇字元線的 I輕合，成爲寫入禁止電位α 如申切專利la圍弟18項之半導體記憶裝置，其中以下三 f時間幾乎相同：⑴使供給於該選擇開極線的電壓由該 第I苋壓降至電源電壓以下且選擇閘極的臨界電壓以上 之時間：（2)將茲窝入電壓供給-於被選擇字元線的時間，· (j)使被選擇記憶體單元部件之非選擇字元線的電位由該 第1 4壓昇至該寫入電壓的中間電壓的時間。 20.如申請專利範圍第18項之半導體記憶裝置，其中當資料 寫入該電-可抹除的記憶體單元之際，該選擇閘極線之 電較非寫入位元線之電位高出該選擇閘極的臨界電壓 以上，當被選擇記憶體單元部件之選擇字元線的電位與 非選擇字元線的電位較非寫入位元線之電位高出寫入後 的記憶體單元電晶體之最大臨界電壓以上，該選擇閘極 線之電位被降至非寫入位元線之電位以下，且該選擇閘 _接$臨界電壓以上。 -53- 本紙張尺度適用中國國家標準（CNS ) A4規格（2i〇X297公釐） -----------------訂-----味 (請先聞讀背面之注意事項再#寫本I)