TW410402B - Dielectric capacitor and method of manufacturing same, and dielectric memeory using same - Google Patents
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Description
410402 A7 __B7_ 五、發明說明(1) 發明領域 本發明是關於具有最好在使用例如難以作微石版印刷 的鉑(P t )作爲電極材料的情況下的結構之電介質電容 器,·及其製造方法,和使用電介質電容器的電介質記憶體 相關技術說明 使用鐵電薄膜的非依電性鐵電記憶體最近在薄膜製造 技術中已有進步的發展。鐵電記憶體是非依電性鐵電隨機 接達記憶體CFeRAM),其可藉由使用鐵電薄膜的高 速極化反逆與其電介質極化以執行高速重寫,並具有電源 切斷時不會抹除重讀內容的特性,不同於切斷電源時會抹 除重讀資訊的依電性記億體。 在具有6 4K階的鐵電記億體的習知產品中,鉑( 經-部智慧財產局員工消費合作钍印焚 P t )是使用作爲電極材料以具有穩定的電介質的特性》 這是因爲鉑難以被氧化使得具有高電阻的氧化層將不會容 易地形成在電介質薄膜與電極之間的介面。β顯示習知 的鐵電記憶體1 0 0的橫截面結構,其中使用鉑作爲電極 材料。 鐵電記億體1 0 0包含電晶體1 Ο Ο Α與鐵電電容器 100B »電晶體100A包含雜質區103A與 1 0 3 B,其爲形成於由例如矽製成的基板1 0 1表面上 的區域絕緣體1 0 2與形成在雜質區1 03A與1 〇 3 B 之間的基扳1 Ο 1上並經由閘絕緣體1 0 4的閘電極 -4- 表紙張又度適用中西國家標準(CNS)A4規烙(210 X 297公釐) 經濟部智.¾时¾局員工消費合作钍印實 410402 A7 _ B7____ 五-、發明說明(2 > 1 05所圍繞的區域的源極區或吸極區。鐵電電容器 100B具有以下電極層108,鐵電薄膜109及上電 極層1 1 0的次序堆疊的結構。下電極層1 0 8與上電極 層1 1 0是分別以鉑形成。下電極層1 0 8是形成在鈦堆 疊層(TiN/Ti)107上,而鈦堆疊層是形成在位 準間絕緣體1 0 6上。在鈦堆疊層中的鈦薄膜使用作爲接 觸層而鈦堆疊層中的氮化鈦薄膜使用作爲擴散防止層。鈦 堆疊層1 0 7是經由埋在設於位準間絕緣體1 0 6的接觸 孔中的多水晶矽塞層1 1 1而電連接至雜質區1 Ο 3A。 鈦堆疊層1 0 7,下電極層1 0 8及鐵電膜1 0 9是 以例如T i 〇2薄膜1 1 2與CVDS i〇2薄膜1 1 3的 堆疊層覆蓋以防止氧的擴散。上電極層1 1 0是經由設於 堆疊層的接觸孔連接至鐵電薄膜109。鐵電電容器 1 0 Ο B是以位準間絕緣體1 1 4覆蓋。接觸孔1 1 5是 設於位準間絕緣體1 1 4與位準間絕緣體1 〇 6中,而數 元線條1 1 6是電連接至雜質區1 〇 3 B » 在此電介質記憶體1 0 0中,當電壓施加至電晶體 1 0 0A的閘電極1 〇 5時,電晶體1 0 〇A被接通而電 流通過於雜質區1 0 3 A與1 〇 3 B之間》其後,電流經 由接觸塞層1 1 1流入電介質電容器1 0 0 Β,而電壓是 施加在上電極層1 1 0與下電極層1 0 8之間'•結果,極 化發生於鐵電薄膜1 0 9。電壓-極化的特性包含被運用 以儲存並讀入“ 1 ”或“ 0 ”的資料的磁滯。 當鉑形成爲鐵墊墊容器1 0 〇 Β的電極材料時,鐵電 本纸張尺度遺用中國园家標準(CNSM4規格(210 X 297公笼 5 ------ - ---裝 i I <請先閱讀背面之注意事項本頁) 訂! -線. 410402 Λ\( ___I_Β7___ 五、發明說明(3) 請先閱讀背面之注意事項本頁: 記憶體1 0 0將發生問題°亦即,在物理蝕刻方法中,必 須運用接近離子銑削蝕刻的某些物質,因爲鈿是難以被氧 化並穩定如電極材料。然而,當使用離子銑削蝕刻時,造 成難以移除的澱積及由抗蝕劑與鉑製成的混合物之堆積。 圖2 Α與2 Β解說以顯示特別的實例。圖2 Α顯示的 狀態爲,具有電極圖案的抗蝕薄膜2 0 3是形成在配置於 基極層2 0 1的鉑薄膜2 0 2上,而鉑薄膜2 0 2是藉由 使用抗蝕薄膜2 0 3作爲光罩的k削蝕刻以選擇性地移除 。賞蝕刻附著在抗蝕薄膜2 0 3的側壁上的同時,散佈著 鉑及其它的澱積202a。圖2B顯示抗蝕薄膜203在 上述的狀態下移除,而遺留澱積2 0 2 a在已處理的鉑薄 膜2 0 2上。如此將澱積2 0 2 a保留的狀態是不利於微 石版印刷,這是阻礙鐵電記憶體的高度整體性的主要理由 說明槪述 經濟部智慧財產局員工消費合作钍印*·ΙΛ 鑑於上述的問題,完成了本發明。本發明的目的在於 提供電介質電容器,及其製造方法,和使用電介質電容器 的電介質記憶體,其可容易地處理,甚至使用例如鉑的穩 定材料作爲電極材料,使得製造過程更簡化。 本發明的電介質電容器具有設有已形成的溝槽的位準 間絕緣體。在位準間絕緣體的溝槽中,埋有其中以第一電 極層,電介質薄膜及第二電極層的次序堆疊的堆疊結構。 本發明的另一電介質電容器具有設有溝槽的第一位準 未纸張尺度適用中國0家標準(CNS)A4現格(210 X 297公S ) -6- 410402 A7 __B7__ 五、發明說明(4) 間絕緣體,此溝槽埋有以第一電極層·,電介質薄膜及第二 電極層的次序堆叠的結構;及設有接觸孔的第二位準間絕 緣體,此接觸孔面對形成在第一位準間絕緣體上並設有由 絕緣材料製成的側壁的第二位準間絕緣體》此絕緣材料形 成在接觸孔的壁上:並具有已形成在經由側壁薄膜間的區 域電連接至第二電極層的第二位準間絕緣體上的配線層。 根據本發明的電介質電容器的製造方法,包含以下步 驟:形成設有表面的位準間絕緣體,此表面已弄平於其中 形成有切換裝置的基板上;彤成溝槽於面向切換裝置的位 準間絕緣體中:及以第一電極層,電介質薄膜及第二電極 層的次序堆疊於位準間絕緣體的溝槽後,依據位準間絕緣 體的表面弄平溝槽的表面。 爲了使電介質電容器製造得更特別,在形成溝槽於位. 準間絕緣體後,藉由將第一電極層,電介質薄膜及第二電 極層堆疊於含有溝槽的位準間絕緣體上,再者,藉由具有 位準間絕緣體作爲檢測層的端點並依據位準間絕緣體的表 面弄平溝槽的表面之化學與機械拋光法,蝕刻第一電極層 ,電介質薄膜及第二電極層。 經濟邨智珐时產局員工消費合作钍印裝 根據本發明的電介質記億體具有形成於基版的切換裝 置,設有配置在切換裝置上的溝槽的位準間絕緣體,及電 介質電容器,此電介質電容器具有埋在位準間絕緣體的溝 槽.中的結構,其中以電連接至切換裝置的第一電極層,電 介質薄膜及第二電極層的次序堆叠。 本發明的另一電.介質記億體具有形成於基板的切換裝 这用中國园家標準(CNSM4規格(210 X 297公楚) 410402 A7 B7 經濟部智慧时產局員工消費合作钍印製 五、發明說明(5) 置,設有配置在切換裝置上的溝槽的第位準間絕緣體,具 有其中以電連接至切換裝置的第一電極層,電介質薄膜及 第二電極層的次序堆疊的結構的電介質電容器,形成在第 一位準間絕緣體並設有以形成在接觸孔壁上的絕緣材料製 成的側壁的第二電極層,並具有形成在經由側壁薄膜間的 區域而電連接至第二電極層的第二位準間絕緣體的配線層 〇 本發明的電介質電容器與電介質記憶體具有一結構, 其中埋入與第一電極層,電介質薄膜及第二電極層形成的 堆疊層使得累積電容量藉由沿著溝槽的側與底部堆疊第一 電極層與電介質薄膜而增加。 以另一電介質電容器與電介質薄膜,連接區域可被製 作得比最小的線條寬度更小,因爲第二電極層與配線層是 經由形成於第二位準間絕緣體的接觸孔中側壁間的區域而 相互電連接《爲此,在連接上電極層與配線層的過程中* 可防止上電極層與下電極層的短路。 在根據本發明的電介質電容器的製造方法中,在第一 電極層,電介質薄膜及第二電極層以此次序堆疊於位準間 絕緣體的溝槽後,溝槽的表面是依據位準間絕緣體的表面 弄平。爲了更特別,在形成溝槽於位準間絕緣體後,堆疊 第一電極層,電介質薄膜及第二電極層於含有溝槽的位準 間絕緣體上,再者,藉由使位準間絕緣體作爲端點檢測層 的化學與機械拋光方法集體地蝕刻第一電極層,電介質薄 膜及第二電極層,以及依據位準間絕緣體的表面弄平溝槽 (請先閱讀背面之注意事項™1^>本頁) -丨裝 訂·· .線- 本紙張尺度这用中國國家標準(CXSXA4規格(210 X 297公釐) -8 - A7 41040^ B7 五、發明說明(6 的表面。 圖式簡單說明 圖1是習知的電介質記億體的橫截面圖。 圖2 A與2 B是說明習知電介質記憶體的問題的橫截 面.圖。 圖3顯示本發明的第一實施例的電介質記億體的橫截 面圖。 圖4A,4B與4C是解說圖4A,4B與4C中所 述的電介質記憶體的分別的製造步驟。 圖5 A與5 B是解說延續自圖4 C中所述的電介質記 憶體的分別的製造步驟。 、圖6顯示本發明的第二實施例的電介質記億體的橫截 面圖a 圖7是解說圖6中所述的電介質記億體的分別的製造 步驟。 圖8顯示本發明的第三實施例的電介質記億體的橫截 面圖。 圖9顯示本發明的第四實施例的電介質記憶體的橫截 面圖》 圖1 Ο A與1 〇 B解說在電介質電容器中上電極層與 下電極層的短路的上視圖。 圖11顯示本發明的第五實施例的電介質記憶體的橫 截面圖β 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 請 先 閱 讀 背 面 之 注 意 事 項 本 頁 經濟部智慧財產局具工消費合作社印货 -9- 經濟部智毪时產局員工消費合作社印沒 410 他_B7_ 五、發明說明(7 ) 圖1 2A與1 2 B是解說圖1 1中所述的電介質記憶 體的分別的製造步驟。 圖1 3 A與13 B是解說根據本發明的第六實施例的 電介質記憶體的分別的製造步驟。 圖14A與14B是解說根據本發明的第七實施例的 電介質記億體的分別的製造步驟。 主要元件對照表 费 1 〇,30,40,50,60,70 :電介質記億 jsm 體 1 0 A :電晶體 10B:電介質電容器 1 1 :基板 1 2 :區域絕緣體 13A,13B:雜質區 1 4 :閘絕緣體 15A,15B,15C:字位線條 16,17,23,65 :位準間絕緣體 16a,16b -65a -65b,67a,67b :接觸孔 1 7 A :相互擴散防止區 17a,17b,31a,31b,41a,41b ♦ 5 1 a,5 1 b :溝槽 本纸張尺度適用中國國家標準(CNS>A·!規格(210 X 297公釐) -10- -------------裝-------訂:--------線 (請先閱讀背面之注意事項^本頁) 410402 A7 B7 經濟部智慧时產局員工消費合作钍印焚 五、發明說明 ( 8 ) 1 8 1 8 f 2 0 6 2 6 4 7 1 7 3 :電 極層 1 8 a 9 2 0 a ; 凸 面區域 1 9 6 3 7 7 2 - 電 介質薄 膜 2 1 ; 接 觸 塞 層 2 2 ; 數 元 線 條 2 4 a 2 4 b 配 線 層 3 2 > 3 2 * 二 光 阻 薄 膜 3 2 a 錐 角 6 6 A > 6 6 B 側 壁 薄膜 1 0 0 鐵 電 記 億 體 1 0 0 A : 電 晶 體 1 0 0 B 二 鐵 電 電 容 器 1 0 1 • 基 板 1 0 2 丨品 域 絕 緣 體 1 0 3 A 1 0 3 B 雜質區 1 0 4 閘 絕 緣 體 rm. 1 0 5 閘 電 極 1 0 6 1 1 4 位 準 間絕緣 體 1 0 7 ik 堆 疊 層 1 0 8 1 1 0 電 極 層 1 0 9 鐵 電 薄 膜 1 1 1 多水 晶 矽 塞 層 1 1 2 T i 0 2薄膜 本 頁 請 先 閱 讀 背 面 之 注 意 事 項 本纸張又度適用中0國家標準(CNSM4規烙(210 * 297公釐> -11 - 410402 A7 B7 五、發明說明(9 115 116 2 0 1 2 0 2 2 0 2 2 0 3 C V D S 接觸孔 數元線條 基極層 鉑薄膜 :澱積 抗蝕薄膜 較佳實施例的詳細說明 現將參考所附圖式以詳細地說明本發明的較佳實施例 閲 讀 背 面 之 注 意 事 項 t 裝 訂 搜濟部智慧財產局員工消費合作钍印*·)«. 〔第一實施例〕 圖3顯示本發明的第一實施例 截面圖。電介質記億體1 0包含形 電晶體1 0A (在此特別是兩個) 接的電介質電容器1 0 B。 具有LDD (稍微滲雜吸極) 1 3B與1 3 C,將成爲源極或吸 表面上由區域絕緣體1 2所圍繞的 用作爲電極閘)15A與15B是 1 3 C間的基板1 1上的閘絕緣體 10厶之一包含雜質區13厶與1 ,而其它電晶體10A包含雜質區 木纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱> 的電介質記憶體1 0的 成在基扳1 1上的數個 及各與電晶體1 0A連 結構的雜質區1 3A, 極,形成於基板11的 區域。字位線條(亦使 經由在雜質區1 3 A至 1 4分別形成。電晶體 3 B及字位線條1 5A 13B與13C及字位 -12- 410402 A7 B7 經濟部智.¾財產局MC工消費合作钍印»·ΙΛ 五、發明說明(10) 線條1 5B。其它的字位線條1 5 C·與1 5D是形成在區 域絕緣體12上。字位線條15A,15B,15C及 1 5 D的各線條寬度是例如爲0 _ 2 5 μ m。 電晶體10A是覆蓋以0 . 7 5μιη薄膜厚度的位準間 絕緣體16 ,由例如爲BPSG (硼—二氧磷基一矽酸鹽 玻璃),PSG (二氧磷基—矽酸鹽玻璃)及SOG (旋 壓玻璃)製成。位準間絕緣體1 6亦以具有例如P S G製 成0 · 4μιη厚度的位準間絕緣體1 7覆蓋=在此實施例中 ,具有堆疊結構的電介質電容器1 0 Β與1 0 Β分別地埋 入位準間絕緣體1 7以回應各電晶體1 Ο Α。亦即,兩個 溝槽1 7 a與1 7 b形成於位準間絕緣體1 7與電介質電 容器1 0 B,而電介質電容器1 Ο B具有以下電極層1 8 ,電介質薄膜1 9及上電極層2 0的次序堆疊於各溝槽 1 7 a與1 7 b中的結構。下電極層1 8相當於本發明的 第一位準間絕緣體,電介質薄膜1 9相當於電介質薄膜, 而上電極層2 0相當於第二電極層。溝槽1 7 a與1 7 b 具有沿著底部與側部區域的弧狀彎曲,而下電極層1 8與 電介質薄膜1 9雨者的端緣具有分別依據溝槽1 7 a與 17b的曲度的彎曲形狀。 使用氮氣的相互擴散防止區17A是藉由施加氮氣至 溝槽1 7 a與1 7 b的各表面上而形成β在位準間絕緣體 1.7與下電極層1 8之間的相互擴散是藉由相互擴散防止 區1 7 Α而中斷,而相互鄰接.形成的下電極層1 8兩者的 短路可經由相互擴散.防止區1.7A予以防止。 -------裝 i I (請先閱讀背面之注意事項一本頁) 訂-· 線· 本纸張尺度適用令國回家標準(CN'S)A4規格(210 X 297公S ) -13- 410402
五、發明說明(11) 實施例中的下電極層1 8與上電極層2 〇是以鉑分別 形成。然而,亦可使用諸如銀(Ir),釕(Ru),錯 (Rh),鈀(Pd)等金屬材料。 電介質薄膜1 9萆以鐵電材料或具有高電介質常數的 材料(亦即,高電介質特性)’(下文中稱爲高電介質材 料)形成。當使用鐵電材料時,電介質電容器1 〇 B變成 鐵電電容器,而當使用高電介質材料時,則變成高電介質 電容器》鐵電材料包括SBT (―般分子式爲 B i a S r T a 2 Ο 9 ) ’ SBTN ( —般分子式爲
Bi2SrTa2-xNbx〇9) ,PZT( —般分子式爲 P b ( Z r > T i ) Ο a ) ,PLZT( —般分子式爲( Pb,La) (Zr ’ Ti ) 〇3)等等,而高電介質材料 爲諸如氧化鉬(V)(―般分子式爲Ta2〇5) ,BST 請 先 閱 讀 背 Φ 之 注 意 事 項 f 裝 訂 S r ) T i 〇
般分子式爲(B 及 S T O (- 經濟部智慧財是局員工消費合作社印茛 般分子式爲SrTi〇3)。 下電極層18與電介質薄膜19兩者的端緣是分別與 上電極層2 0在相同的表面上,而上電極層2 0與位準間 絕緣體17使成爲平坦的表面。 接觸孔1 6 a與1 6 b是設於位準間絕緣體1 6中, 而以導電的多水晶矽製成的接觸塞層21分別埋入接觸孔 16a與16b »電介質電容器10B與10B的各下電 極層1 8是經由接觸塞層2 1電連接至雜質區1 3 A與 1 3 C。雜質區1 3 B是經由設於位準間絕緣體1 6的接 觸孔1 6 c電連接至例如以鎢製成的字位線條2 2。 良紙張尺度这用中园囡家標準(CNSW規格<210 X 297公釐) -14- 410402 a7 ___I_ B7__;_ 五、發明說明(12) · 請先閱讀背面之注意事項本頁) 再者,以例如PSG,BPSG,NSG及SOG形 成的位準間絕緣體2 3是設在位準間絕緣體1 7上。以例 如鋁製成的配線層2 4 a與2 4 b是經由形成於位準間絕 緣體2 3的接觸孔2 3 a與2 3 b電連接至上電極層2 0 。板線條是由配線層2 4 a與2 4 b組成》 .當特定的電壓施加在電晶體1〇Α的閘電極(諸如字 位線條1 5A)時,電晶體1 0A接通且電流流通於電介 質記憶體10中的雜質區13A與13C之間。因此,電 流經由接觸塞層2 1流通於電介質電容器中,且電壓施加 在上電極層2 0與下電極層1 8之間。結果,極化發生於 鐵電薄膜19。電壓-極化特性包括用以儲存並讀入“1 ”或“ 0 ”的資料的磁滯。 電介質記億體1 0具有電介質電容器1 0 B埋入位準 間絕緣體1 7的溝槽1 7 a與1 7 b的結構,而下電極層 1 8與電介質薄膜1 9的底部區域依據溝槽1 7 a與 1 7 b的形狀形成弧狀。結果,特性起伏變小,而比較於 習知的電介質電容器,各層的接觸區域變更大並增加了累 積電容。 經濟部智慧时產局員工消費合作让印焚 現將參考圖3,4與5說明電介質記億體1 〇的製造 方法。 如圖4 A所示,以例如B P S G製成的位準間絕緣體 1 6是藉由CVD (化學蒸汽澱積)的方法形成,例如在 形成將成爲源極或吸極的區域絕緣體1 2後,字元線條 1 5A,1 5B ’ 1 5C與1 5D及p型矽基板1 1上的 -15- 衣紙張尺度这用中國國家標準(CNS)A4規格(210 X 297公釐) A7 410402 B7_____ 五、發明說明(13) 數元線條2 2經由符合於眾知的DRAM (動態隨機接達 記億體)電晶體處理的處理。再者,接觸孔1 6 a與 1 6 b形成於位準間絕緣體,而多水晶矽藉由使用例如 CVD方法分別埋入接觸孔1 6 a與1 6 b。同時’接觸 塞層2 1藉由滲雜P (磷)而形成於多水晶矽中。在完成 以上所述的過程後,由B P S G製成的位準間絕緣體1 7 藉由例如C V D方法形成在位準間絕緣體1 6上’並藉由 例如C Μ P (化學機械拋光)方法弄平位準間絕緣體1 6 的表面。 如圖4Β所示,具有電容器圖案的光阻薄膜32’是 形成在位準間絕緣體1 7上,而延伸至接觸塞層2 1的溝 槽17 a與17b是藉由應用使用光阻薄膜3 2’作爲光 罩的等向蝕刻而形成。使用H f (飴)作爲蝕刻液體的濕 蝕刻例如是適合於足夠的時間(例如3 0分鐘)直到接鄰 的溝槽1 7 a與1 7 b變成最小的線寬(F )(例如 0.25μηι)或更小。 在下電極層1 8,電介質薄膜1 9及上電極層2 0的 塗覆特性不足的例子中,最好是引導重流以使圖4 Β中所 示的具有虛線1 7 c的溝槽1 7 a與1 7 b的開口平滑。 更特別地,當以Β P S G形成位準間絕緣體時’例如 8 5 〇。〇的熱處理傳導十分鐘。再者’相互擴散防止層 1 7 A是形成在位準間絕緣體1 7的表面’其中溝槽 1 7 a與1 7b是藉由離子移植方法或藉由使用NH3或 的RTA(快速熱退火)移植氣而形成。 本紙張尺度通用中舀园家標準(C]NS)A4規格(210 X 297公釐) -------------裝. — _—!Ί 訂 11!!--線 (請先閱讀背面之泫意事項Α^本頁) 經濟部智慧財產局員工消費合作;d印*';Λ -16- 410402 A7 _____B7_ 五、發明說明(14 ) 再者,如圖4 C所示,具有例如以鉑製成薄膜厚度爲 * (請先閲讀背面之注意事項本頁) 100nm的下電極層18,具有例如以如SBT的鐵電 材料製成薄膜厚度爲1 0 0 nm的電介質薄膜1 9 ,及具 有例如以鉑製成薄膜厚度爲0 . 5μπι的上電極層20是藉 由例如噴濺塗覆法或CVD方法分別形成再者,此時如 果在位準間絕緣體17與下電極層18之間的熱膨脹係數 是極度地不同使其容易剝落時,最好是配置以鉅或其氧化 物製成的緩和層以防止下電極層18的剝落。 如圖5Α所示,下電極層18,電介質薄膜19及上 電極層2 0,除了溝槽17a與17b的區域外,是選擇 性地被移除,同時以位準間絕緣體1 7作爲端點檢測層, 使用CMP方法以弄平表面。結果,具有弄平表面的電介 質電容器1 Ο B是形成於位準間絕緣體1 7的溝槽1 7 a 與1 7 b中,而此弄平表面是由下電極層1 8與電介質薄 膜1 9兩者的各端緣以及上電極層2 0的表面組成。 經濟部智珐財產局WK工消費合作社印发 再者,如圖5 B所示,以P S G製成的位準間絕緣體 2 3是藉由CVD方法形成在電介質電容器1 Ο B與位準 間絕緣體1 7位準間絕緣體1 7上。配線24 a與2 4b 是藉由蒸發與圖案化形成,例如在藉由光刻術形成接觸孔 2 3 a與2 3 b於電介質電容器2 3後,鋁形成在位準間 絕緣體2 3上》若需要,鎢可應用於接觸孔2 3 a與 2 3 b內。圖3所示的電介質記億體1 0在完成上述的過 程後藉由徹底實施標準的金屬配線過程而完成。 如上述的實施例中,電介質電容器1 0 B與1 0 B是 本紙張尺度这用中國國家標準<CNS)AJ规格<210 * 297公釐) -17- A7 B7 41Π4Π9 五、發明說明(15 ) 容易形成即使用難以作微光刻術的鉑作爲電極材料’因爲 位準間絕緣體1 7是形成在提供溝槽1 7 a與1 7 b的電 晶體10A與10A上’下電極層18 ’電介質薄膜19 及上電極層2 0是以此次序堆疊在含有溝槽1 7 a與 1 7 b的位準間絕緣體1 7上。上述的過程簡化了,因爲 不再需要使用離子銑削法的習知的微光刻術 再者,在此實施例中,位準間絕緣體1 7與電極層 1 8之間的相互擴散可以防止,因爲以N 2製成的相互擴 散防止區域17A是形成於位準間絕緣體17的下電極層 1 8的鄰接區域。因此,可防止相互鄰接彤成的下電極層 1 8的短路。再者,在位準間絕緣體1 7與下電極層1 8 之間,下電極層1 8的剝落可藉由配置以鉅或其氧化物製 成的緩和層予以防止。 〔第二實施例〕’ 圖6顯示本發明的第二實施例中電介質記億體3 0的 結構-電介質記億體3 0的電介質電容器3 Ο B具有與第 一實施例不同的橫截面形狀。其它的結構是相同於第一實 施例。現將說明第二實施例的顯著的特徵,而省略相同於 第一實施例的部分。 在第二實施例中,形成於位準間絕緣體1 7的溝槽 3 1 a與3 1 b分別具有在側部設有錐角的曲域而其截面 具有梯形的形狀。因此,電介質薄膜1 9與上電極層2 0 兩者的端緣具有設有.符合於溝槽3 1 a與3 2 b的錐角的 本紙張尺度適用中國國家標準(CNS)A4規格(210 * 297公* > 閲 讀 背 面 之 ;主 項 訂 經濟部智慧財產局貝工消費合作钍印发 -18- 經濟邨智慧財產局ηκ工消f合作社印*-ift 410402 A/ _B7_ 五、發明說明(16) 區域。 溝槽3 1 a與3 1 b可藉由運用光阻薄膜的退化而形 成。亦即,如圖7所示,例如在形成位準間絕緣體1 7後 ,具有溝槽圖案的光阻薄膜3 2是形成在位準間絕緣體 1 7上,而具有設有錐角3 2 a的區域的光阻薄膜3 2是 藉由加熱於2 5 0 °C而形成於開口。在此狀態,假設光阻 選擇率是微小,當實施非等向蝕刻時,具有錐角區域的溝 槽3 1 a與3 1 b是藉由例如光阻薄膜的退化而形成"在 依照上述的過程後,如同第一時施例,下電極層1 8,電 介質薄膜1 9及上電極層2 0是以此次序堆疊,然後表面 是藉由使用CMP方法整體地移除不需要的區域而弄平。 〔第三實施例〕 圖8顯示第三實施例中電介質記憶體4 0的結構。當 第一與第二實施例無法獲得足夠的信號時,電介質記憶體 4 0是可有效達成的,因爲相較於先前的實施例,電介質 記億體4 0具有加厚的位準間絕緣體1 7與加深的溝槽 4 1 a與4 1 b,同時,截面具有長方形或正方形的形狀 以增加可導致增加大程度的電容的電容器區域。其它的結 構是相同於第一實施例。 一般而言,當電容器具有長方形或正方形的形狀時, 電場是集中在各層的角落使得特性起伏變大。然而,根據 此實施例,當電容器的區域朝著高度的方向便大時,角落 的特性起伏相對地變.小。爲此,角落不需要彎曲且不需在 -----------:!裝------*-ί 訂--r —------線 (請先閲讀背面之注.意事項本頁) 本紙張尺度遺用tS國家標準(CNS>A4規格(210x 297公釐) -19- 410402 a7 ____B7_________ 五、發明說明(17 ) 溝槽配置錐角區域,不像第一與第二實施例。因此,.在此 實施例中,開口的端緣在藉由R I E施加非等向蝕刻至位 準間絕緣體1 7後,藉由重流而弄平並形成具有長方形橫 截面的溝槽4 1 a與4 1 b。再者,電介質電容器可藉由 簡單地將下電極層18,電介質薄膜1 9及上電極層2 0 以此次序堆疊而製成,然後藉由CMP方法整體地移除不 需要的區域如同第一實施例a 在第二與第三實施例中,可容易地製造電介質電容器 ,同時簡化製造過程。這些效果是相同於第一實施例。 〔第四實施例〕 經濟部智慧財產局員工消費合作钍印說 圖9顯示第四實施例中電介質記憶體_5 0的結構。電 介質記憶體5 0是設計在移除阻光罩或在使用位準間絕緣 體1 7作爲如第三實施例的光罩以形成溝槽5 1 a與 5 1 b後保留阻光罩的狀況下,藉由實施非等向蝕刻以具 有增加的溝槽5 1 a與5 1 b的電容及增加的電容器的表 面區域。在此實施例中,設定位準間絕緣體1 7的蝕刻率 及以多水晶矽製成的接觸塞層2 1的蝕刻率。使用例如 CF4與〇2的混和氣體作爲蝕刻氣體》 在此實施例中,在相互鄰接形成的電容器的溝槽 5 1 a與5 1 b之間的距離W可使用上述的方法設定小於 最小線寬F。 電介質記億體的軍元的結構是類似於習知的D R A Μ 發展電介質記憶體的趨勢亦是類似。爲此,最後的單元區 -20- 本紙張又度適用中舀國家標準(CNS)A4規格(210x297公莹> 410402 A7 B7 五、發明說明(18 ) 請 先 閱 讀 背 之 注 意 事 項 0 本 頁 域稱爲4FX2F (F :最小線寬)而電容器的平面區域 稱爲3 F X F如圖1 0 A所示。另一方面,全然不同於 DRAM的電容器的結構在於,各電容器的上電極層2 0 是經由電介質記億體中的接觸孔電連接至配線層(板線) 。接觸孔通常設有最小線寬以便以列入考慮的光刻術自上 位準間絕緣體堆疊。 特別以如圖1 0 B所示的前述的電介質記億體1 〇, 30,40與50,當接觸孔23a的位置如圖中所示的 雙虛線移動時,可能發生下電極層1 8與上電極層2 0的 短路,因爲下電極層1 8,上電極層2 0與電介質薄膜 1 9是在位準間絕緣體1 ·7的表面上。現將說明如本發明 的第五實施例的具有防止如前述的電極間的短路的結構的 電介質記憶體》 〔第五實施例〕 圖1 1與1 2顯示第五實施例的電介質記憶體6 0。 直到圖5 Β爲止的過程說明被省略,因爲實質上結構是相 同於先前的實施例除了電容器的形狀外,而後將說明過程 經濟部智慧时產局員工消費合作让印炭 如圖1 1所示,就像前述的實施例,以例如N S G製 成的位準間絕緣體6 5,在下電極層6 2,電介質薄膜 6 3及上電極層6 4分別形成於位準間絕緣體1 7的溝槽 6 1 a與6 1 b後,形成於電介質電容器與位準間絕緣體 1 7上。在具有最小線寬F的接觸孔6 5 a與6 5 b形成 -21 - 本纸張尺度適用中國國家標準(CNS>A4規格(210 X 297公« ) 410402 a? B7 五、發明說明(19) 諳先閱讀背面之注意事項本頁) 於位準間絕緣體6 5後•以S i 0 2製成的絕緣體是藉由例 如C V D方法形成在位準間絕緣體6 5上。再者,側壁薄 膜6 6A與6 6 B是藉由使用R I E而形成於接觸孔 6 5 a與6 5 b的內壁如圖1 2 A與1 2 B所示。因此, 可形成具有實際上小於最小線寬F的線寬的接觸孔6 7 a 與 6 7 b。 在順著上述的過程後,配線層6 8 a與6 8 b (板線 )是藉由例如使鋁蒸發並圖案化而形成在位準間絕緣體 6 5上,.就像第一實施例。此實施例的電介質記憶體6 0 在順著經由標準的金屬配線過程後可被完成。 在此實施例中,可完成具有實質上小於最小線寬F的 寬度的接觸孔6 7 a與6 7 b,因爲側壁薄膜6 6A是形 成在電介質電容器6 Ο B上的配線層6 8 a與6 8 的電 連接區域及上電極層6 4。因此,在上電極層6 4及配線> 層6 8 a與6 8 b的連接過程中可避免下電極層6 2與上. 電極層6 4的短路51 .經濟部智慧財產局員工消费合作钍印沒 〔第六實施例〕 在此實施例中,將說明一例的製造方法,其中,在堆 疊先前實施例中的下電極層,電介質薄膜與上電極層後, 當藉由CMP方法移除不需要的區域時,藉由主要發生於 下電極層與上電極層的形成材料的塑性扭曲而形成的額外 凸面區域,如圖13B所示。在此,將藉由參考第一實施 例的電介質記億體1 0予以說明。接著,將說明不同於第 -22- 本紙張尺度这用中西國家標準(CNS>A·*規格(210 * 297公釐) A7 B7 410402 五、發明說明(20) 一實施例的觀點,然而,將省略具有相同於第一實施例的 標示數字的相同觀點》 圖13A與13B顯示根據本實施例的電介質記億體 1+ 0的主要製造過程》在本實施例中,首先,例如經由如 圖4 B所示的第一實施例的相同過程而形成具有4 0 0 nm深度與1500nm寬度的溝-17a與17b。 次者,如圖1 3A所示,下電極層1 8’是經由例如 濺射方法以厚度爲2 0 nm的T i薄膜與厚度爲1 2 ◦ nm的P t薄膜的次序堆疊予以形成。然後,以多水晶矽 S B T製成厚度爲1 5 0 nm的電介質薄膜1 9是藉由例 如以C VD方法形成S B T薄膜並隨後施予加熱處理而形 成。再者,以P t製成厚度爲1.5 Onm的上電極層20 是藉由例如濺射方法而形成於電介質薄膜19上。 再者,如圖13B所示,下電極層18’ *電介質薄 膜1 9及上電極層2 0的不需要區域藉由例如CMP方法 以位準間絕緣體1 7作爲端點檢測層予以整體地移除。在 此,閃現的R t堆疊於電介質薄膜1 9側外,因爲形成下 電極層1 8’與上電極層2 0的P t是比形成電介質薄膜 1 9的S BT更有延性。亦即,下電極層1 8’的以P t 製成的凸面區域18’ a與上電極層20的以Pt製成的 凸面區域2 0 a降伏於電介質薄膜1 9與位準間絕緣體 17的表面上。短路將發生在下電極層18’與上電極層 20之間,且在依據凸面區域18’ a與20a的降伏條 件下相互鄰接形成的下電極層18’間。 請 先 閱 讀 背 面 之 意 事 項 t 經濟部智«財產局員工消費合作钍印裒 本纸張尺度这用中S國家標準(CNS)A4規格(210 X 297公釐) -23- A7 410402 B7_ 五、發明說明(21 ) 在本實施例中,次者,凸面區域18a’與20a是 在藉由使用R I E方法以A r : C 1 2=3 : 7流量比率將 A r氣體與C 1 2氣體的混合供應至基板1 1的整個表面的 同時,蝕刻壓力(氣體壓力)爲5mTo r r而電漿產生 電量爲9 OW的條件下,藉由R I e方法予以移除。在此 ,除了凸面區域18' a與2 0 a所降伏的區域外的平面 區域的表面可藉由形成光阻薄膜(未顯示)予以保護。在 上述的條件下,P t的蝕刻率約爲13 . 8nm/mi η 而SBT的蝕刻率約爲5 . 7nm/mi η。因此,可有 效地移除凸面區域18’ a與2 0 a。結果,電介質電容 器分別形成於位準間絕緣體1 7的溝槽1 7 a與1 7 b, 其中,下電極層18’與電介質薄膜19兩者的各端緣與 上電極層2 0的表面形成弄平的表面,如圖5A所示。 再者,以I r取代P t形成下電極層1 8·與電極層 2 0的例子中,在前述的條件下使用R I E方法時,I r 的蝕刻率約爲4 · 9 nm/m i η而SBT的蝕刻率約爲 5 , 7 nm/m i η如先前所述。因此,凸面區域 18’ a與20a可在如此的例子中予以移除。再者,凸 面區域18’ a與20a可在下電極層18’以Ti與 P t形成而上電極層2 0以I r形成的例子中予以移除。 到目前爲止所述的實施例中,在表面是不平且具有所 降伏的凸面區域18_ a與2 0 a的例子.中,在經由 CMP方法移除下電極層18’.,電介質薄膜19及上電 極層2 0的不需要區域後,表面可-經移除凸面區 本纸張又度遘闬中围國家標準(CNS)A4規格(210 X 297公g ) — — — — — II — — — —-I — » — — — 1 — 1ΙΙ1Ι1Ι1 I (請先閱讀背面之注意事項本頁) 經濟部智慧財產局員Μ消費合作钍印*·ΙΛ -24- 410402 A7 _ B7_ 五、發明說明(22) (請先閱讀背面之注意事項舞w本頁》 域18’ a與2 0· a而完全弄平。結果,短路將不會發生 在下電極層18*與上電極層20之間或相互鄰接形成的 下電極層1 8 ’之間。 〔第七實施例〕 第七實施例關於電介質電容器的製造方法即以此方法 製成的電介質電容器,其中,以諸如堅硬且易碎的S B T 製成的電介質薄膜19的溝槽中所形成的區域是不會被破 壞,即使在當實施CMP方法時,由頂部施加的壓力所形 成的應力集中於位準間絕緣體的溝槽的例子中。 經濟部智珐財產局員工消費合作钍印焚 圖14A與14B顯示根據本實施例的電介質記憶體 7 0的主要製造過程。在本實施例中,在例如具有3 3 0 至3 50nm深度的溝槽1 7a與1 7b是經由圖4B所 示的第一實施例的相同過程而形成後,以諸如P t製成厚 度爲100nm的下電極層71,以諸如SBT的鐵電材 料製成厚度爲1 0 0 nm的電介質薄膜7 2,及以諸如 P t製成厚度約爲8 0至1 0 0 nm的上電極層7 3是藉 由例如C V D方法以此次序分別形成,如圖1 4 A所示。 考此,位準間絕緣體1 7的表面高度是高於上電極層7 3 的表面高度大約例如5 0 nm或較小的範圍,因爲上電極 層7 3的厚度約爲8 0至1 0 0 nm。使用於CMP方法 的.諸如A 1 2〇3 (氧化鋁)的拋光劑的顆粒的平均直徑例 如約爲或小於5 0 n m,且在·本實施例中,先前所述的高 度差最好是小於顆粒.的平均直徑。 本纸張尺度適用中®國家標準(CNS)A4規格(210 * 297公餐) -25- 經濟部智慧时產局員工消费合作杜印實 410402 Λ7 Α7 _Β7 ___ 五、發明說明(23 ) 次者,下電極層7 1,電介質薄膜7 2及上電極層 7 3,除了溝槽1 7 a與1 7b之外,是以位準間絕緣體 1 7作爲端點檢測層予以選擇性地移除,而同時弄平表面 »諸如P t的電極形成材料具有先前已述的延展性,爲此 ,設有上電極層7 3的表面的電介質電容器7 Ο B比起下 電極層7 1與電介質薄膜7 2兩者的各端緣稍微壓低,或 者設有弄平表面的電介質電容器7 0 B是分別形成於位準 間絕緣體17的溝槽17a與17b,此弄平表面是由下 電極層7 1與電介質薄膜7 2兩者的各端緣及上電極層 7 3的表面一起組成。在如所述的實施例中,電介質電容 器7 Ο B具有大於或約爲諸如在實施CMP方法時使用於 CMP方法的A 1 2〇3的拋光材料的顆粒的平均直徑使得 破壞電介質薄膜7 2的前述的應力集中可有效地防止。 到目前爲止,本發明已參考實施例予以說明,然而, 先前的實施例並未受限且亦可考慮其它的取代。例如,在 先前的實施例中,電介質電容器的下電極層,電介質薄膜 及上電極層是以CVD方法形成,然而亦可使用 MOCVD (金屬有機化學蒸汽澱積),濺射方法等等。 再者,其中形成電介質電容器的下電極餍,電介質薄 膜及上電極層是藉'由C Μ P方法予以整體地處理的實例已 說明於先前的實施例中,諸如機械拋光亦可使用於相同的 目的。 再者,其中凸面區域18’ a與2〇3是以尺1£方 法移除的實例已說明於前述的第六實施例中,然而亦可使 本纸張尺度適用令國國家標準(CNS)A4規格(210 X 297公爱) -26- -------------裝--------訂---------線 (請先閱讀背面之注意事項>^、¥本頁) 410402 A7 B7 五、發明說明(24 ) 用濺射蝕刻。 請 先 閱 讀 背 之 注 意 事 項 严 本 頁 再者,在先前的各實施例中,已說明以諸如P t與 I Γ的形成材料使用於下電極層與上電極層的實例’然而 ,諸如Pt ,I r,Ru,Rh或Pd的貴重金屬及含有 諸如H f或Ti的過渡金屬與.氧的貴重金屬亦可使用作爲 形.成材料》再者,各電極層可具有這些材料製成的單層結 構或多層結構。 再者,在上述的第七實施例中,說明了設有第一實施 例的形狀的電介質電容器的製造方法,然而,亦可應用到 第二至第五實施例的電介質電容器。 以上述的本發明的電介質電容器或電介質記億體,增 加累計電容的效果是藉由沿著溝槽的底部與側部堆疊第一 電極層與電介質薄膜而獲得,因爲本發明的電介質電容器 與電介質記憶體具有其中埋入以第一電極層,電介質薄膜 及第二電極層形成於位準間絕緣體的溝槽中的堆叠結構。 經濟部智"財產局員工消費合作钍印沒 特別地,以本發明的電介質電容器,可獲得第一電極 層,電介質薄膜及第二電極層的塗覆特性的改良效果,其 將導致藉由配置彎曲區域或錐角區域於溝槽中以減小特性 起伏》 再者,以本發明的電介質電容器,可藉由配置相互擴 散防止層於溝槽的鄰接區域而防止相互鄰接形成的第一電 極層間的短路。再者,以本發明的電介質電容器,可防止 第一電極層的剝落,因爲在溝槽與第一電極層之間配置有 緩合層。 -27- 本紙張尺度適用争西因家標準(CNSM4規格(210 X 297公g ) A7 410402 ____B7__ 五、發明說明(25 ) (請先閲讀背面之注意事項再.、>本頁) 以本發明的電介質電容器,電連接區域可藉由形成側 壁薄膜於電介質電容器的配線層與第二電極層的電連接區 域而製成更窄小於最小線寬》因此,在配線層與第二電極 層連接過程中,可避免第一電極層與第二電極層的短路。 再者,以本發明的電介質電容器的製造方法,在以第 —電極層,電介質薄膜及第二電極層的次序堆疊於位準間 絕緣體的溝槽後,溝槽的表面依據位準間絕緣體的表面弄 平以便容易地執行蝕刻,即使以諸如鉑的穩定金屬使用作 爲電極材料。 特別地,以本發明的電介質電容器的製造方法,可容 易地實施蝕刻,並同時藉由以化學機械拋光整體地處理第 一電極層,電介質薄膜及第二電極層而簡化製造過程。 經濟部智慧財產局員工消費合作钍印沒 再者*以本發明的電介質電容器的製造方法,溝槽的 表面與位準間絕緣體的表面是完全地弄平,即使在表面上 發生有不平坦的例子中,在實施化學機械拋光以弄平溝槽 與位準間絕緣體的表面的同時,於表面上實施時刻處理在 藉由化學機械拋光以處理第一電極層,電介質薄膜及第二 電極層後。結果,改良了電介質電容器的絕緣特性並可製 造高信賴度的電介質電容器。 再者,在本發明的電介質電容器的製造方法中,第一 電極層,電介質薄膜及第二電極層是以位準間絕緣體的表 面的高度堆疊,位準間絕緣體的表面的高度是高於第二電 極層的表面的高度,然後處理第一電極層,電介質薄膜及 第二電極層。結果,可有效地防止形成於溝槽的區域的破 本紙張尺度適用中园國家標準(CNS>A4規格(2KM 297公釐> -28- A7 B7 五、發明說明(26 ) 壞,即使在當實施化學機械拋光時自頂部施加在位準間絕 緣體的溝槽中的壓力所造成的應力集中的例子。 請 先 閱讀 背 之 注 意 事 項 賣 裝 訂 -線 經濟部智慧时產局員工消費合作社印製 本紙張&度適用中00家標準(CNS)A4規格(210^297公釐) -29-
Claims (1)
- 410402 8888 ABCD經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 .—種具有其中以第一電極層介質薄膜 擎 電極層的次序堆疊的結構之電介質電容"fe*其中 槽的位準間絕緣體是配置在該電介質電容器中/且 埋有以第一電極層,電介質薄膜及第二電極層形成 結構。 •2 ·如申請專利範圍第1項之電介質電容器, 第一電極層與電介質薄膜各具有依據位準間絕緣體 的底部與側部的組態的形狀,且第一電極層及電介 兩者的端緣與第二電極層及位準間絕綠體的各表面 成相同的表面。 3. 如申請專利範圍第2項之電介質電容器, 第一電極層及位準間絕緣體兩者的端緣實質上各組 二電極層及位準間絕緣體的各表面一起的平坦表面。 4. 如申請專利範圍第2項之電介質電容器, 溝槽具有彎曲的形狀於底部及側部,且第一電極層 質薄膜兩者的端緣各具有依據溝槽形狀的彎曲形狀。 5. 如申請專利範圍第2項之電介質電容器, 具有錐角的區域是配置於溝槽的側部,且第一電極 介質薄膜兩者的端緣各具有設有依據溝槽的錐形區 角的形狀。 6. 如申請專利範圍第2項之電介質電容器, 溝槽的橫截面具有長方形或正方形的形狀,且第一 及電介質薄膜各具有凹面的形狀。 7 .如申請專利.範圍第1項之電介質電容器, 及第二 具有溝 溝槽中 的堆疊 其中 , 的溝槽 質薄膜 一起形 其中, 成與第 其中* 及電介 其中, 層及電 域的錐 其中, 電極層 其中, 請 先 閲 背 Λ 之 注 意 事 項W) 本 頁 裝 訂 本紙铁尺度適用中國國家揉準(CNS ) Α4規格(210Χ 297公釐) · 30 - 41040^ AS B8 C8 D8 六、申請專利範圍 ~~~~ 以氮化物處理過的相互擴散防止層是配置於溝槽的鄰接區 域。 ,8 .如申請專利範圍第1項之電介質電容器,其中, 緩合層是配置在溝槽與第一電極層之間》 9 .如申請專利範圍第1項之電介質電容器,其中, 電介質薄膜具有鐵電的特性。 1 〇 .如申請專利範圍第9項之電介質電容器,其中 ,具有鐵電特性的電介質薄膜是與SBT ( B i 2 S r T a 2 0 9 ) > S B T N ( B i 2S r Taa-xNbxOg) ,PZT(Pb(Zr, Ti)〇3)或 PL2T((Pb,La) (Zr,Ti) 〇3 ) —起形成。 1 1 .如申請專利範圍第1項之電介質電容器,其中 ,電介質薄膜具有高電介質常數的特性。 1. 2 .如申請專利範圍第1 1項之電介質電容器,其 中,具有高電介質常數的電介質薄膜是與T a 2〇5, BST((Ba.,Sr)Ti〇3)或 ST0( SrTi〇3) —起形成。 經濟部智慧財產局員工消費合作社印製 13.—種電介質電容器包含: 第一位準間絕緣體|具有溝槽及埋入此溝槽的堆疊結 構,其中以第一電極層,電介質薄膜及第二電極層的次序 堆盤: 第二位準間絕緣體,具有·面向形成在第一位準間絕緣 體上的第二電極層的接觸孔,並具有以絕緣材料製成而形 本紙伕尺度遴用中國國家揉準(CNS ) A4規格(210X297公釐) ABCD ^10402 六、申請專利範圍 成在此接觸孔的壁上的側壁;及 配線層,經由側壁薄膜之間的區域而形成在電連接至 第二電極層的第二位準間絕緣體上。 (請先閲讀背面之注意事項^\^本頁) Γ 4 種製造電介質電容器的方法,其步驟包含: 形成具有在形成有切換裝置的基板上弄平的表面,並 在面向此切換裝置的位準間絕緣體中形成溝槽;及 在以第一電極層,電介質薄膜及第二電極層的次序堆 疊於位準間絕緣體的溝槽中後,依據位準間絕緣體的表面 弄平溝槽的表面。 15. 如申請專利範圍第14項之製造電介質電容器 的方法,其中: 在形成溝槽於位準間絕緣體中後,以第一電極層,電 介質薄膜及第二電極層的次序堆疊於包括有溝槽的位準間 絕緣體上,第一電極層,電介質薄膜及第二電極層是以位 _準間絕緣體作爲端點檢測層並藉由化學機械拋光方法予以 處理,以及溝槽的表面是依據位準間絕緣體的表面予以弄 平。 經濟部智慧时產局員工消費合作社印製 16. 如申請專利範圍第15項之製造電介質電容器 的方法,其中,第一電極層,電介質薄膜及第二電極層是 藉由化學機械拋光予以處理,然後,拋光表面是另藉由施 加蝕刻處理至溝槽及位準間絕緣體而弄平。 17. 如申請專利範圍第15項之製造電介質電容器 的方法,其中,以第一電極層,電介質薄膜及第二電極層 的次序堆疊並具有高於第二電極層的表面高度,然後,處 表紙張尺度適用中國國家糅準(CNS ) A4規格(210X297公釐) ^2 經濟部智慧財度局員工消費合作钍印製 410402_^__六、申請專利範圍 理第一電極層,電介質薄膜及第二電極層" 1 8 .如申請專利範圍第1 7項之製造電介質電容器 的方法,其中,以第一電極層’電介質薄膜及第二電極層 的次序堆疊並具有位準間絕緣體的表面高度,其以小於 50 nm的範圍內高於第二電極層的表面高度。. 19 .如申請專利範圍第1.5項之製造電介質電容器 的方法,其中,第一電極層電介質薄膜及第二電極層是 藉由化學蒸汽澱積分別形成。 2 0 .如申請專利範圍第1 4項之製造電介質電容器 的方法,其中,位準間絕緣體是選擇性地藉由等向蝕刻予 以處理以便形成具有彎曲形狀於底部與側部的溝槽。 2 1 .如申請專利範圍第2 0項之製造電介質電容器 的方法,其中,施加用以形成溝槽的蝕刻直到溝槽與鄰接 形成的電容器的溝槽之間的距離變爲最小線寬或更小。 2 2 .如申請專利範圍第1 4項之製造電介質電容器 的方法,其中,位準間絕緣體是選擇性地藉由非等向蝕刻 ¥以處理以便形成具有長方形或正方形的橫截面的溝槽。 a3.如申請專利範圍第22項之製造電介質電容器 的方法,其中,在形成具有長方形或正方形的溝槽於位準 間絕緣體後,溝槽的端部是藉由加熱至位準間絕緣體上予 以平滑化。 2 4 . —種電介質記億體,包含: 切換裝置,形成於基板中; 位準間絕緣體,具有配置在切換裝置上的溝槽;及 (請先閱讀背面之注意事項4,丨,馬本頁) 裝 ..IT- 線 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) -Ί33- A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 410402 六、申請專利範圍 電介質電容器,具有以第一電極層,電介質薄膜與第 二電極層的次序堆疊,且電連接至切換裝置並埋入位準間 絕緣體的溝槽中。 2 5 * —種電介質記憶體,包含: 切換裝置,形成於基板中; 第一位準間絕緣體,具有配置在切換裝置上的溝槽: 電介質電容器,具有以第一電極層,電介質薄膜與第 二電極層的次序堆疊,且電連接至切換裝置並埋入第一位 準間絕緣體的溝槽中: 第二位準間辑緣體,具有形成在第一位準間絕緣體上 並面向第二電極層的接觸孔,且具有形成在接觸孔的壁上 並以絕緣材料製成的側壁的側壁薄膜:及 配線層,形成在經由側壁薄膜間的區域而電連接至第 二電極層的第二位準間絕緣體上》 2 6 ·如申請專利範圍第2 5項之電介質記憶體,其 中,第一電極層的厚度保持在3 0至1 5 0 nm的範圍內 0 2 7 ·如申請專利範圍第2 5項之電介質記憶體,其 中,電介質薄膜的厚度保持在5 0至1 2 0 nm的範圍內 本紙張尺度適用中囷國家揉準(CNS )八4規《格(210X297公釐) ~ 34 ~ 0¾ (請先閱讀背面之注意事項再本頁) V-"
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Families Citing this family (43)
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US6600185B1 (en) * | 1999-03-10 | 2003-07-29 | Oki Electric Industry Co., Ltd. | Ferroelectric capacitor with dielectric lining, semiconductor memory device employing same, and fabrication methods thereof |
US6277687B1 (en) * | 1999-06-01 | 2001-08-21 | Micron Technology, Inc. | Method of forming a pair of capacitors having a common capacitor electrode, method of forming DRAM circuitry, integrated circuitry and DRAM circuitry |
US6204524B1 (en) * | 1999-07-14 | 2001-03-20 | Micron Technology, Inc. | CMOS imager with storage capacitor |
US6294436B1 (en) * | 1999-08-16 | 2001-09-25 | Infineon Technologies Ag | Method for fabrication of enlarged stacked capacitors using isotropic etching |
EP1220318A4 (en) * | 1999-09-30 | 2007-06-06 | Rohm Co Ltd | NON-VOLATILE MEMORY |
FR2800199B1 (fr) * | 1999-10-21 | 2002-03-01 | St Microelectronics Sa | Fabrication de memoire dram |
DE19959711A1 (de) | 1999-12-10 | 2001-06-21 | Infineon Technologies Ag | Verfahren zur Herstellung einer strukturierten Metallschicht |
KR20010059548A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 제조방법 |
JP2001308287A (ja) * | 2000-04-26 | 2001-11-02 | Sharp Corp | 半導体装置、及びその製造方法 |
KR100403611B1 (ko) * | 2000-06-07 | 2003-11-01 | 삼성전자주식회사 | 금속-절연체-금속 구조의 커패시터 및 그 제조방법 |
US20050191765A1 (en) * | 2000-08-04 | 2005-09-01 | Cem Basceri | Thin film capacitor with substantially homogenous stoichiometry |
JP4963750B2 (ja) * | 2000-08-10 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
DE10042235A1 (de) | 2000-08-28 | 2002-04-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer elektrisch leitenden Verbindung |
US6787833B1 (en) * | 2000-08-31 | 2004-09-07 | Micron Technology, Inc. | Integrated circuit having a barrier structure |
JP3627640B2 (ja) * | 2000-09-22 | 2005-03-09 | 松下電器産業株式会社 | 半導体メモリ素子 |
US6653193B2 (en) * | 2000-12-08 | 2003-11-25 | Micron Technology, Inc. | Resistance variable device |
FR2824423B1 (fr) | 2001-05-02 | 2003-09-05 | St Microelectronics Sa | Procede de fabrication d'un composant tel qu'une capacite dans un circuit integre et composant de circuit integre |
KR100414873B1 (ko) * | 2001-05-11 | 2004-01-13 | 주식회사 하이닉스반도체 | 강유전체 메모리소자의 제조 방법 |
US6844583B2 (en) * | 2001-06-26 | 2005-01-18 | Samsung Electronics Co., Ltd. | Ferroelectric memory devices having expanded plate lines |
DE10131237B8 (de) * | 2001-06-28 | 2006-08-10 | Infineon Technologies Ag | Feldeffekttransistor und Verfahren zu seiner Herstellung |
JP3553535B2 (ja) * | 2001-09-28 | 2004-08-11 | ユーディナデバイス株式会社 | 容量素子及びその製造方法 |
US6661053B2 (en) * | 2001-12-18 | 2003-12-09 | Infineon Technologies Ag | Memory cell with trench transistor |
KR100448237B1 (ko) * | 2001-12-29 | 2004-09-13 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 및 그 제조 방법 |
JP3894554B2 (ja) * | 2002-08-07 | 2007-03-22 | 松下電器産業株式会社 | 容量素子及びその製造方法 |
US6639784B1 (en) * | 2002-10-30 | 2003-10-28 | National Semiconductor Corporation | Wedge-shaped high density capacitor and method of making the capacitor |
US6984860B2 (en) | 2002-11-27 | 2006-01-10 | Semiconductor Components Industries, L.L.C. | Semiconductor device with high frequency parallel plate trench capacitor structure |
KR100562499B1 (ko) * | 2003-02-21 | 2006-03-21 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 제조 방법 |
KR100487558B1 (ko) * | 2003-03-03 | 2005-05-03 | 삼성전자주식회사 | 반실린더형 캐패시터를 갖는 강유전체 메모리 소자 및 그제조방법 |
KR100590536B1 (ko) * | 2004-01-26 | 2006-06-15 | 삼성전자주식회사 | 반도체 장치의 커패시터, 이를 포함하는 메모리 소자 및커패시터 제조 방법 |
JP4846570B2 (ja) * | 2004-04-22 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体基板および半導体装置の製造方法 |
US7534693B2 (en) * | 2006-01-04 | 2009-05-19 | Freescale Semiconductor, Inc. | Thin-film capacitor with a field modification layer and methods for forming the same |
JP2007188961A (ja) * | 2006-01-11 | 2007-07-26 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
US7365412B2 (en) * | 2006-04-12 | 2008-04-29 | International Business Machines Corporation | Vertical parallel plate capacitor using spacer shaped electrodes and method for fabrication thereof |
US8089113B2 (en) * | 2006-12-05 | 2012-01-03 | Spansion Llc | Damascene metal-insulator-metal (MIM) device |
KR100779263B1 (ko) * | 2007-02-06 | 2007-11-27 | 오영주 | 무극성 금속 전해 커패시터 및 그의 제조방법 |
KR100954909B1 (ko) * | 2007-12-26 | 2010-04-27 | 주식회사 동부하이텍 | Mim 커패시터 및 mim 커패시터 제조 방법 |
US8981440B2 (en) * | 2008-09-16 | 2015-03-17 | Rohm Co., Ltd. | Semiconductor storage device and method for manufacturing the semiconductor storage device |
KR101095724B1 (ko) * | 2010-02-05 | 2011-12-21 | 주식회사 하이닉스반도체 | 저장 캐패시터를 포함하는 반도체 장치 및 그의 형성 방법 |
US20120258502A1 (en) * | 2011-04-08 | 2012-10-11 | Vinod Pandiripally | Method of producing recombinant plasmid dna using substantially solid growth medium |
US10282108B2 (en) | 2016-08-31 | 2019-05-07 | Micron Technology, Inc. | Hybrid memory device using different types of capacitors |
US10079277B2 (en) * | 2016-11-28 | 2018-09-18 | United Microelectronics Corp. | Method of fabricating metal-insulator-metal capacitor |
US11183503B2 (en) | 2019-07-31 | 2021-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell having top and bottom electrodes defining recesses |
TWI720886B (zh) | 2020-05-08 | 2021-03-01 | 力晶積成電子製造股份有限公司 | 多層電容元件以及多層電容元件的設計方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2932540B2 (ja) * | 1989-11-28 | 1999-08-09 | ソニー株式会社 | 半導体メモリ装置 |
US5275974A (en) * | 1992-07-30 | 1994-01-04 | Northern Telecom Limited | Method of forming electrodes for trench capacitors |
JPH08139293A (ja) * | 1994-09-17 | 1996-05-31 | Toshiba Corp | 半導体基板 |
US5691219A (en) * | 1994-09-17 | 1997-11-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device |
US5708559A (en) * | 1995-10-27 | 1998-01-13 | International Business Machines Corporation | Precision analog metal-metal capacitor |
JPH1079478A (ja) * | 1996-09-04 | 1998-03-24 | Hitachi Ltd | ダイナミックram装置及びその製造方法 |
JPH10173148A (ja) * | 1996-12-13 | 1998-06-26 | Hitachi Ltd | 半導体記憶装置 |
US6218297B1 (en) * | 1998-09-03 | 2001-04-17 | Micron Technology, Inc. | Patterning conductive metal layers and methods using same |
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