TW405208B - Dielectric isolation bipolar transistor - Google Patents
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- 238000002955 isolation Methods 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 99
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 239000011241 protective layer Substances 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000005530 etching Methods 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 239000007943 implant Substances 0.000 description 11
- 239000000758 substrate Substances 0.000 description 9
- 238000002513 implantation Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000004575 stone Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
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Description
__案號86119387__年月日__ 五、發明說明（l) 405208 發明背景： 本發明係指一種尤其含有雙極與互補金屬氧化物半導 體（CMOS)組件之積體電路的製造線。這種製造線一般稱為 雙極性金屬氧化物半導體（BICMOS)製造線。 發明綱要： 本發明的一個目的在於所提供的製造線能使設計在一 光罩上之元件的尺寸小於0 · 4微米，例如從0 . 2到0 . 3 5微 米。 本發明的一個較具體目的在於所提供的製造線能利用 填充介質的溝渠而使各基本組件彼此隔離。 為達成這些和其它目的，本發明提供一種在BICMOS型 積體電路内形成深層溝渠的方法，其中雙極電晶體的形成 包括下列各步驟：澱積一道基極多晶矽層；澱積一道氧化’ 物保護層；形成一個射極_基極開口；和姓刻雙極電晶體_ ί區以外的氧化矽保護層及基極多晶矽層。溝渠的形成則包' 丨括下列各步驟：在形成射極-基極開口的同時，對一厚氧 化物區上方的氧化物保護層與基極多晶矽層形成開口；和 在蝕刻基極多晶矽的同時，也蝕刻厚氧化物下方的矽。 依據本發明的一實施例，用以界定溝渠的較小光罩是 !與氧化物保護層與基極多晶矽層組合的開口對應。 依據本發明的一實施例，此方法包括在對氧化物保護 層與基極多晶矽層組合形成開口之前’先行清除明顯氮化 石夕層的步驟。 依據本發明的一實施例，溝渠是被蝕刻到約1到1 · 5微
第4頁 _________案號86119387_____年 月___日修正____ 五、發明說明（2) Λ 。405208 依據本發明的一實施例，溝渠的寬度為〇 . 2 5到0 . 5 0微 米。 這些和其它目的、特點及優點將在下列未受限制的具 體實施例說明中，配合圖式予以詳述。 圖式簡要說明： 第一到十一圖分別是簡化剖面圖，顯示出一Ν通道M 0S 電晶體，一Ρ通道M0S電晶體，和一ΝΡΝ型雙極電晶體之實 施例的連續製造步驟； 第十二圖是以第一到十一圖所示方法而獲得之ΝΡΝ型 雙極電晶體的一放大視圖；和 第十三到二十一圖分別顯示出依本發明所構成之隔離 溝渠的各製造步驟。 主要元件編號： Ρ型基片 1 Ν型外延層 2 埋入層 3 厚氧化物 5 薄氧化物區 6 Ν型電阱 8 Ρ型電阱 9 集極電阱 10 區域 11
第5頁 __案號86119387_年月日 修正____ 五、發明說明（3) 405208 詳細說明： 如同半導體組件圖式表達方面所常見者，各剖面圖均 未按照比例繪製。各層與各區的側及橫向尺寸均予任意放 大或縮小，以利配合圖式說明。 在如後的說明中，第一到十一圖中形成一互補金屬氧 |化物半導體（CMOS)組件的左侧，稱為CMOS側，而這些圖式 |中形成一 N P N型雙極電晶體的右側，則稱為雙極側。後文 將分別說明一種N通道金屬氧化物半導體（M0S)電晶體，一 種P通道M0S電晶體，和一種NPN型雙極電晶體的製作情 i 形。當然，在實際施行時，將會同時形成許多相同的組 件，另外或許還會形成其它型式的重要組件。 依據本發明其中的一方面，初始步驟均與尺寸極小 (最小尺寸，或閘極尺寸，在〇· 35微米以下）之CMOS積體電 路的已知製造步驟一致。 如第一圖所示，係以一初始P型基片1作為開始，其上 形成一道N型外延層2。這外延層相當薄’只有’例如’ 1 i到1 . 2微米的厚度。 I 在這外延層增生之前，必要時可先在準備形成CMOS電 ；晶體N或P電阱的區域先設若干道適當型式的埋入層，並在 i雙極侧形成一道N+型的埋入層3。 如第二圖所示，在CMOS側是以任何已知技術在一厚氧 化物層5所形成的若干開口來限制各M0S電晶體區。利用在 該等開口中所形成的這種厚氧化物或一種薄氧化物區6， 便可依習用方式植入若干N型電阱8和P型電阱9。這些電阱 !是由，例如，一連串的三種植入形成，其中一種穿過無光
第6頁 ___案號86119387__年月曰 修正_ 五、發明說明（4) 405208 罩區的厚氧化物5。這些N和P型通道分別表示P通道M0S電 晶體及N通道M 0S電晶體。表面摻雜程度（約1016 at. /cm3) 決定該等電晶體的臨界電壓。在一般情況下，（與一P+埋 入層相關的）P型電阱是與P型基片通電。然而，這些P型 電阱至少有一些可設在一N型埋入層上。N型電阱因為從P 型基片中露出，且其側邊是由如同P型電阱的P型區隔絕， i所以完全被絕緣。 | 同時，雙極側的厚氧化物5中會定出一個區域的界 限，該區域内將會形成一個能對連接埋入層3之集極接點 i恢復drive-in或集極電阱10。這集極電阱是由形成N型電 阱8時實施之植入的其中至少一些，或由一種特定的N+型 植入予以形成。’這種集極電阱亦可隨後跟N通道M0S電晶體 的源極和吸極同時形成。另外，在厚氧化物中也會定出一 個區域1 1的界限，該區域内將形成一NPN型雙極電晶體的 基極與射極。在植入若干N和P型電阱的期間，區域1 1均以 |光罩遮蔽。 ! 如第三圖所示，在M0S側依習用方式形成M0S電晶體的 I隔離閘極1 3和1 4 ;執行第一批植入（L D D );形成襯塾1 5和
I i 1 6 ;以及植入吸極和源極。電阱8中的植入屬於P型，而電 !阱9中的植入則屬於N型。對P型電阱中之N通道電晶體進行 源極和吸極植同時，另在集極電阱1 〇的表面執行高度摻雜 的N型擴散1 8，以增進後續的接合。 接著，進行快速的熱退火（攝氏1 〇 2 5度）。 完成這步驟後，亦即大部份的Μ 0 S電晶體均已製成時 (除了可能的接合性矽化及金屬化外），便開始製作Ν Ρ Ν型
第7頁 案號 86119387 五、發明說明（5) 405208 修正 雙極電晶體。 在第四圖所示的步驟， 構體上澱積一道雙重保護層 約為2 0毫微米的氧化矽層2 1 為3 0毫微米的氮化矽層2 2。 有開口 ’以便形成一雙極電 的是，這開口因為會被厚氧 要。 是以化學蒸鍍澱積法在整個結 ，其中包括一道厚度，例如， ’再來是一道厚度，例如，約 這保護層21-22在區域11處設 晶體的射極-基極區。應注意 化物區堵住，所以它並不重 在第五圖的步驟，是於整個結構體上先澱積-道 厚度’ :，二“ ϋ毫微米的矽層2 3，接著再澱積-層 厚度，例如，約為3 0 0毫微求的封裝氧化物層24。 矽層23必須是Ρ型摻雜，因為在後文中將可看出它會 被用來當作ΝΡΝ電晶體非本質基極的摻雜源，並將被稱為 基極多晶石夕。雖然稱為基極多晶石夕，但它也可以是任何型 式的澱積矽層，例如，非晶矽。依據本發明其中的一方 面，較宜先澱積一道多晶矽或未摻雜的非晶矽層2 3，接著 再在這層植入一種Ρ型摻雜。植入的蝴，其形式較宜為極 高劑量（1015到1016 at./cm2)的低能(二氟化硼）， 以便所植入的蝴會集中在這層的上部，避免在下層石夕基片 的區域1 1中植入硼。 在第六圖所示的步驟，是於澱積層24和23之區域11的 中央部位設一開口。這開口具有，例如’在0. 4和0. 8微米 之間的寬度，並滲入單矽晶内不到5 0毫微米的深度。接 著’進行一N型植入以界定npn電晶體的集極30。因此，這 集極在該開口上是自動對準。這N塑植入是以中劑量和高
第8頁 案號86119387__年月日 修正 案號86119387__年月日 修正 405208 五、發明說明（6) 能量進行（例如，在5 0 0 k e V的條件下為1 0 1 2到1 0 1 4 at./cm2)。於是，即可獲得一個橫向範圍受限，實質與其 後形成之本質基極相等的有效集極區。此舉有助於獲得一 種在集極與非本質基極之間具有低雜散電容量的NPN電晶 體。這植入係經最佳化處理（例如以逐次植入的方式），使 集極的輪廓一方面能在集極電阻和通過這集極的時間之間 提供儘可能最佳的妥協，另一方面又能達到夠高的射極-集極和基極-集極絕緣擊穿電壓（通常為4伏特）和低的基極 -射極電容量。另應注意的是，這集極植入能先行選定在 摻雜及厚度方面適宜使CMOS電晶體最佳化，然後再獨立對 N P N電晶體的各項特性予以最佳化的外延層2。尤其，這道 外延層如果必須直接用來當作N P N電晶體的一道集極層， 那麼可將它弄得較厚一些。 如第七圖所示，等去除光罩後，便進行熱氧化，在這 期間會形成薄薄一道厚度約為5到1 0毫微米的熱氧化物層 -3 1 ，而多晶矽層2 3中所含的硼也開始在下方的外延層中擴' 散，據以形成一個，例如，接面深度約為1 〇 〇毫微米的非 本質基極區3 2。然後再利用該雙極結構的最後退火來完成’ 這擴散。接著，進行一個穿過氧化物3 1的P型植入，以便 在澱積層2 3和2 4的開口中央形成一個本質基極區3 3。這本 質基極較宜使用低能量硼予以植入（例如在5 keV的條件下 為1013 at./cm2)。多晶矽23之硼的橫向擴散導致與這多 晶矽的接觸。 接著，均勻澱積出薄薄一道氮化矽層（3 0毫微米），再 塗佈一道多晶矽層（1 〇 〇毫微米）。然後，以各向異性方式
第9頁 __案號86119387_年月曰 修正____ 五、發明說明（7) 405208 蝕刻這道多晶矽層，以便只在設於澱積層2 3和2 4之開口兩 邊的襯墊4 3留存下來。跟著，對氮化矽進行均勻蝕刻，以 便只在區域44中留存這氮化矽，以多晶矽襯墊43保護其不 受蝕刻（化學或等離子蝕刻）。於是，與澱積層2 3和2 4原先 所形成以供界定本質基極的那個開口相比，氮化物4 4和槻 墊4 3共同界定出一個較小的開口 。這較小的開口即是射極 開口。如果襯墊各約有1 5 0毫微米的寬度，那麼這較小開 口的寬度約為5 0微米。 在第八圖所示的步驟，是以一種，例如，稀釋氫氟酸 浴仔細清洗開口底部那道於射極植入（硼）期間用來當作保 護層，另可作為氮化矽層蝕刻阻擋層的薄氧化物層3 1。結 果澱積出一道高度摻雜的N型多晶矽層，再將其蝕刻到只 留存一個區域46。另可於選定的位置保存若干摻雜多晶矽 層區4 6，以便在，例如，若干多晶石夕區4 6和若干基極多晶 石夕區2 3之間形成電容器。 在第九圖所示的步驟，是將雙極電晶體射極-基極區 和其它可能區域，包括使用部份基極多晶矽層2 3之各裝置 (電阻器，電容器...）外邊的氧化物與基極多晶矽層2 4及 2 3拿掉，然後，澱積一道封裝氧化矽層4 7。 其後，進行退火而使多晶矽層4 6所含的摻雜劑滲入電 晶體基極區的中心，以供形成其N型射極4 9。與這雙極電 晶體相關的退火，確保這些摻雜會有電反應，和導致約6 0 毫微米的接面深度。此等退火屬於快速熱退火和/或爐退 火型式。這種熱處理（30 s，攝氏1000度）比M0S電晶體的 處理輕，因而該等電晶體不會受影響。
第10頁 五、發明說明（8) 在第十 晶矽區，例如Ρ π不的步驟，是將想要矽 方的氧化矽封挺通道M0S電晶體及雙極電 除。接著選接^層47、氮化矽層22 '和 一 # H 7在這些外 禋金屬矽化物5 〇。 405208
露的單晶矽和 化之有源和/或多 晶體之集極電阱上 氧化矽保護層2 1清 多晶矽層上方形成 在第 道平面化隔：2示的步驟，是先以任 想要弄ί接予：:若:':置再：這爽積層和 接點未必是直= = 方眾 有Ϊ部位延伸出之導電區的橫向延 ^ 4不出一些接點。是以，在第十一圖 有個Ρ通道Μ 0 S電晶體的吸極接點$ 3， =一個集極接點54，一個射極接點55和 ^十二圖與第十一圖的雙極側對應，是 °玄雙極電晶體的射極-基極區。 在—特定的實施例中，和舉一個數 選擇以下列數值來實現一個結構（其中e 均質層的表面濃度或平均濃度）： 基片 1 :Cs=l〇15 at./cm3， 外延層 2 :Cs = 1016 at./cm3 埋入層3 ·· Cs = 1 0 2 0 at· /cm3 氧化物5 : e = 0 . 5微米， N或卩源極和吸極：Cs= 1 0 2 0 at. / cm 前述製程除了與高解析度CMOS電晶體的 何已知 磷摻雜 可能還 所周知 另有可 伸部上 中，已 以及這 一個基 以放大 方法澱積一 玻璃層 有下方各層 ，由於這些 能是設在從 ，所以在此 顯示出的只 雙極電晶體 極接點5 6。 型式顯示出 量級的例子，便可 表示厚度，Cs是一 e = 0 · 8到1 , 4微米 3，e = 0 . 1 5 微米 現有生產線完全相
第11頁 案號86119 五、發明說明（9) i805208 曰 修正 容外，還能製造一種雙極電晶體，且其集極、本質基極， 和射極區均可自動對準。 這種雙極電晶體具有許多優點。它的性能並不因為存 有CMOS電晶體而減損。尤其，能將它用於各種射頻（高於 4 0 G Η z的截止頻率）。這種雙極電晶體的極高跨導性及低 雜訊，使它相當適用於類比應用。尤其，（Ρ +多晶矽的）基 極接點有利於大幅降低基極的電阻，從而有利於改善射頻 的雜訊因數。因此，這種雙極電晶體能以較低的成本以及 在同一晶片上使這電晶體與一高性能CMOS電路結合的可能 性，據以取代某些砷化鎵電晶體。 原則上，如欲讓一積體電路的各基本組件獲得最佳隔 離，已知應以溝渠來隔離這些組件，再以跨越該積體電路 .整個外延層的介質填充該等溝渠。對於一方面設有工作頻 率極高的電晶體，另一方面又設有易被高頻電極體射出之’ 寄生載體予以影響之類比電路的雙極性金屬氧化物半導體 (BICMOS)型電路而言，此舉尤其有用。像行動電話系統這-類結合許多不同功能的情形，便會遇到此等電路。然而， 在實務上，由於這種溝渠隔離方式十分難以實施，所以通-常均不採用，以致易受各種寄生影響的組件被設在分開的、 晶片上。 本發明提供一種能與前述BICMOS積體電路製造法相容 之溝渠隔離法的實施例。尤其，這方法除了前述步驟外， 不需再用其它步驟便能製成溝渠。此外，這方法能利用自 動對準而從前述的光罩處極其精確地定出溝渠位置。 這方法的初始步驟即為先前配合第一到三圖所述的那些步
_案號86119387_年月日 修正_ 五、發明說明（ίο) 405208 驟，亦即它是從實際完成MOS電晶體的一製造步驟開始。 第十三圖係與前述第四圖對應。除了雙極電晶體射極-基 極位置處之雙重氧化矽及氮化矽層2 1 ，2 2的開口外，這雙 重澱積層亦在厚氧化物區5的位置1 0 1處設有一開口。 第十四圖所示的步驟與第五圖對應，亦即連續澱積一道厚 度為，例如，2 0 0毫微米的基極多晶^夕層2 3，和一道厚度 為，例如，3 0 0毫微米的氧化矽層24。 第十五圖與第六圖對應，其所示的步驟是將澱積層2 4 和2 3的射極-基極區上方予以敞露，同時也將開口 1 0 1的上 方予以敞露，以便在第十五圖所示步驟形成的開口 1 0 3小 於第十三圖所示步驟形成的開口 1 0 1 。從本發明的至少一 個實施例中可看出，這開口 1 0 3決定了待形成之溝渠的位 置及寬度。因此，這位置與積體電路其它組件的相關位置 會界定的十分精確。殿積層23及24的#刻確為前述方法的 一個關鍵步驟，使對應光罩能被相當精確地予以界定及定 位。 第十六圖所示的步驟與第七圖對應。此步驟是在開口 1 0 1中之多晶矽層2 3的兩邊形成一道熱氧化物層1 3 1 ，和形 成若干將部份氮化物層1 4 4予以圍住的多晶矽襯墊1 4 3。 在第八圖所示的步驟，已分別說明先蝕刻掉射極開口底部 的熱氧化物3 1 ，澱積一道射極多晶石夕層4 6，再利用光罩及 蝕刻方式將這射極多晶矽區之有用區域以外部位予以清除 等等連續步驟。 如第十七圖所示，對區域1 0 3重複進行相同的作業。 然而，蝕刻較宜擴大到徹底蝕刻矽層4 6，同時蝕刻這區域
第13頁 案號 86119387 年 月 曰 修正 五、發明說明（11) 405208 1 0 3中的多晶矽襯墊1 4 3。 在配合第九圖所述的步驟，已把一有用區域之外的氧 化物保護層2 4及基極多晶矽層2 3蝕刻掉。依據本發明，如 第十八圖所示，是在一道當作此作業之光罩的抗蝕層中開 設出一個與開口 1 〇 3對應的開口 1 0 5。 與用以界定待形成之溝渠尺寸的開口 1 0 3比較，開口 1 0 5可以略小一點。 然而，依本發明如第十八圖所示的一較佳實施例，開 口 1 0 5郤延伸超越用以界定待形成之溝渠尺寸的開口 1 0 3。 在結果如第十九圖所示的一步驟，是對氮化矽進行各向同 性的等離子触刻，以除去氮化物44。然後，在以各向異性 方式蝕刻保護層2 4的同時，蝕刻掉開口 1 0 3下方的厚氧化 物層5。 在結果如第二十圖所示的一步驟，是於蝕刻多晶矽層’ 2 3之際，也對矽基片上所形成的外延層2予以蝕刻，直至 達到矽基片1與這外延層2之間的介面為止。因此，便形成-一道深度約為1到1 . 5微米和寬度約為0. 2 5到0. 5微米以上 的深層隔離溝渠105。此等尺寸的選擇是依所欲的結果而 定。例如，溝渠可以延伸到比埋入層3底部更深的程度。 應注意的是，前述有關氧化物保護層2 4及多晶矽層2 3 的各向異性蝕刻，可以毫無困難的進行。嫻熟本技藝者均 知道各種確能在氧化矽和矽或多晶矽之間達成良好蝕刻選 擇的等離子蝕刻法。因此，可以毫無困難地擴大氧化物層 2 3的蝕刻，而蝕刻掉厚氧化物層5的整個厚度。另應記住 的是，這道厚氧化物層的厚度約為5微米，而氧化物保護
第14頁 ____案號86119387__年月曰 修正_____ 五、發明說明（12) 405208 層2 3的厚度則約為0 . 5微米。同樣地，在蝕刻厚度約為0 · 2 微米的多晶矽層2 3的同時，可輕易蝕刻厚度約為1微米（或 以上）的外延層，此外，為順利姓刻多晶石夕'層2 3，已知在 準備形成溝渠之區域外面的氮化矽層上，設有一道抗蝕阻 擋層。 因而形成的深層溝渠150 ，便如第二十一圖所示，可 在使用習知方法澱積一道氧化矽保護層4 7的期間，填充氧 化物。 等完成第二十一圖所示的步驟後，此方法即毫不修改 地繼續進行如前配合第十到十二圖所述的步驟。 於是，就形成前述積體電路所需的那些步驟而言，不必增 加其它任何製造步驟便已在積體電路的外延層中形成一道 深層溝渠。 嫻熟本技藝者均知採用本發明所述之製造線可設計出_ 其它組件，同時這製造線也可能具有種種變化、修改和改. 良。尤其，所示的數值僅供作為例舉說明而已，而例舉的· 各材料亦可改用可發揮相同功能的其它材料取代（例如， 有關其它材料的蝕刻選擇性）。此外，不論是否具有一種 — 或其它各種導電性的埋入層，都可實現種種主要的組件。 以上所舉實施例僅用以說明本發明而已，非用以限制 本發明之範圍。舉凡不違本發明精神所從事的該等變化、 修改和改良，倶屬本發明申請專利範圍。
第15頁
Claims (1)
- __案號86119387_____年月曰_________ 六、申請專利範圍 4 G5208 1 . 一種介質隔離式雙極電晶體之製造方法，其包括 下列各步驟： 澱積一道基極多晶矽層（2 3 ); 澱積一道氧化物保護層（2 4 ); 形成一個射極_基極開口； 殿積一道射極多晶石夕層（4 6 )和触刻這j殿積層； 蝕刻雙極電晶體區以外的氧化矽保護層（2 4 )及基極多 晶矽層（2 4 ); 另包括下列各步驟，以供形成溝渠： 在形成射極-基極開口的同時’對·一厚氧化物區（5)上 方的氧化物保護層與基極多晶矽層組合形成開口；和 在蝕刻基極多晶矽的同時，也蝕刻厚氧化物下方的矽 (2)。 2. 如申請專利範圍第1項所述之一種介質隔離式雙 極電晶體之製造方法，其中用以界定溝渠的較小光罩是與 氧化物保護層與基極多晶矽層組合的開口對應。 3. 如申請專利範圍第1項所述之一種介質隔離式雙 極電晶體之製造方法，包括在對氧化物保護層與基極多晶 矽層組合形成開口之前，先行清除明顯氮化矽層（1 4 4 )的 步驟。 4. 如申請專利範圍第1項所述之一種介質隔離式雙 極電晶體之製造方法，其中溝渠（1 0 5 )是被蝕刻到約1到1 . 5微米的深度。 5. 如申請專利範圍第1項所述之一種介質隔離式雙 極電晶體之製造方法，其中溝渠（1 0 5 )的寬度為0 . 2 5到 修正 __案號86119387__年月 六、申請專利範圍 0 . 5 0微米。 第17頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9616337A FR2758004B1 (fr) | 1996-12-27 | 1996-12-27 | Transistor bipolaire a isolement dielectrique |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW405208B true TW405208B (en) | 2000-09-11 |
Family
ID=9499405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW086119387A TW405208B (en) | 1996-12-27 | 1997-12-19 | Dielectric isolation bipolar transistor |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5970333A (zh) |
| EP (1) | EP0851488B1 (zh) |
| JP (1) | JP2970637B2 (zh) |
| KR (1) | KR19980064721A (zh) |
| DE (1) | DE69719711D1 (zh) |
| FR (1) | FR2758004B1 (zh) |
| TW (1) | TW405208B (zh) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2756100B1 (fr) | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| FR2756103B1 (fr) * | 1996-11-19 | 1999-05-14 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos et d'un condensateur |
| JP3003632B2 (ja) * | 1997-06-27 | 2000-01-31 | 日本電気株式会社 | 半導体集積回路およびその製造方法 |
| JP3070674B2 (ja) * | 1997-11-06 | 2000-07-31 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6080612A (en) * | 1998-05-20 | 2000-06-27 | Sharp Laboratories Of America, Inc. | Method of forming an ultra-thin SOI electrostatic discharge protection device |
| JP3532770B2 (ja) * | 1998-07-08 | 2004-05-31 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| KR20000023299A (ko) * | 1998-09-22 | 2000-04-25 | 다니엘 이. 박서 | 게이트 산화물 및 비정질 실리콘 전극을 원 위치에데포지트하는 방법 및 그에 해당하는 구조 |
| FR2790867B1 (fr) * | 1999-03-12 | 2001-11-16 | St Microelectronics Sa | Procede de fabrication de transistor bipolaire |
| US6261932B1 (en) * | 1999-07-29 | 2001-07-17 | Fairchild Semiconductor Corp. | Method of fabricating Schottky diode and related structure |
| US6600199B2 (en) | 2000-12-29 | 2003-07-29 | International Business Machines Corporation | Deep trench-buried layer array and integrated device structures for noise isolation and latch up immunity |
| SE0103036D0 (sv) * | 2001-05-04 | 2001-09-13 | Ericsson Telefon Ab L M | Semiconductor process and integrated circuit |
| US6511873B2 (en) * | 2001-06-15 | 2003-01-28 | International Business Machines Corporation | High-dielectric constant insulators for FEOL capacitors |
| KR100741682B1 (ko) | 2004-12-03 | 2007-07-23 | 한국전자통신연구원 | 실리콘 게르마늄 바이시모스 소자의 제조 방법 |
| EP1883955A2 (en) * | 2005-04-28 | 2008-02-06 | Nxp B.V. | Method of fabricating a bipolar transistor |
| CN103137564B (zh) * | 2011-11-22 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 一种实现BiCMOS器件中扩展基区结构的方法 |
| KR102209097B1 (ko) | 2014-02-27 | 2021-01-28 | 삼성전자주식회사 | 이미지 센서 및 이의 제조 방법 |
| KR102366416B1 (ko) | 2014-08-11 | 2022-02-23 | 삼성전자주식회사 | Cmos 이미지 센서 |
| KR102466904B1 (ko) | 2016-01-12 | 2022-11-15 | 삼성전자주식회사 | 씨모스 이미지 센서 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4958213A (en) * | 1987-12-07 | 1990-09-18 | Texas Instruments Incorporated | Method for forming a transistor base region under thick oxide |
| DE3855252T2 (de) * | 1987-12-07 | 1996-08-14 | Texas Instruments Inc., Dallas, Tex. | Verfahren zum Herstellen eines Twin-well-BICMOS-Transistors |
| US5047357A (en) * | 1989-02-03 | 1991-09-10 | Texas Instruments Incorporated | Method for forming emitters in a BiCMOS process |
| US5089429A (en) * | 1989-06-22 | 1992-02-18 | David Sarnoff Research Center, Inc. | Self-aligned emitter bicmos process |
| US5171702A (en) * | 1989-07-21 | 1992-12-15 | Texas Instruments Incorporated | Method for forming a thick base oxide in a BiCMOS process |
| JP2625602B2 (ja) * | 1991-01-18 | 1997-07-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 集積回路デバイスの製造プロセス |
| JP3273681B2 (ja) * | 1993-12-16 | 2002-04-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR0158065B1 (ko) * | 1995-05-29 | 1998-12-01 | 스기야마 가즈히코 | 반도체 집적회로장치 및 그 제조방법 |
| US5547893A (en) * | 1995-12-27 | 1996-08-20 | Vanguard International Semiconductor Corp. | method for fabricating an embedded vertical bipolar transistor and a memory cell |
-
1996
- 1996-12-27 FR FR9616337A patent/FR2758004B1/fr not_active Expired - Fee Related
-
1997
- 1997-12-19 TW TW086119387A patent/TW405208B/zh not_active IP Right Cessation
- 1997-12-23 US US08/997,199 patent/US5970333A/en not_active Expired - Lifetime
- 1997-12-24 EP EP97410150A patent/EP0851488B1/fr not_active Expired - Lifetime
- 1997-12-24 DE DE69719711T patent/DE69719711D1/de not_active Expired - Lifetime
- 1997-12-26 KR KR1019970074808A patent/KR19980064721A/ko not_active Application Discontinuation
- 1997-12-26 JP JP9366609A patent/JP2970637B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2970637B2 (ja) | 1999-11-02 |
| EP0851488A1 (fr) | 1998-07-01 |
| FR2758004B1 (fr) | 1999-03-05 |
| KR19980064721A (ko) | 1998-10-07 |
| DE69719711D1 (de) | 2003-04-17 |
| JPH10200004A (ja) | 1998-07-31 |
| EP0851488B1 (fr) | 2003-03-12 |
| FR2758004A1 (fr) | 1998-07-03 |
| US5970333A (en) | 1999-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |